JP2566931B2 - レベル比較器 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はレベル比較器に関し、特にMIS集積回路のレ
ベル比較器に関する。
ベル比較器に関する。
最近の集積回路の多機能化に伴い、それらの機能試験
を効率よく行うことがますます必要となってきた。
を効率よく行うことがますます必要となってきた。
そのために、通常回路の他に、例えば時計機能を通常
時よりも高いクロック周波数で動作させる試験回路と試
験モードに設定するレベル比較器とを有するMIS集積回
路が出現している。
時よりも高いクロック周波数で動作させる試験回路と試
験モードに設定するレベル比較器とを有するMIS集積回
路が出現している。
第８図は従来のレベル比較器の一応用例のMIS集積回
路の回路図である。
路の回路図である。
比較回路11は電源に接続された第15の節点N15と接地
された基板間に、第11のｐチャネルMISトランジスタM11
とゲート電極が共通入力ピン１に接続されかつ電源電圧
VDよりも大きいしきい値電圧VT12を有する第12のｎチャ
ネルMISトランジスタM12が直列に接続されたレシオ回路
で構成され、その出力端は第11の節点N11を介してアナ
ログ信号V11のレベルからディジタル信号V12のレベルに
変換する信号変換回路となるインバータ12の入力端に接
続され、インバータ12の出力はレベル比較器30の出力と
して第12の節点N12を介してディジタル回路20内の試験
回路21へ与えられる。
された基板間に、第11のｐチャネルMISトランジスタM11
とゲート電極が共通入力ピン１に接続されかつ電源電圧
VDよりも大きいしきい値電圧VT12を有する第12のｎチャ
ネルMISトランジスタM12が直列に接続されたレシオ回路
で構成され、その出力端は第11の節点N11を介してアナ
ログ信号V11のレベルからディジタル信号V12のレベルに
変換する信号変換回路となるインバータ12の入力端に接
続され、インバータ12の出力はレベル比較器30の出力と
して第12の節点N12を介してディジタル回路20内の試験
回路21へ与えられる。
次に、このレベル比較器の動作を説明する。
第９図は第８図の回路の動作を説明するための入出力
電圧特性図である。
電圧特性図である。
第８図のトランジスタM11はゲートが接地されて通常
オン状態のなので、共通入力ピン電圧VPとトランジスタ
M12のしきい値電圧VT12との間に下記の第（１）式が成
立つと、節点N11の節点電圧V11は電源電圧VDと第（２）
式の関係になり、第（３）式が成り立つと第（４）式の
関係となる。
オン状態のなので、共通入力ピン電圧VPとトランジスタ
M12のしきい値電圧VT12との間に下記の第（１）式が成
立つと、節点N11の節点電圧V11は電源電圧VDと第（２）
式の関係になり、第（３）式が成り立つと第（４）式の
関係となる。
VOHとVOLはそれぞれ比較回路11の高レベル出力電圧と
低レベル出力電圧である。
低レベル出力電圧である。
VP＜VD＜VT12 ……（１） V11＝VOH≒VD ……（２） VPmax＞VP＞VT12≧VD ……（３） V11≒VOL ……（４） 逆に、共通ピン入力電圧VPに対する節点電圧V11の特
性とそれを入力とするインバータ12の出力である節点N
12の電圧V12特性は第９図に示すように節点電圧V11と反
転関係にあり、またこれはレベル比較器30の出力特性と
もなっている。
性とそれを入力とするインバータ12の出力である節点N
12の電圧V12特性は第９図に示すように節点電圧V11と反
転関係にあり、またこれはレベル比較器30の出力特性と
もなっている。
通常時には、共通入力ピン電圧VPとして第（１）式を
満足する電源電圧VDより低いディジタル信号電圧を共通
入力ピン１に与えると、その信号は第14の節点N14を介
してディジタル回路20にも入力されるので通常回路22は
通常動作をするが、レベル比較器30の出力電圧はほぼ零
であるので試験回路21は動作しない。
満足する電源電圧VDより低いディジタル信号電圧を共通
入力ピン１に与えると、その信号は第14の節点N14を介
してディジタル回路20にも入力されるので通常回路22は
通常動作をするが、レベル比較器30の出力電圧はほぼ零
であるので試験回路21は動作しない。
また、試験モード設定時は、通常時のディジタル信号
と区別するために共通入力ピン電圧VPとして電源電圧VD
と共通入力ピン電圧最大定格VPmaxの範囲内の第（３）
式を満足するアナログ信号電圧を共通入力ピン１に与え
ると、レベル比較器30のディジタル出力電圧はほぼ電源
電圧VDに上昇し、試験回路21を動作させ、同時に通常回
路22の通常動作を停止する。
と区別するために共通入力ピン電圧VPとして電源電圧VD
と共通入力ピン電圧最大定格VPmaxの範囲内の第（３）
式を満足するアナログ信号電圧を共通入力ピン１に与え
ると、レベル比較器30のディジタル出力電圧はほぼ電源
電圧VDに上昇し、試験回路21を動作させ、同時に通常回
路22の通常動作を停止する。
第10図及び第11図はそれぞれ第８図のｎチャネルMIS
トランジスタM12のチップの断面図である。
トランジスタM12のチップの断面図である。
第10図のｎチャネルMISトランジスタM12は、シリコン
基板２のドレイン領域3aとソース領域3bを有し、ゲート
電極６とチャネル領域７との間に通常よりも厚い絶縁膜
４を有しているトランジスタであって、一種の寄生MIS
トランジスタである。
基板２のドレイン領域3aとソース領域3bを有し、ゲート
電極６とチャネル領域７との間に通常よりも厚い絶縁膜
４を有しているトランジスタであって、一種の寄生MIS
トランジスタである。
第11図のMISトランジスタは、通常の厚さの絶縁膜を
有するが、チャネル領域８にイオン注入工程を追加し、
不純物濃度を特に高くして高いしきい値電圧を得るよう
設計されたものである。
有するが、チャネル領域８にイオン注入工程を追加し、
不純物濃度を特に高くして高いしきい値電圧を得るよう
設計されたものである。
〔発明が解決しようとする問題点〕 上述した従来のレベル比較器は、レシオ回路を構成し
ている入力側のMISトランジスタM12自体のしきい値電圧
V12をレベル比較の基準電圧として使用しているので、
電源電圧VDよりも大きなしきい値電圧を有する特別のMI
Sトランジスタを必要とするので、通常のMIS集積回路の
一部を特別に設計し、製造するため、しきい値電圧のば
らつきと製造工程の複雑化による歩留低下と低経済性の
点で問題があった。
ている入力側のMISトランジスタM12自体のしきい値電圧
V12をレベル比較の基準電圧として使用しているので、
電源電圧VDよりも大きなしきい値電圧を有する特別のMI
Sトランジスタを必要とするので、通常のMIS集積回路の
一部を特別に設計し、製造するため、しきい値電圧のば
らつきと製造工程の複雑化による歩留低下と低経済性の
点で問題があった。
また、共通入力ピン電圧最大定格VPmaxと電源電圧VD
との範囲が小さい場合に集積回路の破損という問題もあ
った。
との範囲が小さい場合に集積回路の破損という問題もあ
った。
本発明の目的は、自身のしきい値電圧が基準電圧とし
て使用され、かつこのしきい値電圧が電源電圧よりも高
くなるような特別のMISトランジスタを使用しないレベ
ル比較器を提供することにある。
て使用され、かつこのしきい値電圧が電源電圧よりも高
くなるような特別のMISトランジスタを使用しないレベ
ル比較器を提供することにある。
本発明のレベル比較器は、共通信号入力端と第１の節
点との間にゲートが前記共通信号入力端に接続される一
導電形の第１のMISトランジスタ及びゲートが基準電源
に接続されたかつウェルが前記共通入力端に接続される
反対導電形の第２のMISトランジスタとの直列回路を含
むレベル比較回路と、前記第１の節点に入力端が接続さ
れてアナログ信号レベルをディジタル信号レベルに変換
出力する信号変換回路とを有して構成されている。
点との間にゲートが前記共通信号入力端に接続される一
導電形の第１のMISトランジスタ及びゲートが基準電源
に接続されたかつウェルが前記共通入力端に接続される
反対導電形の第２のMISトランジスタとの直列回路を含
むレベル比較回路と、前記第１の節点に入力端が接続さ
れてアナログ信号レベルをディジタル信号レベルに変換
出力する信号変換回路とを有して構成されている。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す回路図である。レベ
ル比較器30aは、共通入力ピン１と第１の節点N1との間
にゲートが共通入力ピン１に接続されるｎチャネルMIS
トランジスタM1及びゲートが第２の節点N2を介して基準
電源31に接続されかつウェルが共通入力ピン１に接続さ
れるｐチャネルMISトランジスタM2とが第３の節点N3を
介して直列接続される回路を含むレベル比較回路32a
と、第１の節点N1に入力端が接続されてアナログ信号V1
のレベルをディジタル信号V13のレベルに変換出力する
インバータ13とを有している。
ル比較器30aは、共通入力ピン１と第１の節点N1との間
にゲートが共通入力ピン１に接続されるｎチャネルMIS
トランジスタM1及びゲートが第２の節点N2を介して基準
電源31に接続されかつウェルが共通入力ピン１に接続さ
れるｐチャネルMISトランジスタM2とが第３の節点N3を
介して直列接続される回路を含むレベル比較回路32a
と、第１の節点N1に入力端が接続されてアナログ信号V1
のレベルをディジタル信号V13のレベルに変換出力する
インバータ13とを有している。
共通入力ピン１と第３の節点N3との間に接続された第
１のｎチャネルMISトランジスタM1は、そのゲート電極
も入力側に接続されており、共通入力ピン電圧VPがトラ
ンジスタM1のしきい値電圧VT1を越える場合に、すなわ
ち第（５）式を満足する場合にトランジスタM1はオン状
態となる。
１のｎチャネルMISトランジスタM1は、そのゲート電極
も入力側に接続されており、共通入力ピン電圧VPがトラ
ンジスタM1のしきい値電圧VT1を越える場合に、すなわ
ち第（５）式を満足する場合にトランジスタM1はオン状
態となる。
VP＞VT1 ……（５） また、節点N3と第１の節点N1との間に接続された第２
のｐチャネルMISトランジスタM2に関しては、そのトラ
ンジスタM2のゲート電極に第２の節点N2を介して基準電
圧源31の基準電圧VSを与えると、節点N3の節点電圧V3が
節点N1の節点電圧V1よりも高くかつ基準電圧VSよりもト
ランジスタM2のしきい値電圧VT2の絶対値分だけ高い場
合、すなわち第（６）式が成り立つ場合に、トランジス
タM2はオン状態となって、入力共通ピン１から節点N1に
電流が流れる。
のｐチャネルMISトランジスタM2に関しては、そのトラ
ンジスタM2のゲート電極に第２の節点N2を介して基準電
圧源31の基準電圧VSを与えると、節点N3の節点電圧V3が
節点N1の節点電圧V1よりも高くかつ基準電圧VSよりもト
ランジスタM2のしきい値電圧VT2の絶対値分だけ高い場
合、すなわち第（６）式が成り立つ場合に、トランジス
タM2はオン状態となって、入力共通ピン１から節点N1に
電流が流れる。
VP≧VS＋VT1＋|VT2| ……（６） V3＞V1 ……（７） 節点N1には抵抗負荷として第３のｎチャネルトランジ
スタM3が基板に接地されている。従って節点電圧V1は共
通入力ピン電圧VPが第（６）式を満足しない場合は、ほ
ぼ零で、第（６）式を満足する場合はトランジスタM1〜
M3のオン状態の抵抗値による分圧特性によって定まる。
スタM3が基板に接地されている。従って節点電圧V1は共
通入力ピン電圧VPが第（６）式を満足しない場合は、ほ
ぼ零で、第（６）式を満足する場合はトランジスタM1〜
M3のオン状態の抵抗値による分圧特性によって定まる。
また、節点N1はインバータ13の入力端に接続されてい
るので、第13の節点N13の節点電圧V13は節点電圧V1を検
知して反転する。
るので、第13の節点N13の節点電圧V13は節点電圧V1を検
知して反転する。
第２図は第１図のレベル比較器30aの動作を説明する
ための入出力電圧特性図である。
ための入出力電圧特性図である。
V1特性曲線は、試験モード設定のために共通入力ピン
電圧VPを上昇させて第（８）式が成り立つ電圧VRを越え
ると、節点電圧V1が立上って第（９）式を満足する直線
L1に近ずくことを示している。
電圧VPを上昇させて第（８）式が成り立つ電圧VRを越え
ると、節点電圧V1が立上って第（９）式を満足する直線
L1に近ずくことを示している。
VR＝VS＋VT1＋|VT2| ……（８） V1＝VP−（VT1＋|VT2|） ……（９） 共通入力ピン電圧VPを共通ピン入力電圧最大値VPMに
保っている間は、節点電圧V1は第（９）式を満足する直
線L1で定まる値よりもやや低い値にある。
保っている間は、節点電圧V1は第（９）式を満足する直
線L1で定まる値よりもやや低い値にある。
試験モード設定を解除するために、共通入力ピン電圧
VPをその最大値VPMより下降させると、節点電圧V1はV1
特性に従って低下するが、最終的にはトランジスタM3お
よび第14の節点N14とトランジスタM3との間に存在するp
n接合ダイオード部分の順方向電圧降下VFの値に近ず
く。
VPをその最大値VPMより下降させると、節点電圧V1はV1
特性に従って低下するが、最終的にはトランジスタM3お
よび第14の節点N14とトランジスタM3との間に存在するp
n接合ダイオード部分の順方向電圧降下VFの値に近ず
く。
第13の節点N3の節点電圧V13もV1特性に対応して、共
通入力ピン電圧VPが第（８）式を満足するVR附近に低下
した時点で再び電源電圧VDに反転する。すなわち、V13
特性はインバータ13の出力電圧と等しい節点電圧V
13が、V1特性曲線に対応して電源電圧VDまたはほぼ零電
位のいずれか一つの状態になることを示している。
通入力ピン電圧VPが第（８）式を満足するVR附近に低下
した時点で再び電源電圧VDに反転する。すなわち、V13
特性はインバータ13の出力電圧と等しい節点電圧V
13が、V1特性曲線に対応して電源電圧VDまたはほぼ零電
位のいずれか一つの状態になることを示している。
トランジスタM3のオン状態の抵抗値をトランジスタM1
及びM2の抵抗値よりも十分大きく選ぶと、V1特性及びV
13特性曲線の立上り及び立下りが鋭くなり、V13特性の
立下り開始電圧をVRに近ずけることができる。
及びM2の抵抗値よりも十分大きく選ぶと、V1特性及びV
13特性曲線の立上り及び立下りが鋭くなり、V13特性の
立下り開始電圧をVRに近ずけることができる。
第（８）式のVRはレベル比較器30aにおける比較電圧
に相当する。
に相当する。
比較器30aの出力電圧V13はインバータ12で再び反転さ
れ、その入出力電圧特性は第１図の回路の節点電圧V12
の特性と同等となり、ディジタル回路20の試験回路21を
動作させる。
れ、その入出力電圧特性は第１図の回路の節点電圧V12
の特性と同等となり、ディジタル回路20の試験回路21を
動作させる。
第３図は本発明の第２の実施例を示す回路図、第４図
は第３図の回路の動作を説明するための入出力電圧特性
図である。
は第３図の回路の動作を説明するための入出力電圧特性
図である。
第２の実施例が第１の実施例と異る点は、トランジス
タM3を省いて構成されていることである。
タM3を省いて構成されていることである。
試験モード設定のために、共通入力ピン電圧VPのアナ
ログ信号電圧を零から上昇させると、節点N1の接地間抵
抗が高いために、節点電圧V1は第（８）式のVRを越える
時点において急上昇し、第（９）式を満足する直線L1に
近ずくので、インバータ13の出力として節点電圧V13は
電源電圧VDから零電位に急落し、また節点電圧V12は電
源電圧VDに反転し上昇するので、試験回路21は動作モー
ドに設定される。
ログ信号電圧を零から上昇させると、節点N1の接地間抵
抗が高いために、節点電圧V1は第（８）式のVRを越える
時点において急上昇し、第（９）式を満足する直線L1に
近ずくので、インバータ13の出力として節点電圧V13は
電源電圧VDから零電位に急落し、また節点電圧V12は電
源電圧VDに反転し上昇するので、試験回路21は動作モー
ドに設定される。
共通入力ピン電圧VPをその最高値VPMから下降させて
も、節点電圧V1は直線L1に沿わずに第（10）式の電圧VQ
を保ち、第（11）式を満足する直線L2との交点からそれ
に沿って下降する。
も、節点電圧V1は直線L1に沿わずに第（10）式の電圧VQ
を保ち、第（11）式を満足する直線L2との交点からそれ
に沿って下降する。
V1＝VQ＝VPM−（VT1＋|VT2|） ……（10） Ｖ＝VP＋VF ……（11） ここでVFはトランジスタM2と節点N14と間に存在するp
n接合ダイオードの順電圧降下である。
n接合ダイオードの順電圧降下である。
従ってインバータ13の反転はVRから零に向う中間で起
き、共通入力ピン電圧VPの上昇と下降に対して著しいヒ
ステリシス特性を有する。
き、共通入力ピン電圧VPの上昇と下降に対して著しいヒ
ステリシス特性を有する。
第５図は本発明の第３の実施例を示す回路図である。
第３の実施例が第１の実施例と異る点は、トランジス
タM1と節点N3との間にゲート電極を第４の節点N4と接続
した第５のｎチャネルMISトランジスタM5を挿入して構
成していることである。
タM1と節点N3との間にゲート電極を第４の節点N4と接続
した第５のｎチャネルMISトランジスタM5を挿入して構
成していることである。
本実施例においては、レベル比較器30cの比較電圧VRc
が第（８）式と比べてトランジスタM5のしきい値電圧V
T5だけ高い第（12）式を満足する値をとる以外は、その
動作は前述の第１の実施例の場合と同一である。
が第（８）式と比べてトランジスタM5のしきい値電圧V
T5だけ高い第（12）式を満足する値をとる以外は、その
動作は前述の第１の実施例の場合と同一である。
VRc＝VS＋VT1＋VT5＋|VT2| ＝VR＋VT5≒VS＋2VT1＋|VT2| ……（12） 第６図及び第７図はそれぞれ第１図乃至第３図に示す
基準電圧源31の詳細回路例を示す回路図である。
基準電圧源31の詳細回路例を示す回路図である。
第６図の回路は第５図の節点N5の基板間に第７及び第
９のｎチャネルMISトランジスタM7及びM9を直列接続し
て構成しており、第５の節点N5に与えた電源電圧VDを第
（13）式の基準電圧Vsに示すようにトランジスタM7のし
きい値電圧V17だけ降下して節点N4に出力する。
９のｎチャネルMISトランジスタM7及びM9を直列接続し
て構成しており、第５の節点N5に与えた電源電圧VDを第
（13）式の基準電圧Vsに示すようにトランジスタM7のし
きい値電圧V17だけ降下して節点N4に出力する。
VS＝VD−VT7 ……（13） ここで、トランジスタM7及びM9はそれぞれ第１図のト
ランジスタM1及びM3とそれぞれに比例したインピーダン
スにしてあるので、トランジスタM1,M7のそれぞれのし
きい値電圧VT1とVT7はほぼ等しくなり、この基準電圧源
31aを第１図の節点N2に接続した場合の比較電圧VRaは第
（８）式に第（13）式を代入して得られる第（14）式と
なる。
ランジスタM1及びM3とそれぞれに比例したインピーダン
スにしてあるので、トランジスタM1,M7のそれぞれのし
きい値電圧VT1とVT7はほぼ等しくなり、この基準電圧源
31aを第１図の節点N2に接続した場合の比較電圧VRaは第
（８）式に第（13）式を代入して得られる第（14）式と
なる。
VRa＝VD＋|VT2| ……（14） 第７図の回路は第６図トランジスタM7とM9の間に第１
図のトランジスタM2に対応する第４のｐチャネルトラン
ジスタM4を挿入してなり、トランジスタM2のしきい値電
圧V2にほぼ等しいトランジスタM4のしきい値電圧VT4を
第（14）式のVRaよりもさらに降下させるので、ほぼ電
源電圧VDと等しい第（15）式の比較電圧VRbが得られ
る。
図のトランジスタM2に対応する第４のｐチャネルトラン
ジスタM4を挿入してなり、トランジスタM2のしきい値電
圧V2にほぼ等しいトランジスタM4のしきい値電圧VT4を
第（14）式のVRaよりもさらに降下させるので、ほぼ電
源電圧VDと等しい第（15）式の比較電圧VRbが得られ
る。
VRb＝VRa−VT4≒VD ……（15） なお、上述の実施例において、信号変換回路としてイ
ンバータ13を用い、節点電圧V13は節点電圧V1と反転特
性を有したが、その代りにフリップフロップ回路を用い
ても良い。
ンバータ13を用い、節点電圧V13は節点電圧V1と反転特
性を有したが、その代りにフリップフロップ回路を用い
ても良い。
また、レベル比較器の応用回路としてMIS集積回路の
試験モード設定例を説明したが、レベル比較器の出力を
メモリ回路のセンス増幅器のトリガ信号に応用しても良
い。
試験モード設定例を説明したが、レベル比較器の出力を
メモリ回路のセンス増幅器のトリガ信号に応用しても良
い。
以上説明したように、本発明によれば、通常のMISト
ランジスタによる回路構成にすることによって、従来の
製造工程が複雑で、特性のばらつきの大きい特別に設計
されたMISトランジスタを回路素子として用いることな
く、温度特性も優れ確度の高いレベル比較電圧を容易に
設定できる。
ランジスタによる回路構成にすることによって、従来の
製造工程が複雑で、特性のばらつきの大きい特別に設計
されたMISトランジスタを回路素子として用いることな
く、温度特性も優れ確度の高いレベル比較電圧を容易に
設定できる。
特に試験回路を内蔵し、試験モードを設定する共通入
力ピンを有するMIS集積回路に使用する場合はその効果
が著しい。
力ピンを有するMIS集積回路に使用する場合はその効果
が著しい。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の回路の動作を説明するための入出力電圧特性図、第
３図は本発明の第２の実施例を示す回路図、第４図は第
３図の回路の動作を説明するための入出力電圧特性図、
第５図は本発明の第３の実施例の回路図、第６図及び第
７図はそれぞれ第１図及び第２図に示す基準電圧源31の
詳細回路を示す回路図、第８図は従来のレベル比較器の
一応用例の集積回路の回路図、第９図は第８図の回路の
動作を説明するための入出力電圧特性図、第10図及び第
11図はそれぞれ第８図のｎチャネルMISトランジスタM12
のチップの断面図である。 １……共通入力ピン、２……シリコン基板、3a……ドレ
イン領域、3b……ソース領域、4,5……絶縁膜、６……
ゲート電極、7,8……チャネル領域、11……比較回路、1
2,13……インバータ、20……ディジタル回路、21……通
常回路、22……試験回路、30,30a〜30c……レベル比較
器、31,31a,31b……基準電圧源、32a,32b……比較回
路、L1,L2……直線、M1,M3,M5,M7,M9,M11……ｐチャネ
ルMISトランジスタ、M2,M4,M12……ｎチャネルMISトラ
ンジスタ、N1〜N6……第１〜第６の節点、N11〜N15……
第11〜第15の節点、V1,V11〜V13……第1,第11〜第13の
節点電圧、VD……電源電圧、VOH……高レベル出力電
圧、VOL……低レベル出力電圧、VP……共通入力ピン電
圧、VPM……共通入力ピン電圧最高値、VR……比較回路3
2aの立上り電圧、VT12……ｎチャネルMISトランジスタM
12のしきい値電圧。
図の回路の動作を説明するための入出力電圧特性図、第
３図は本発明の第２の実施例を示す回路図、第４図は第
３図の回路の動作を説明するための入出力電圧特性図、
第５図は本発明の第３の実施例の回路図、第６図及び第
７図はそれぞれ第１図及び第２図に示す基準電圧源31の
詳細回路を示す回路図、第８図は従来のレベル比較器の
一応用例の集積回路の回路図、第９図は第８図の回路の
動作を説明するための入出力電圧特性図、第10図及び第
11図はそれぞれ第８図のｎチャネルMISトランジスタM12
のチップの断面図である。 １……共通入力ピン、２……シリコン基板、3a……ドレ
イン領域、3b……ソース領域、4,5……絶縁膜、６……
ゲート電極、7,8……チャネル領域、11……比較回路、1
2,13……インバータ、20……ディジタル回路、21……通
常回路、22……試験回路、30,30a〜30c……レベル比較
器、31,31a,31b……基準電圧源、32a,32b……比較回
路、L1,L2……直線、M1,M3,M5,M7,M9,M11……ｐチャネ
ルMISトランジスタ、M2,M4,M12……ｎチャネルMISトラ
ンジスタ、N1〜N6……第１〜第６の節点、N11〜N15……
第11〜第15の節点、V1,V11〜V13……第1,第11〜第13の
節点電圧、VD……電源電圧、VOH……高レベル出力電
圧、VOL……低レベル出力電圧、VP……共通入力ピン電
圧、VPM……共通入力ピン電圧最高値、VR……比較回路3
2aの立上り電圧、VT12……ｎチャネルMISトランジスタM
12のしきい値電圧。
Claims (1)
- 【請求項１】入力端子と、前記入力端子と第１の節点と
の間に接続されたソース・ドレイン路、前記入力端子に
接続されたゲート及び基準電位に接続されたバックゲー
トを有する一導電型の第１のトランジスタと、前記第１
の節点と第２の節点との間に接続されたソース・ドレイ
ン路、定電圧源に接続されたゲート及び前記入力端子に
接続されたバックゲートを有する逆導電型の第２のトラ
ンジスタとを有し、前記入力端子への入力電圧に基づき
前記第２の節点が所定レベルを越えたときに出力を発生
することを特徴とするレベル比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61274688A JP2566931B2 (ja) | 1986-11-17 | 1986-11-17 | レベル比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61274688A JP2566931B2 (ja) | 1986-11-17 | 1986-11-17 | レベル比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63127165A JPS63127165A (ja) | 1988-05-31 |
| JP2566931B2 true JP2566931B2 (ja) | 1996-12-25 |
Family
ID=17545177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61274688A Expired - Lifetime JP2566931B2 (ja) | 1986-11-17 | 1986-11-17 | レベル比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2566931B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0740050B2 (ja) * | 1987-05-20 | 1995-05-01 | 松下電器産業株式会社 | 電圧検知回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5465068A (en) * | 1977-11-02 | 1979-05-25 | Toshiba Corp | Voltage detection circuit |
| JPS55149871A (en) * | 1978-07-31 | 1980-11-21 | Fujitsu Ltd | Line voltage detector |
| JPS58153414A (ja) * | 1982-03-05 | 1983-09-12 | Ricoh Co Ltd | レベル検出回路 |
| JPS58190775A (ja) * | 1982-04-30 | 1983-11-07 | Fujitsu Ltd | 電源電圧検出回路 |
-
1986
- 1986-11-17 JP JP61274688A patent/JP2566931B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63127165A (ja) | 1988-05-31 |
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