JPH05174594A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05174594A JPH05174594A JP35607691A JP35607691A JPH05174594A JP H05174594 A JPH05174594 A JP H05174594A JP 35607691 A JP35607691 A JP 35607691A JP 35607691 A JP35607691 A JP 35607691A JP H05174594 A JPH05174594 A JP H05174594A
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Abstract
(57)【要約】
【目的】 本発明の目的は読み出し動作の高速性を向上
させることである。 【構成】 デジット線の電位に応答して、反転増幅器１
０１が開閉用トランジスタＱ2を開閉し、節点ＳCの電圧
を変化させる。この節点ＳCは負荷用トランジスタＱ3だ
けでなく、充電用トランジスタＱ1から電流の供給を受
ける。充電用トランジスタＱ1のゲートは電源ＣＣに接
続されているので、電流駆動能力が高く、読み出し動作
の高速性が向上する。
させることである。 【構成】 デジット線の電位に応答して、反転増幅器１
０１が開閉用トランジスタＱ2を開閉し、節点ＳCの電圧
を変化させる。この節点ＳCは負荷用トランジスタＱ3だ
けでなく、充電用トランジスタＱ1から電流の供給を受
ける。充電用トランジスタＱ1のゲートは電源ＣＣに接
続されているので、電流駆動能力が高く、読み出し動作
の高速性が向上する。
Description
【０００１】
【産業上の利用分野】本発明は電界効果型トランジスタ
を主な構成要素とする半導体記憶装置に関し、特に動作
の高速性かつ安定性を要求される半導体記憶装置の読み
出し方法に関する。
を主な構成要素とする半導体記憶装置に関し、特に動作
の高速性かつ安定性を要求される半導体記憶装置の読み
出し方法に関する。
【０００２】
【従来の技術】従来の半導体記憶装置のセンスアンプ回
路の読み出し時の動作原理を図面を用いて説明する。図
７に従来のセンスアンプ回路１００の回路図を示す。図
７においてメモリーセルＭ１〜Ｍ４のしきい値電圧ＶTC
は、それぞれの記憶情報に応じて、２値の内のいずれ
か、一方が任意に選択される。例えば、選択ワード線の
読み出し時の電圧をＶGとすれば、ＶTC0＜ＶG＜ＶTC1
（式１）を満足するように、しきい値電圧ＶTCが設定さ
れている。したがって、選択されたメモリーセルのしき
い値電圧が、ＶTC0である場合には、このメモリーセル
は導通する（この状態のメモリーセルを以下にオンビッ
トと称する）。この結果、オンビット選択時の節点ＳC
の電圧ＶSC（ＯＮ）はＶSC（ＯＮ）＝ＶCC−ＶTP−α
（式２）で平衡する。ここで、ＶTPはＰ型電界効果型ト
ランジスタＱ3のしきい値電圧、αはメモリーセルの電
流能力により決定する値である（メモリーセルの電流能
力が高いほど、αが大きくなる）。
路の読み出し時の動作原理を図面を用いて説明する。図
７に従来のセンスアンプ回路１００の回路図を示す。図
７においてメモリーセルＭ１〜Ｍ４のしきい値電圧ＶTC
は、それぞれの記憶情報に応じて、２値の内のいずれ
か、一方が任意に選択される。例えば、選択ワード線の
読み出し時の電圧をＶGとすれば、ＶTC0＜ＶG＜ＶTC1
（式１）を満足するように、しきい値電圧ＶTCが設定さ
れている。したがって、選択されたメモリーセルのしき
い値電圧が、ＶTC0である場合には、このメモリーセル
は導通する（この状態のメモリーセルを以下にオンビッ
トと称する）。この結果、オンビット選択時の節点ＳC
の電圧ＶSC（ＯＮ）はＶSC（ＯＮ）＝ＶCC−ＶTP−α
（式２）で平衡する。ここで、ＶTPはＰ型電界効果型ト
ランジスタＱ3のしきい値電圧、αはメモリーセルの電
流能力により決定する値である（メモリーセルの電流能
力が高いほど、αが大きくなる）。
【０００３】一方、選択されたメモリーセルのしきい値
電圧が、ＶTC1である場合には、このメモリーセルは非
導通状態となる（この状態のメモリーセルを以下にオフ
ビットと称する）。この結果、オフビット選択時の節点
ＳCの電圧ＶSC（ＯＦＦ）はＶSC（ＯＦＦ）＝ＶCC−ＶT
P（式３）で平衡する。つまり、メモリーセルの記憶情
報に応じて、節点ＳＣの電圧は変動し、その動作振幅は
ＶSC（ＯＦＦ）−ＶSC（ＯＮ）＝ＶCC−ＶTP−｛ＶCC−
ＶTP−α｝＝α（式４）となる。
電圧が、ＶTC1である場合には、このメモリーセルは非
導通状態となる（この状態のメモリーセルを以下にオフ
ビットと称する）。この結果、オフビット選択時の節点
ＳCの電圧ＶSC（ＯＦＦ）はＶSC（ＯＦＦ）＝ＶCC−ＶT
P（式３）で平衡する。つまり、メモリーセルの記憶情
報に応じて、節点ＳＣの電圧は変動し、その動作振幅は
ＶSC（ＯＦＦ）−ＶSC（ＯＮ）＝ＶCC−ＶTP−｛ＶCC−
ＶTP−α｝＝α（式４）となる。
【０００４】αはおよそ１Ｖ程度であるので、これをＣ
ＭＯＳレベル（高レベル＝電源電圧レベル、低レベル＝
接地レベル）に増幅し、出力とするのが、一般的なセン
スアンプ回路である。すなわち、節点ＳCの電圧は基準
電圧発生回路１０６の基準電圧と差動増幅器１０５で比
較され、ＣＭＯＳレベルに増幅される。
ＭＯＳレベル（高レベル＝電源電圧レベル、低レベル＝
接地レベル）に増幅し、出力とするのが、一般的なセン
スアンプ回路である。すなわち、節点ＳCの電圧は基準
電圧発生回路１０６の基準電圧と差動増幅器１０５で比
較され、ＣＭＯＳレベルに増幅される。
【０００５】さて以上はセンスアンプ回路の動作原理の
説明を簡単にするために、ＶSCが２つの平衡式（式２，
式３）で表現できる場合についてのみ示したが、実際の
動作時には過渡的にＶSC＝ＶLT（式５）なる状態が存在
する。ここでＶLTは反転増幅器１０１の論理しきい値で
ある。以下に、ＶSCが式５で表現される場合の動作原理
と併せて、反転増幅器１０１と充電用トランジスタＱ1
の機能について説明する。
説明を簡単にするために、ＶSCが２つの平衡式（式２，
式３）で表現できる場合についてのみ示したが、実際の
動作時には過渡的にＶSC＝ＶLT（式５）なる状態が存在
する。ここでＶLTは反転増幅器１０１の論理しきい値で
ある。以下に、ＶSCが式５で表現される場合の動作原理
と併せて、反転増幅器１０１と充電用トランジスタＱ1
の機能について説明する。
【０００６】今、デジット線１０３が選択されていると
する。選択されたデジット線１０３の電圧は反転増幅器
１０１の論理しきい値電圧ＶLT（およそ１．５Ｖ）で平
衡する（厳密にはオフビット選択時と、オンビット選択
時てでは、数１０ｍＶ〜数１００ｍＶの微少な電位差を
生じる）。一方、非選択デジット線１０４の電圧は既に
接地レベルに設定されているか、拡散層リーク電流によ
り接地レベルとなる。したがって、選択デジット線を１
０３から１０４へと切り換えた場合には、センスアンプ
回路部入力である節点ＳＡの電圧ＶSAが瞬時に、接地レ
ベルまで降下し、同時に節点ＳCの電圧もおよそＶLT＝
１．５Ｖ程度まで降下する。
する。選択されたデジット線１０３の電圧は反転増幅器
１０１の論理しきい値電圧ＶLT（およそ１．５Ｖ）で平
衡する（厳密にはオフビット選択時と、オンビット選択
時てでは、数１０ｍＶ〜数１００ｍＶの微少な電位差を
生じる）。一方、非選択デジット線１０４の電圧は既に
接地レベルに設定されているか、拡散層リーク電流によ
り接地レベルとなる。したがって、選択デジット線を１
０３から１０４へと切り換えた場合には、センスアンプ
回路部入力である節点ＳＡの電圧ＶSAが瞬時に、接地レ
ベルまで降下し、同時に節点ＳCの電圧もおよそＶLT＝
１．５Ｖ程度まで降下する。
【０００７】つまり、デジット線切換時のオフビット選
択時には、ＶSC（ＯＦＦ）−ＶLT＝（ＶCC−ＶTP）−Ｖ
LT＝４Ｖ−１．５Ｖ＝２．５Ｖ（式６）したがって、Ｖ
SCは２．５Ｖも充電されなければならず、高速読み出し
には不利である。なお、回路的手段により、非選択デジ
ット線の電圧が選択されたデジット線の電圧と同等に設
定されれば、ＶSA，ＶSCの急激な降下は防げるものの消
費電流あるいはチップサイズが増加するという問題があ
る。
択時には、ＶSC（ＯＦＦ）−ＶLT＝（ＶCC−ＶTP）−Ｖ
LT＝４Ｖ−１．５Ｖ＝２．５Ｖ（式６）したがって、Ｖ
SCは２．５Ｖも充電されなければならず、高速読み出し
には不利である。なお、回路的手段により、非選択デジ
ット線の電圧が選択されたデジット線の電圧と同等に設
定されれば、ＶSA，ＶSCの急激な降下は防げるものの消
費電流あるいはチップサイズが増加するという問題があ
る。
【０００８】そこで、従来技術においては、消費電流チ
ップサイズを増加させることなく、読み出しの高速化を
実現するために、Ｐ型電界効果型トランジスタＱ3より
高い電流駆動能力を持つ充電用トランジスタＱ1を備え
ている。ここで、充電用トランジスタＱ1はＮ型電界効
果型トランジスタを用いているが、そのしきい値ＶTN
は、バックゲートバイアス依存性を持ち、およそ２．５
Ｖ程度である。
ップサイズを増加させることなく、読み出しの高速化を
実現するために、Ｐ型電界効果型トランジスタＱ3より
高い電流駆動能力を持つ充電用トランジスタＱ1を備え
ている。ここで、充電用トランジスタＱ1はＮ型電界効
果型トランジスタを用いているが、そのしきい値ＶTN
は、バックゲートバイアス依存性を持ち、およそ２．５
Ｖ程度である。
【０００９】さて、今、選択されたデジット線の電圧が
接地レベル程度であるとき、これを低レベル（以下に
“Ｌ”）と表現すると、反転増幅器１０１の出力電圧Ｖ
SBは高レベル（以下に“Ｈ”）となり、充電用トランジ
スタＱ1が導通し、選択されたデジット線及び節点ＳCを
それぞれ充電する。選択されたデジット線が高レベルと
なれば、反転増幅器の出力は低レベルとなり、充電用ト
ランジスタＱ1は非導通となるが、この時、ＶSCはＶSC
＝ＶCC−ＶTN（式７）となり、２．５Ｖ程度まで充電さ
れている。つまり、ＶSCが１．５Ｖ程度まで降下した場
合には、充電用トランジスタＱ1の働きにより、節点Ｓ
Ｃが高速で充電される。
接地レベル程度であるとき、これを低レベル（以下に
“Ｌ”）と表現すると、反転増幅器１０１の出力電圧Ｖ
SBは高レベル（以下に“Ｈ”）となり、充電用トランジ
スタＱ1が導通し、選択されたデジット線及び節点ＳCを
それぞれ充電する。選択されたデジット線が高レベルと
なれば、反転増幅器の出力は低レベルとなり、充電用ト
ランジスタＱ1は非導通となるが、この時、ＶSCはＶSC
＝ＶCC−ＶTN（式７）となり、２．５Ｖ程度まで充電さ
れている。つまり、ＶSCが１．５Ｖ程度まで降下した場
合には、充電用トランジスタＱ1の働きにより、節点Ｓ
Ｃが高速で充電される。
【００１０】なお、オフビット読み出し時と、オンビッ
ト読み出し時に生じる節点ＳCの所望の動作振幅を確保
するためには、ＶSC（ＯＦＦ）＞ＶSC（ＯＮ）＞ＶCC−
ＶTN（式８）なる関係を満足するように設計する必要が
ある。
ト読み出し時に生じる節点ＳCの所望の動作振幅を確保
するためには、ＶSC（ＯＦＦ）＞ＶSC（ＯＮ）＞ＶCC−
ＶTN（式８）なる関係を満足するように設計する必要が
ある。
【００１１】また充電用トランジスタＱ1を設けずに、
Ｐ型トランジスタＱ3の電流能力を高く設定することに
より、節点ＳCを高速に充電することもできるが、この
場合、節点ＳCの動作振幅が小さくなるという欠点があ
り、好ましい方法ではない。最後に、図８に充電用トラ
ンジスタＱ1のゲート電圧−時間依存性を図９に充電用
トランジスタＱ1の電流−時間依存性を示す。
Ｐ型トランジスタＱ3の電流能力を高く設定することに
より、節点ＳCを高速に充電することもできるが、この
場合、節点ＳCの動作振幅が小さくなるという欠点があ
り、好ましい方法ではない。最後に、図８に充電用トラ
ンジスタＱ1のゲート電圧−時間依存性を図９に充電用
トランジスタＱ1の電流−時間依存性を示す。
【００１２】
【発明が解決しようとする課題】従来のセンスアンプ回
路では、充電用トランジスタＱ1のゲートを反転増幅器
１０１で駆動しているために、次の欠点を有する。
路では、充電用トランジスタＱ1のゲートを反転増幅器
１０１で駆動しているために、次の欠点を有する。
【００１３】まず、反転増幅器１０１の出力電圧は、２
Ｖ〜４Ｖ程度に設定されており、また、反転増幅器１０
１の出力レベルの反転には、遅延時間が生じる。すなわ
ち、従来のセンスアンプ回路では、ゲート電圧とソース
／ドレイン電圧との差が少ないために、充電用トランジ
スタにより高い電流能力をもたせることが困難であり、
反転増幅器１０１自身の遅延もあって高速性の要求され
る半導体記憶装置には適用できないという欠点がある。
Ｖ〜４Ｖ程度に設定されており、また、反転増幅器１０
１の出力レベルの反転には、遅延時間が生じる。すなわ
ち、従来のセンスアンプ回路では、ゲート電圧とソース
／ドレイン電圧との差が少ないために、充電用トランジ
スタにより高い電流能力をもたせることが困難であり、
反転増幅器１０１自身の遅延もあって高速性の要求され
る半導体記憶装置には適用できないという欠点がある。
【００１４】また、従来技術においては、反転増幅器１
０１の出力電圧の電源電圧依存性が大きい。充電用トラ
ンジスタＱ1の電流能力は上述のごとく電源電圧依存性
が大きく、高電源電圧時にデジット線が過充電されやす
い。言い替えれば、従来のセンスアンプ回路では、動作
の安定性の要求される半導体記憶装置には、適用できな
いという欠点を有する。
０１の出力電圧の電源電圧依存性が大きい。充電用トラ
ンジスタＱ1の電流能力は上述のごとく電源電圧依存性
が大きく、高電源電圧時にデジット線が過充電されやす
い。言い替えれば、従来のセンスアンプ回路では、動作
の安定性の要求される半導体記憶装置には、適用できな
いという欠点を有する。
【００１５】
【課題を解決するための手段】本発明の第１の要旨は、
記憶素子の記憶情報を伝達するデジット線と、前記デジ
ット線の電圧を増幅する反転増幅器と、電源と第１の節
点との間に接続された充電用電界効果型トランジスタ
と、前記第１の節点とデジット線との間に接続され、ゲ
ートが前記反転増幅器の出力に接続された開閉用電界効
果型トランジスタと、電源と前記第１の接点との間に接
続された負荷トランジスタとを備えた半導体記憶装置に
おいて、前記充電用電界効果トランジスタのゲートを電
源に接続したことである。
記憶素子の記憶情報を伝達するデジット線と、前記デジ
ット線の電圧を増幅する反転増幅器と、電源と第１の節
点との間に接続された充電用電界効果型トランジスタ
と、前記第１の節点とデジット線との間に接続され、ゲ
ートが前記反転増幅器の出力に接続された開閉用電界効
果型トランジスタと、電源と前記第１の接点との間に接
続された負荷トランジスタとを備えた半導体記憶装置に
おいて、前記充電用電界効果トランジスタのゲートを電
源に接続したことである。
【００１６】本発明の第２の要旨は、記憶素子の記憶情
報を伝達するデジット線と、前記デジット線の電圧を増
幅する反転増幅器と、電源と第１の節点との間に接続さ
れた充電用電界効果型トランジスタと、前記第１の節点
とデジット線との間に接続され、ゲートが前記反転増幅
器の出力に接続された開閉用電界効果型トランジスタ
と、電源と前記第１の接点との間に接続された負荷トラ
ンジスタとを備えた半導体記憶装置において、前記充電
用電界効果トランジスタのゲートを定電圧回路に接続し
たことである。
報を伝達するデジット線と、前記デジット線の電圧を増
幅する反転増幅器と、電源と第１の節点との間に接続さ
れた充電用電界効果型トランジスタと、前記第１の節点
とデジット線との間に接続され、ゲートが前記反転増幅
器の出力に接続された開閉用電界効果型トランジスタ
と、電源と前記第１の接点との間に接続された負荷トラ
ンジスタとを備えた半導体記憶装置において、前記充電
用電界効果トランジスタのゲートを定電圧回路に接続し
たことである。
【００１７】
【発明の作用】電源または定電圧回路に接続された充電
用電界効果トランジスタは、ゲートに従来例よりも高い
電圧が供給され、高速でデジット線を充電する。
用電界効果トランジスタは、ゲートに従来例よりも高い
電圧が供給され、高速でデジット線を充電する。
【００１８】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例に係るセンスアン
プの回路図、図２は充電用トランジスタのゲート電圧−
時間依存性を示すグラフ、図３は充電用トランジスタの
電流−時間依存性を示すグラフ、図４は電界効果型トラ
ンジスタの電流−電圧特性（ゲート電圧依存性）を示す
グラフである。なお、第１実施例の構成中従来例と同一
の箇所については、同一の符号、名称を用いて記し、説
明は省略する。本実施例と従来例との相異点は本実施例
の充電用トランジスタＱ1のゲートが電源ＣＣに接続さ
れている点である。
説明する。図１は本発明の第１実施例に係るセンスアン
プの回路図、図２は充電用トランジスタのゲート電圧−
時間依存性を示すグラフ、図３は充電用トランジスタの
電流−時間依存性を示すグラフ、図４は電界効果型トラ
ンジスタの電流−電圧特性（ゲート電圧依存性）を示す
グラフである。なお、第１実施例の構成中従来例と同一
の箇所については、同一の符号、名称を用いて記し、説
明は省略する。本実施例と従来例との相異点は本実施例
の充電用トランジスタＱ1のゲートが電源ＣＣに接続さ
れている点である。
【００１９】さて、図１において、充電用トランジスタ
Ｑ1は、Ｎ型電界効果型トランジスタであり、そのゲー
トは電源電圧レベルに固定されている。選択されたデジ
ット線の電圧の変動にともない、節点ＳCの電圧ＶSCも
変動し、充電用トランジスタＱ1はＶSC＜ＶCC−ＶTN
（式９）で導通し、ＶSC＞ＶCC−ＶTN（式１０）で非導
通となる。ここで、図２と図８とを比較することによ
り、本実施例と従来例の充電用トランジスタのゲート電
圧の差を比較することができる。
Ｑ1は、Ｎ型電界効果型トランジスタであり、そのゲー
トは電源電圧レベルに固定されている。選択されたデジ
ット線の電圧の変動にともない、節点ＳCの電圧ＶSCも
変動し、充電用トランジスタＱ1はＶSC＜ＶCC−ＶTN
（式９）で導通し、ＶSC＞ＶCC−ＶTN（式１０）で非導
通となる。ここで、図２と図８とを比較することによ
り、本実施例と従来例の充電用トランジスタのゲート電
圧の差を比較することができる。
【００２０】かかる充電用トランジスタＱ1のゲート接
続先の変更により、図３に示されているように、本実施
例の充電用トランジスタＱ1の電流波形は従来例の電流
波形（図９）に比べ電流能力の向上を示している。な
お、ゲート電圧が高いほど、トランジスタの電流能力が
高くなることは、図４に示す通り、電界効果型トランジ
スタの基本的な特性である。
続先の変更により、図３に示されているように、本実施
例の充電用トランジスタＱ1の電流波形は従来例の電流
波形（図９）に比べ電流能力の向上を示している。な
お、ゲート電圧が高いほど、トランジスタの電流能力が
高くなることは、図４に示す通り、電界効果型トランジ
スタの基本的な特性である。
【００２１】図５は本発明の第２実施例を示す回路図で
ある。ここでも、従来例及び第１実施例と同一の箇所に
ついては、同一の符号、名称を用いて記し、説明を省略
する。
ある。ここでも、従来例及び第１実施例と同一の箇所に
ついては、同一の符号、名称を用いて記し、説明を省略
する。
【００２２】さて、第１実施例では、特に読み出し時間
の高速性を追求し、充電用トランジスタＱ1の電流能力
を最大に設定できるように、そのゲート電圧を電源電圧
ＣＣへに固定した。しかしながら、半導体記憶装置に
は、動作の高速性はもちろん動作の安定性も要求され
る。具体的には高速性のみ追求し、充電用トランジスタ
の電流能力を高く設定し過ぎると、高電源電圧時に、デ
ジット線の過充電が起こりやすく、安定した動作を実現
できない。本発明の第２実施例では、定電圧回路２０１
の出力を充電用トランジスタＱ1のゲート入力とするこ
とにより、充電用トランジスタＱ1の電流能力の電源電
圧依存性を小さくした。この結果、本センスアンプ回路
は高電源電圧時のデジット線の過充電を防止しつつ、低
電源電圧時の高速読み出しが可能となる。図６に本実施
例の充電用トランジスタＱ1の電流−電源電圧依存性を
示す。なお、第２実施例において、定電圧回路なる名称
を用いたが、これは出力電圧−電源電圧依存性のより小
さい回路を意味し、その実現方法には、様々な手段があ
る。
の高速性を追求し、充電用トランジスタＱ1の電流能力
を最大に設定できるように、そのゲート電圧を電源電圧
ＣＣへに固定した。しかしながら、半導体記憶装置に
は、動作の高速性はもちろん動作の安定性も要求され
る。具体的には高速性のみ追求し、充電用トランジスタ
の電流能力を高く設定し過ぎると、高電源電圧時に、デ
ジット線の過充電が起こりやすく、安定した動作を実現
できない。本発明の第２実施例では、定電圧回路２０１
の出力を充電用トランジスタＱ1のゲート入力とするこ
とにより、充電用トランジスタＱ1の電流能力の電源電
圧依存性を小さくした。この結果、本センスアンプ回路
は高電源電圧時のデジット線の過充電を防止しつつ、低
電源電圧時の高速読み出しが可能となる。図６に本実施
例の充電用トランジスタＱ1の電流−電源電圧依存性を
示す。なお、第２実施例において、定電圧回路なる名称
を用いたが、これは出力電圧−電源電圧依存性のより小
さい回路を意味し、その実現方法には、様々な手段があ
る。
【００２３】
【発明の効果】以上説明したように本発明の半導体記憶
装置は、充電用電界効果トランジスタのゲート電圧を高
く設定できるので、充電用トランジスタの電流能力が高
く、読み出しの高速化を実現できる。
装置は、充電用電界効果トランジスタのゲート電圧を高
く設定できるので、充電用トランジスタの電流能力が高
く、読み出しの高速化を実現できる。
【００２４】さらに充電用トランジスタのゲート電圧を
定電圧回路で駆動することにより、充電用トランジスタ
の電流能力は、電源電圧依存性が小さく、したがって、
高電源電圧時でも、デジット線は過充電されにくく、安
定に動作すると共に、低電源電圧時でも読み出しの高速
化を図ることができる。言いかえれば、本発明の半導体
記憶装置は、動作の高速性及び安定性を実現するという
効果がある。
定電圧回路で駆動することにより、充電用トランジスタ
の電流能力は、電源電圧依存性が小さく、したがって、
高電源電圧時でも、デジット線は過充電されにくく、安
定に動作すると共に、低電源電圧時でも読み出しの高速
化を図ることができる。言いかえれば、本発明の半導体
記憶装置は、動作の高速性及び安定性を実現するという
効果がある。
【図１】本発明の第１実施例を示す回路図である。
【図２】第１実施例の充電用トランジスタのゲート電圧
−時間依存性を示すグラフである。
−時間依存性を示すグラフである。
【図３】第１実施例の充電用トランジスタの電流−電圧
依存性を示すグラフである。
依存性を示すグラフである。
【図４】電界効果型トランジスタの電流電圧特性を示す
グラフである。
グラフである。
【図５】本発明の第２実施例を示す回路図である。
【図６】第２実施例の定電圧回路の出力電圧−電源電圧
依存性を示すグラフである。
依存性を示すグラフである。
【図７】従来例を示す回路図である。
【図８】従来例の充電用トランジスタのゲート電圧−時
間依存性を示すグラフである。。
間依存性を示すグラフである。。
【図９】従来例の充電用トランジスタの電流−時間依存
性を示すグラフである。
性を示すグラフである。
Ｑ1 充電用電界効果トランジスタ Ｑ2 開閉用電界効果トランジスタ Ｑ3 負荷トランジスタ １０１ 反転増幅器 １０２ ワード線 １０３，１０４ デジット線 １０５ 差動増幅器 １０６ 基準電圧発生回路 ２０１ 定電圧回路 Ｍ1〜Ｍ4 メモリーセル
Claims (3)
- 【請求項１】 記憶素子の記憶情報を伝達するデジット
線と、前記デジット線の電圧を増幅する反転増幅器と、
電源と第１の節点との間に接続された充電用電界効果型
トランジスタと、前記第１の節点とデジット線との間に
接続され、ゲートが前記反転増幅器の出力に接続された
開閉用電界効果型トランジスタと、電源と前記第１の接
点との間に接続された負荷トランジスタとを備えた半導
体記憶装置において、前記充電用電界効果トランジスタ
のゲートを電源に接続したことを特徴とする半導体記憶
装置。 - 【請求項２】 記憶素子の記憶情報を伝達するデジット
線と、前記デジット線の電圧を増幅する反転増幅器と、
電源と第１の節点との間に接続された充電用電界効果型
トランジスタと、前記第１の節点とデジット線との間に
接続され、ゲートが前記反転増幅器の出力に接続された
開閉用電界効果型トランジスタと、電源と前記第１の接
点との間に接続された負荷トランジスタとを備えた半導
体記憶装置において、前記充電用電界効果トランジスタ
のゲートを定電圧回路に接続したことを特徴とする半導
体記憶装置。 - 【請求項３】 上記定電圧回路は電源に接続され電源電
圧の変動の影響の少ない出力電圧を発生する請求項２記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35607691A JPH05174594A (ja) | 1991-12-20 | 1991-12-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35607691A JPH05174594A (ja) | 1991-12-20 | 1991-12-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05174594A true JPH05174594A (ja) | 1993-07-13 |
Family
ID=18447209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35607691A Pending JPH05174594A (ja) | 1991-12-20 | 1991-12-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05174594A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07169290A (ja) * | 1993-12-14 | 1995-07-04 | Nec Corp | 半導体記憶装置 |
| WO2005081259A1 (ja) * | 2004-02-19 | 2005-09-01 | Spansion Llc | 電流電圧変換回路、およびその制御方法 |
| JP2006099862A (ja) * | 2004-09-29 | 2006-04-13 | Toppan Printing Co Ltd | センスアンプ回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58161197A (ja) * | 1982-03-19 | 1983-09-24 | Hitachi Ltd | Ｍｏｓ電界効果トランジスタメモリのセンス回路 |
| JPS63279497A (ja) * | 1987-05-08 | 1988-11-16 | Ricoh Co Ltd | 不揮発性メモリのデ−タ読み出し回路装置 |
-
1991
- 1991-12-20 JP JP35607691A patent/JPH05174594A/ja active Pending
Patent Citations (2)
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| US7046043B2 (en) | 2004-02-19 | 2006-05-16 | Spansion Llc | Current-voltage converter circuit and its control method |
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