JPH08251012A - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
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- JPH08251012A JPH08251012A JP7055594A JP5559495A JPH08251012A JP H08251012 A JPH08251012 A JP H08251012A JP 7055594 A JP7055594 A JP 7055594A JP 5559495 A JP5559495 A JP 5559495A JP H08251012 A JPH08251012 A JP H08251012A
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Abstract
(57)【要約】
【目的】 低電源電圧下で高速動作が可能で、かつ貫通
電流が小さなＣＭＯＳ論理回路を提供する。 【構成】 入力信号ＩＮが「Ｈ」レベルとなるスタンバ
イ期間に出力ノードＮ２を接地レベルＧＮＤに固定する
ためのｎチャネルＭＯＳトランジスタ２のボディをその
ソースに接続する。入力信号ＩＮが「Ｌ」レベルとなる
アクティブ期間に出力ノードＮ２を電源レベルＶｃｃに
プルアップするためのｐチャネルＭＯＳトランジスタ２
のボディをそのゲートに接続する。アクティブ期間には
ｐチャネルＭＯＳトランジスタ１のしきい値を下げて駆
動力を上げ、スタンバイ期間にはｐチャネルＭＯＳトラ
ンジスタ１のしきい値を上げて貫通電流をなくす。
電流が小さなＣＭＯＳ論理回路を提供する。 【構成】 入力信号ＩＮが「Ｈ」レベルとなるスタンバ
イ期間に出力ノードＮ２を接地レベルＧＮＤに固定する
ためのｎチャネルＭＯＳトランジスタ２のボディをその
ソースに接続する。入力信号ＩＮが「Ｌ」レベルとなる
アクティブ期間に出力ノードＮ２を電源レベルＶｃｃに
プルアップするためのｐチャネルＭＯＳトランジスタ２
のボディをそのゲートに接続する。アクティブ期間には
ｐチャネルＭＯＳトランジスタ１のしきい値を下げて駆
動力を上げ、スタンバイ期間にはｐチャネルＭＯＳトラ
ンジスタ１のしきい値を上げて貫通電流をなくす。
Description
【０００１】
【産業上の利用分野】この発明はＣＭＯＳ論理回路に関
し、特に、ＳＯＩ（Silicon On Insulator）基板上に形
成された複数のＭＯＳトランジスタを含むＣＭＯＳ論理
回路に関する。
し、特に、ＳＯＩ（Silicon On Insulator）基板上に形
成された複数のＭＯＳトランジスタを含むＣＭＯＳ論理
回路に関する。
【０００２】
【従来の技術】図５はシリコン基板上に形成された従来
のＣＭＯＳインバータＤの構成を示す回路図である。図
５を参照して、このＣＭＯＳインバータＤは、入力ノー
ドＮ３１、出力ノードＮ３２、ｐチャネルＭＯＳトラン
ジスタ３１およびｎチャネルＭＯＳトランジスタ３２を
含む。入力ノードＮ３１には入力信号ＩＮが入力され、
出力ノードＮ３２から出力信号ＯＵＴが出力される。ｐ
チャネルＭＯＳトランジスタ３１のゲートは入力ノード
Ｎ３１に接続され、そのソースおよびバックゲートは電
源レベルＶｃｃのライン（以下Ｖｃｃラインと称す）７
１に接続され、そのドレインは出力ノードＮ３２に接続
される。ｎチャネルＭＯＳトランジスタ３２のゲートは
入力ノードＮ３１に接続され、そのドレインは出力ノー
ドＮ３２に接続され、そのソースは接地レベルＧＮＤの
ライン（以下ＧＮＤラインと称す）７２に接続され、そ
のバックゲートは負の基板バイアスＶｂｂのライン（以
下Ｖｂｂラインと称す）７３に接続される。
のＣＭＯＳインバータＤの構成を示す回路図である。図
５を参照して、このＣＭＯＳインバータＤは、入力ノー
ドＮ３１、出力ノードＮ３２、ｐチャネルＭＯＳトラン
ジスタ３１およびｎチャネルＭＯＳトランジスタ３２を
含む。入力ノードＮ３１には入力信号ＩＮが入力され、
出力ノードＮ３２から出力信号ＯＵＴが出力される。ｐ
チャネルＭＯＳトランジスタ３１のゲートは入力ノード
Ｎ３１に接続され、そのソースおよびバックゲートは電
源レベルＶｃｃのライン（以下Ｖｃｃラインと称す）７
１に接続され、そのドレインは出力ノードＮ３２に接続
される。ｎチャネルＭＯＳトランジスタ３２のゲートは
入力ノードＮ３１に接続され、そのドレインは出力ノー
ドＮ３２に接続され、そのソースは接地レベルＧＮＤの
ライン（以下ＧＮＤラインと称す）７２に接続され、そ
のバックゲートは負の基板バイアスＶｂｂのライン（以
下Ｖｂｂラインと称す）７３に接続される。
【０００３】なお、各ＭＯＳトランジスタ３１，３２の
バックゲートがＶｃｃライン７２またはＶｂｂライン７
３に接続されるのは、トランジスタ動作の安定化のため
である。また、ｎチャネルＭＯＳトランジスタ３２のバ
ックゲートは、Ｖｂｂライン７３の代わりにＧＮＤライ
ン７２に接続されていてもよい。
バックゲートがＶｃｃライン７２またはＶｂｂライン７
３に接続されるのは、トランジスタ動作の安定化のため
である。また、ｎチャネルＭＯＳトランジスタ３２のバ
ックゲートは、Ｖｂｂライン７３の代わりにＧＮＤライ
ン７２に接続されていてもよい。
【０００４】図６は図５で示したｎチャネルＭＯＳトラ
ンジスタ３２のデバイス構造を示す一部破断した断面図
である。図６を参照して、このｎチャネルＭＯＳトラン
ジスタ３２は、シリコン基板（図示せず）のｐ型ウェル
層３３の表面に形成される。ｎチャネルＭＯＳトランジ
スタ３２の素子領域はＬＯＣＯＳ酸化膜３４によって他
の素子領域と分離される。
ンジスタ３２のデバイス構造を示す一部破断した断面図
である。図６を参照して、このｎチャネルＭＯＳトラン
ジスタ３２は、シリコン基板（図示せず）のｐ型ウェル
層３３の表面に形成される。ｎチャネルＭＯＳトランジ
スタ３２の素子領域はＬＯＣＯＳ酸化膜３４によって他
の素子領域と分離される。
【０００５】素子領域中央部の上方にゲート酸化膜３５
を介してゲート電極３６が形成される。ゲート電極３６
の一方側にｎ+ 型ソース領域３７が形成され、ゲート電
極３６の他方側にｎ+ 型ドレイン領域３８が形成され
る。ｐ型ウェル層３３はＶｂｂライン７３に接続され、
ゲート電極３６は入力ノードＮ３１に接続され、ｎ+ 型
ソース領域３７はＧＮＤライン７２に接続され、ｎ+ 型
ドレイン領域３８は出力ノードＮ３２に接続される。ｐ
チャネルＭＯＳトランジスタ３１のデバイス構造は、ｐ
型とｎ型が逆になるだけでｎチャネルＭＯＳトランジス
タ３２と同様である。
を介してゲート電極３６が形成される。ゲート電極３６
の一方側にｎ+ 型ソース領域３７が形成され、ゲート電
極３６の他方側にｎ+ 型ドレイン領域３８が形成され
る。ｐ型ウェル層３３はＶｂｂライン７３に接続され、
ゲート電極３６は入力ノードＮ３１に接続され、ｎ+ 型
ソース領域３７はＧＮＤライン７２に接続され、ｎ+ 型
ドレイン領域３８は出力ノードＮ３２に接続される。ｐ
チャネルＭＯＳトランジスタ３１のデバイス構造は、ｐ
型とｎ型が逆になるだけでｎチャネルＭＯＳトランジス
タ３２と同様である。
【０００６】次に、図５および図６で示したＣＭＯＳイ
ンバータＤの動作について説明する。入力信号ＩＮが
「Ｈ」レベル（電源レベルＶｃｃ）であるときはｐチャ
ネルＭＯＳトランジスタ３１がオフ状態となり、ｎチャ
ネルＭＯＳトランジスタ３２がオン状態となって出力信
号ＯＵＴは「Ｌ」レベル（接地レベルＧＮＤ）となる。
逆に、入力信号ＩＮが「Ｌ」レベルであるときはｐチャ
ネルＭＯＳトランジスタ３１がオン状態となりｎチャネ
ルＭＯＳトランジスタ３２がオフ状態となって出力信号
ＯＵＴは「Ｈ」レベルとなる。
ンバータＤの動作について説明する。入力信号ＩＮが
「Ｈ」レベル（電源レベルＶｃｃ）であるときはｐチャ
ネルＭＯＳトランジスタ３１がオフ状態となり、ｎチャ
ネルＭＯＳトランジスタ３２がオン状態となって出力信
号ＯＵＴは「Ｌ」レベル（接地レベルＧＮＤ）となる。
逆に、入力信号ＩＮが「Ｌ」レベルであるときはｐチャ
ネルＭＯＳトランジスタ３１がオン状態となりｎチャネ
ルＭＯＳトランジスタ３２がオフ状態となって出力信号
ＯＵＴは「Ｈ」レベルとなる。
【０００７】図７はＳＯＩ基板上に形成された従来のＣ
ＭＯＳインバータＥの構成を示す回路図である。図７を
参照して、このＣＭＯＳインバータＥは、入力ノードＮ
４１、出力ノードＮ４２、ｐチャネルＭＯＳトランジス
タ４１およびｎチャネルＭＯＳトランジスタ４２を含
む。このＣＭＯＳインバータＥの回路構成は、各ＭＯＳ
トランジスタ４１，４２のボディ（バックゲート）がそ
のソースに接続されていること以外は図５のＣＭＯＳイ
ンバータＤと同様である。なお、各ＭＯＳトランジスタ
４１，４２のボディがそのソースに接続されているの
は、トランジスタ動作の安定化のためである。
ＭＯＳインバータＥの構成を示す回路図である。図７を
参照して、このＣＭＯＳインバータＥは、入力ノードＮ
４１、出力ノードＮ４２、ｐチャネルＭＯＳトランジス
タ４１およびｎチャネルＭＯＳトランジスタ４２を含
む。このＣＭＯＳインバータＥの回路構成は、各ＭＯＳ
トランジスタ４１，４２のボディ（バックゲート）がそ
のソースに接続されていること以外は図５のＣＭＯＳイ
ンバータＤと同様である。なお、各ＭＯＳトランジスタ
４１，４２のボディがそのソースに接続されているの
は、トランジスタ動作の安定化のためである。
【０００８】図８（ａ）は図７で示したｎチャネルＭＯ
Ｓトランジスタ４２のデバイス構造を示す一部破断した
平面図、図８（ｂ）は図８（ａ）のＸ−Ｘ′線断面図で
ある。図において、このｎチャネルＭＯＳトランジスタ
４２はＳＯＩ基板上に形成される。ＳＯＩ基板は、シリ
コン基板（図示せず）と、その表面に積層されたＳｉＯ
埋込酸化層４３およびｐ型シリコン層４４を含む。ｎチ
ャネルＭＯＳトランジスタ４２の素子領域は、ｐ型シリ
コン層４４が酸化されたＳｉＯ絶縁層４５によって他の
素子領域と分離される。
Ｓトランジスタ４２のデバイス構造を示す一部破断した
平面図、図８（ｂ）は図８（ａ）のＸ−Ｘ′線断面図で
ある。図において、このｎチャネルＭＯＳトランジスタ
４２はＳＯＩ基板上に形成される。ＳＯＩ基板は、シリ
コン基板（図示せず）と、その表面に積層されたＳｉＯ
埋込酸化層４３およびｐ型シリコン層４４を含む。ｎチ
ャネルＭＯＳトランジスタ４２の素子領域は、ｐ型シリ
コン層４４が酸化されたＳｉＯ絶縁層４５によって他の
素子領域と分離される。
【０００９】素子領域中央部の上方にゲート酸化膜４６
を介してＴ字形のゲート電極４７が形成される。ｐ型シ
リコン層４４のうちのゲート電極４７で覆われた部分が
ボディ領域４４ａとなる。また、ゲート電極４７の一方
側にｎ+ 型ソース領域４８が形成され、ゲート電極４７
の他方側にｎ+ 型ドレイン領域４９が形成される。素子
領域の残りの部分にｐ+ 型コンタクト領域５０が形成さ
れる。ゲート電極４７は入力ノードＮ４１に接続され、
ｎ+ 型ソース領域４８はコンタクトホールＣＨを介して
ＧＮＤライン７２に接続され、ｎ+ 型ドレイン領域４９
はコンタクトホールＣＨを介して出力ノードＮ４２に接
続され、ｐ+ 型コンタクト領域５０はコンタクトホール
ＣＨを介してＧＮＤライン７２に接続される。ｐ型ボデ
ィ領域４４ａは、ｐ+ 型コンタクト領域５０およびコン
タクトホールＣＨを介してｎ+ 型ソース領域４８と接続
される。ｐチャネルＭＯＳトランジスタ４１のデバイス
構造は、ｐ型とｎ型が逆になるだけでｎチャネルＭＯＳ
トランジスタ４２と同様である。
を介してＴ字形のゲート電極４７が形成される。ｐ型シ
リコン層４４のうちのゲート電極４７で覆われた部分が
ボディ領域４４ａとなる。また、ゲート電極４７の一方
側にｎ+ 型ソース領域４８が形成され、ゲート電極４７
の他方側にｎ+ 型ドレイン領域４９が形成される。素子
領域の残りの部分にｐ+ 型コンタクト領域５０が形成さ
れる。ゲート電極４７は入力ノードＮ４１に接続され、
ｎ+ 型ソース領域４８はコンタクトホールＣＨを介して
ＧＮＤライン７２に接続され、ｎ+ 型ドレイン領域４９
はコンタクトホールＣＨを介して出力ノードＮ４２に接
続され、ｐ+ 型コンタクト領域５０はコンタクトホール
ＣＨを介してＧＮＤライン７２に接続される。ｐ型ボデ
ィ領域４４ａは、ｐ+ 型コンタクト領域５０およびコン
タクトホールＣＨを介してｎ+ 型ソース領域４８と接続
される。ｐチャネルＭＯＳトランジスタ４１のデバイス
構造は、ｐ型とｎ型が逆になるだけでｎチャネルＭＯＳ
トランジスタ４２と同様である。
【００１０】なお、図７および図８で示したＣＭＯＳイ
ンバータＥの動作は、図５および図６で示したＣＭＯＳ
インバータＤと同様であるので説明は省略される。
ンバータＥの動作は、図５および図６で示したＣＭＯＳ
インバータＤと同様であるので説明は省略される。
【００１１】ところで、このようなＣＭＯＳ論理回路が
多数使用されるダイナミックランダムアクセスメモリ
（以下ＤＲＡＭと称す）では、近年、高集積化とともに
低電源電圧化が進められている。したがって、ＤＲＡＭ
のＣＭＯＳ論理回路は低電源電圧下でも高速動作できる
ように、ＣＭＯＳ論理回路を構成するＭＯＳトランジス
タのしきい値電圧を下げ駆動力を上げる必要がある。し
かし、単純にＭＯＳトランジスタのしきい値を下げ駆動
力を上げただけでは、スタンバイ期間におけるＭＯＳト
ランジスタのチャネル方向に流れるサブスレッショルド
リーク電流が大きくなって、スタンバイ電流が大きくな
り、いわゆるＩｃｃ２不良の原因となる。
多数使用されるダイナミックランダムアクセスメモリ
（以下ＤＲＡＭと称す）では、近年、高集積化とともに
低電源電圧化が進められている。したがって、ＤＲＡＭ
のＣＭＯＳ論理回路は低電源電圧下でも高速動作できる
ように、ＣＭＯＳ論理回路を構成するＭＯＳトランジス
タのしきい値電圧を下げ駆動力を上げる必要がある。し
かし、単純にＭＯＳトランジスタのしきい値を下げ駆動
力を上げただけでは、スタンバイ期間におけるＭＯＳト
ランジスタのチャネル方向に流れるサブスレッショルド
リーク電流が大きくなって、スタンバイ電流が大きくな
り、いわゆるＩｃｃ２不良の原因となる。
【００１２】そこで、アクティブ期間ではＭＯＳトラン
ジスタのしきい値が下がって駆動力が上がり、スタンバ
イ期間ではＭＯＳトランジスタのしきい値が上がってサ
ブスレッショルドリーク電流が小さくなるようなＣＭＯ
ＳインバータＦが提案された。
ジスタのしきい値が下がって駆動力が上がり、スタンバ
イ期間ではＭＯＳトランジスタのしきい値が上がってサ
ブスレッショルドリーク電流が小さくなるようなＣＭＯ
ＳインバータＦが提案された。
【００１３】図９はそのような機能を有する従来のＣＭ
ＯＳインバータＦの構成を示す回路図である。図９を参
照して、このＣＭＯＳインバータＦは、入力ノードＮ５
１、出力ノードＮ５２、ｐチャネルＭＯＳトランジスタ
５１およびｎチャネルＭＯＳトランジスタ５２を含む。
このＣＭＯＳインバータＦは、図７および図８で示した
ＣＭＯＳインバータＥと同様にＳＯＩ基板上に形成され
る。各ＭＯＳトランジスタ５１，５２がＳｉＯ埋込酸化
層４３およびＳｉＯ絶縁層４５によって完全に分離され
るというＳＯＩ構造の特徴を生かして、各ＭＯＳトラン
ジスタ５１，５２のボディとゲートが接続される。
ＯＳインバータＦの構成を示す回路図である。図９を参
照して、このＣＭＯＳインバータＦは、入力ノードＮ５
１、出力ノードＮ５２、ｐチャネルＭＯＳトランジスタ
５１およびｎチャネルＭＯＳトランジスタ５２を含む。
このＣＭＯＳインバータＦは、図７および図８で示した
ＣＭＯＳインバータＥと同様にＳＯＩ基板上に形成され
る。各ＭＯＳトランジスタ５１，５２がＳｉＯ埋込酸化
層４３およびＳｉＯ絶縁層４５によって完全に分離され
るというＳＯＩ構造の特徴を生かして、各ＭＯＳトラン
ジスタ５１，５２のボディとゲートが接続される。
【００１４】なお、ＣＭＯＳインバータＦの他の回路構
成は、図７のＣＭＯＳインバータＥと同様である。ま
た、電源電圧Ｖｃｃは１．０Ｖ程度に設定される。
成は、図７のＣＭＯＳインバータＥと同様である。ま
た、電源電圧Ｖｃｃは１．０Ｖ程度に設定される。
【００１５】図１０は図９で示したＣＭＯＳインバータ
ＦのｎチャネルＭＯＳトランジスタ５２を含む部分の構
造を示す一部破断した平面図である。図１０を参照し
て、ＳＯＩ基板上に図８のｎチャネルＭＯＳトランジス
タ４２と同様の構成のｎチャネルＭＯＳトランジスタ５
２が形成され、その上方にアルミ配線５３，５４，５５
が形成される。アルミ配線５３（入力ノードＮ５１）は
スルーホールＴＨを介してゲート電極４７に接続される
とともに、コンタクトホールＣＨを介してｐ+ 型コンタ
クト領域５０に接続される。アルミ配線５４（ＧＮＤラ
イン７２）はコンタクトホールＣＨを介してｎ+ 型ソー
ス領域４８に接続され、アルミ配線５５（出力ノードＮ
５２）はコンタクトホールＣＨを介してｎ+ 型ドレイン
領域４９に接続される。ｐ型ボディ領域４４ａは、ｐ+
型コンタクト領域５０、コンタクトホールＣＨ、アルミ
配線５３およびスルーホールＴＨを介してゲート電極４
７に接続される。ＣＭＯＳインバータＥのｐチャネルＭ
ＯＳトランジスタ５２を含む部分も同様である。
ＦのｎチャネルＭＯＳトランジスタ５２を含む部分の構
造を示す一部破断した平面図である。図１０を参照し
て、ＳＯＩ基板上に図８のｎチャネルＭＯＳトランジス
タ４２と同様の構成のｎチャネルＭＯＳトランジスタ５
２が形成され、その上方にアルミ配線５３，５４，５５
が形成される。アルミ配線５３（入力ノードＮ５１）は
スルーホールＴＨを介してゲート電極４７に接続される
とともに、コンタクトホールＣＨを介してｐ+ 型コンタ
クト領域５０に接続される。アルミ配線５４（ＧＮＤラ
イン７２）はコンタクトホールＣＨを介してｎ+ 型ソー
ス領域４８に接続され、アルミ配線５５（出力ノードＮ
５２）はコンタクトホールＣＨを介してｎ+ 型ドレイン
領域４９に接続される。ｐ型ボディ領域４４ａは、ｐ+
型コンタクト領域５０、コンタクトホールＣＨ、アルミ
配線５３およびスルーホールＴＨを介してゲート電極４
７に接続される。ＣＭＯＳインバータＥのｐチャネルＭ
ＯＳトランジスタ５２を含む部分も同様である。
【００１６】次に、図９および図１０で示したＣＭＯＳ
インバータＦの動作について説明する。入力信号ＩＮが
「Ｌ」レベルから「Ｈ」レベルに立上がると、他のＣＭ
ＯＳインバータＤ，Ｅと同様、ｐチャネルＭＯＳトラン
ジスタ５１がオフ状態となりｎチャネルＭＯＳトランジ
スタ５２がオン状態となって出力信号ＯＵＴが「Ｈ」レ
ベルから「Ｌ」レベルに立上がる。
インバータＦの動作について説明する。入力信号ＩＮが
「Ｌ」レベルから「Ｈ」レベルに立上がると、他のＣＭ
ＯＳインバータＤ，Ｅと同様、ｐチャネルＭＯＳトラン
ジスタ５１がオフ状態となりｎチャネルＭＯＳトランジ
スタ５２がオン状態となって出力信号ＯＵＴが「Ｈ」レ
ベルから「Ｌ」レベルに立上がる。
【００１７】ただし、このときｎチャネルＭＯＳトラン
ジスタ５２のボディがゲートとともに「Ｌ」レベルから
「Ｈ」レベルに立上がるので、図１１に示すようにｎ
チャネルＭＯＳトランジスタ５２がバイポーラトランジ
スタのように動作し、ｎチャネルＭＯＳトランジスタ
５２のしきい値が下がってｎチャネルＭＯＳトランジス
タ５２が通常より早くオン状態になり、バックゲート
効果がなくなって駆動電流が増加する。したがって、Ｃ
ＭＯＳインバータＦは他のＣＭＯＳインバータＤ，Ｅよ
りも大きな駆動力で高速に動作する。なお、このときｐ
チャネルＭＯＳトランジスタ５１のゲートおよびボディ
はともに「Ｈ」レベルとなるので、ｐチャネルＭＯＳト
ランジスタ５１は通常のしきい値を持つＭＯＳトランジ
スタとしてオフ状態となる。
ジスタ５２のボディがゲートとともに「Ｌ」レベルから
「Ｈ」レベルに立上がるので、図１１に示すようにｎ
チャネルＭＯＳトランジスタ５２がバイポーラトランジ
スタのように動作し、ｎチャネルＭＯＳトランジスタ
５２のしきい値が下がってｎチャネルＭＯＳトランジス
タ５２が通常より早くオン状態になり、バックゲート
効果がなくなって駆動電流が増加する。したがって、Ｃ
ＭＯＳインバータＦは他のＣＭＯＳインバータＤ，Ｅよ
りも大きな駆動力で高速に動作する。なお、このときｐ
チャネルＭＯＳトランジスタ５１のゲートおよびボディ
はともに「Ｈ」レベルとなるので、ｐチャネルＭＯＳト
ランジスタ５１は通常のしきい値を持つＭＯＳトランジ
スタとしてオフ状態となる。
【００１８】逆に、入力信号ＩＮが「Ｈ」レベルから
「Ｌ」レベルに立下がると、他のＣＭＯＳインバータ
Ｄ，Ｅと同様、ｐチャネルＭＯＳトランジスタ５１がオ
ン状態となりｎチャネルＭＯＳトランジスタ５２がオフ
状態となって出力信号ＯＵＴが「Ｌ」レベルから「Ｈ」
レベルに立上がる。
「Ｌ」レベルに立下がると、他のＣＭＯＳインバータ
Ｄ，Ｅと同様、ｐチャネルＭＯＳトランジスタ５１がオ
ン状態となりｎチャネルＭＯＳトランジスタ５２がオフ
状態となって出力信号ＯＵＴが「Ｌ」レベルから「Ｈ」
レベルに立上がる。
【００１９】ただし、このときｐチャネルＭＯＳトラン
ジスタ５１のボディがゲートとともに「Ｈ」レベルから
「Ｌ」レベルに立下がるので、図１２に示すようにｐ
チャネルＭＯＳトランジスタ５１がバイポーラトランジ
スタのように動作し、ｐチャネルＭＯＳトランジスタ
５１のしきい値が下がってｐチャネルＭＯＳトランジス
タ５１が通常より早くオン状態になり、バックゲート
効果がなくなって駆動電流が増加する。したがって、Ｃ
ＭＯＳインバータＦは他のＣＭＯＳインバータＤ，Ｅよ
りも大きな駆動力で高速に動作する。なお、このときｎ
チャネルＭＯＳトランジスタ５２のゲートおよびボディ
はともに「Ｌ」レベルとなるので、ｎチャネルＭＯＳト
ランジスタ５２は通常のしきい値を持つＭＯＳトランジ
スタとしてオフ状態となる。
ジスタ５１のボディがゲートとともに「Ｈ」レベルから
「Ｌ」レベルに立下がるので、図１２に示すようにｐ
チャネルＭＯＳトランジスタ５１がバイポーラトランジ
スタのように動作し、ｐチャネルＭＯＳトランジスタ
５１のしきい値が下がってｐチャネルＭＯＳトランジス
タ５１が通常より早くオン状態になり、バックゲート
効果がなくなって駆動電流が増加する。したがって、Ｃ
ＭＯＳインバータＦは他のＣＭＯＳインバータＤ，Ｅよ
りも大きな駆動力で高速に動作する。なお、このときｎ
チャネルＭＯＳトランジスタ５２のゲートおよびボディ
はともに「Ｌ」レベルとなるので、ｎチャネルＭＯＳト
ランジスタ５２は通常のしきい値を持つＭＯＳトランジ
スタとしてオフ状態となる。
【００２０】なお、図１３に示すように、ＣＭＯＳイン
バータＦを複数段（図では３段）接続し、各ＣＭＯＳイ
ンバータＦのＭＯＳトランジスタのサイズを順次大きく
することにより、駆動力が大きなＣＭＯＳドライバＧを
構成できる。
バータＦを複数段（図では３段）接続し、各ＣＭＯＳイ
ンバータＦのＭＯＳトランジスタのサイズを順次大きく
することにより、駆動力が大きなＣＭＯＳドライバＧを
構成できる。
【００２１】
【発明が解決しようとする課題】しかし、図９ないし図
１２で示したＣＭＯＳインバータＦには大きな欠点が存
在する。
１２で示したＣＭＯＳインバータＦには大きな欠点が存
在する。
【００２２】図１４（ａ）は入力信号ＩＮが「Ｌ」レベ
ルから「Ｈ」レベルに立上がった瞬間にｎチャネルＭＯ
Ｓトランジスタ５２に流れる電流を模式的に示す図であ
る。このときｎチャネルＭＯＳトランジスタ５２のゲー
ト電極４７とボディ領域４４ａには電源レベルＶｃｃが
与えられ、そのソース領域４８は接地レベルＧＮＤに固
定され、そのドレイン領域４９には出力ノードＮ５２の
電源レベルＶｃｃが与えられている。
ルから「Ｈ」レベルに立上がった瞬間にｎチャネルＭＯ
Ｓトランジスタ５２に流れる電流を模式的に示す図であ
る。このときｎチャネルＭＯＳトランジスタ５２のゲー
ト電極４７とボディ領域４４ａには電源レベルＶｃｃが
与えられ、そのソース領域４８は接地レベルＧＮＤに固
定され、そのドレイン領域４９には出力ノードＮ５２の
電源レベルＶｃｃが与えられている。
【００２３】入力信号ＩＮが「Ｌ」レベルから「Ｈ」レ
ベルに立上がる過程において入力信号ＩＮのレベルがボ
ディ領域４４ａおよびソース領域４８で構成されるｐｎ
接合のビルトインポテンシャル（たとえば０．６Ｖ）だ
け接地レベルＧＮＤよりも高くなると、そのｐｎ接合が
オン状態となり入力ノードＮ５１→ボディ領域４４ａ→
ソース領域４８→ＧＮＤライン７２の経路で電流が流れ
始める。また、同時にボディ領域４４ａにチャネルが形
成され、出力ノードＮ５２→ドレイン領域４９→ボディ
領域４４ａ→ソース領域４８→ＧＮＤライン７２の経路
で電流が流れる。これにより、出力ノードＮ５２のレベ
ルは接地レベルＧＮＤに下降する。
ベルに立上がる過程において入力信号ＩＮのレベルがボ
ディ領域４４ａおよびソース領域４８で構成されるｐｎ
接合のビルトインポテンシャル（たとえば０．６Ｖ）だ
け接地レベルＧＮＤよりも高くなると、そのｐｎ接合が
オン状態となり入力ノードＮ５１→ボディ領域４４ａ→
ソース領域４８→ＧＮＤライン７２の経路で電流が流れ
始める。また、同時にボディ領域４４ａにチャネルが形
成され、出力ノードＮ５２→ドレイン領域４９→ボディ
領域４４ａ→ソース領域４８→ＧＮＤライン７２の経路
で電流が流れる。これにより、出力ノードＮ５２のレベ
ルは接地レベルＧＮＤに下降する。
【００２４】このとき、図１４（ｂ）に示すように、ボ
ディ領域４４ａおよびソース領域４８で構成されるｐｎ
接合とボディ領域４４ａおよびドレイン領域４９で構成
されるｐｎ接合の両方が順方向になり、入力ノードＮ５
１からＧＮＤライン７２および出力ノードＮ５２の両方
に貫通電流が流れる。また、入力ノードＮ５１からの電
流供給能力が低い場合は、入力ノードＮ５１の論理が破
壊されてしまう。
ディ領域４４ａおよびソース領域４８で構成されるｐｎ
接合とボディ領域４４ａおよびドレイン領域４９で構成
されるｐｎ接合の両方が順方向になり、入力ノードＮ５
１からＧＮＤライン７２および出力ノードＮ５２の両方
に貫通電流が流れる。また、入力ノードＮ５１からの電
流供給能力が低い場合は、入力ノードＮ５１の論理が破
壊されてしまう。
【００２５】同様に、図１５（ａ）は入力信号ＩＮが
「Ｈ」レベルから「Ｌ」レベルに立下がった瞬間にｐチ
ャネルＭＯＳトランジスタ５１に流れる電流を模式的に
示す図である。このときｐチャネルＭＯＳトランジスタ
５１のゲート電極４７′とボディ領域４４ａ′には接地
レベルＧＮＤが与えられ、そのソース領域４８′は電源
レベルＶｃｃに固定され、そのドレイン領域４９′には
出力ノードＮ５２の接地レベルＧＮＤが与えられてい
る。
「Ｈ」レベルから「Ｌ」レベルに立下がった瞬間にｐチ
ャネルＭＯＳトランジスタ５１に流れる電流を模式的に
示す図である。このときｐチャネルＭＯＳトランジスタ
５１のゲート電極４７′とボディ領域４４ａ′には接地
レベルＧＮＤが与えられ、そのソース領域４８′は電源
レベルＶｃｃに固定され、そのドレイン領域４９′には
出力ノードＮ５２の接地レベルＧＮＤが与えられてい
る。
【００２６】入力信号ＩＮが「Ｈ」レベルから「Ｌ」レ
ベルに立下がる過程において、入力信号ＩＮのレベルが
ソース領域４８′およびボディ領域４４ａ′で構成され
るｐｎ接合のビルトインポテンシャルだけ電源レベルＶ
ｃｃよりも低くなるとそのｐｎ接合がオン状態となり、
Ｖｃｃライン７２→ソース領域４８′→ボディ領域４４
ａ′→入力ノードＮ５１の経路で電流が流れ始める。ま
た、同時にボディ領域４４ａ′にチャネルが形成され、
Ｖｃｃライン７１→ソース領域４８′→ボディ領域４４
ａ′→ドレイン領域４９′→出力ノードＮ５２の経路で
電流が流れる。これにより、出力ノードＮ５２のレベル
は電源レベルＶｃｃに上昇する。
ベルに立下がる過程において、入力信号ＩＮのレベルが
ソース領域４８′およびボディ領域４４ａ′で構成され
るｐｎ接合のビルトインポテンシャルだけ電源レベルＶ
ｃｃよりも低くなるとそのｐｎ接合がオン状態となり、
Ｖｃｃライン７２→ソース領域４８′→ボディ領域４４
ａ′→入力ノードＮ５１の経路で電流が流れ始める。ま
た、同時にボディ領域４４ａ′にチャネルが形成され、
Ｖｃｃライン７１→ソース領域４８′→ボディ領域４４
ａ′→ドレイン領域４９′→出力ノードＮ５２の経路で
電流が流れる。これにより、出力ノードＮ５２のレベル
は電源レベルＶｃｃに上昇する。
【００２７】このとき、図１５（ｂ）に示すように、ソ
ース領域４８′およびボディ領域４４ａ′で構成される
ｐｎ接合とドレイン領域４９′およびボディ領域４４
ａ′で構成されるｐｎ接合の両方が順方向になり、Ｖｃ
ｃライン７１および出力ノードＮ５２の両方から入力ノ
ードＮ５１に貫通電流が流れ続ける。また、入力ノード
Ｎ５１からの電流排出能力が低い場合は、入力ノードＮ
５１の論理が破壊されてしまう。
ース領域４８′およびボディ領域４４ａ′で構成される
ｐｎ接合とドレイン領域４９′およびボディ領域４４
ａ′で構成されるｐｎ接合の両方が順方向になり、Ｖｃ
ｃライン７１および出力ノードＮ５２の両方から入力ノ
ードＮ５１に貫通電流が流れ続ける。また、入力ノード
Ｎ５１からの電流排出能力が低い場合は、入力ノードＮ
５１の論理が破壊されてしまう。
【００２８】つまり、従来のＣＭＯＳインバータＦに
は、スタンバイ期間およびアクティブ期間の両方で貫通
電流が流れ続けるという欠点があった。
は、スタンバイ期間およびアクティブ期間の両方で貫通
電流が流れ続けるという欠点があった。
【００２９】１６ＭビットクラスのＤＲＡＭでは、アク
ティブ期間の動作電流は数百ｍＡであるのでそのような
貫通電流は無視できる範囲にあるが、スタンバイ期間の
電流Ｉｃｃ２は数十〜数百μＡ程度であるのでそのよう
な貫通電流は無視できる範囲を超えてしまう。
ティブ期間の動作電流は数百ｍＡであるのでそのような
貫通電流は無視できる範囲にあるが、スタンバイ期間の
電流Ｉｃｃ２は数十〜数百μＡ程度であるのでそのよう
な貫通電流は無視できる範囲を超えてしまう。
【００３０】それゆえに、この発明の主たる目的は、低
い電源電圧で高速動作が可能で、かつ貫通電流が小さな
ＣＭＯＳ論理回路を提供することである。
い電源電圧で高速動作が可能で、かつ貫通電流が小さな
ＣＭＯＳ論理回路を提供することである。
【００３１】
【課題を解決するための手段】この発明の第１のＣＭＯ
Ｓ論理回路は、ＳＯＩ基板上に形成され、各々が、ソー
ス領域と、ドレイン領域と、そのソース領域およびドレ
イン領域間に位置するボディ領域と、そのボディ領域の
上方に位置するゲート電極とを有する複数のＭＯＳトラ
ンジスタを含むＣＭＯＳ論理回路において、前記複数の
ＭＯＳトランジスタのうちのアクティブ期間に充放電動
作をするＭＯＳトランジスタのボディ領域がそのゲート
電極に接続され、それ以外のＭＯＳトランジスタのボデ
ィ領域がそのソース領域に接続されることを特徴として
いる。
Ｓ論理回路は、ＳＯＩ基板上に形成され、各々が、ソー
ス領域と、ドレイン領域と、そのソース領域およびドレ
イン領域間に位置するボディ領域と、そのボディ領域の
上方に位置するゲート電極とを有する複数のＭＯＳトラ
ンジスタを含むＣＭＯＳ論理回路において、前記複数の
ＭＯＳトランジスタのうちのアクティブ期間に充放電動
作をするＭＯＳトランジスタのボディ領域がそのゲート
電極に接続され、それ以外のＭＯＳトランジスタのボデ
ィ領域がそのソース領域に接続されることを特徴として
いる。
【００３２】また、前記アクティブ期間に充放電操作を
するＭＯＳトランジスタのゲート電極には前記アクティ
ブ期間のうちの初期の所定の期間のみ活性化電位が与え
られ、該ＭＯＳトランジスタは該所定の期間のみ充放電
動作をすることとしてもよい。
するＭＯＳトランジスタのゲート電極には前記アクティ
ブ期間のうちの初期の所定の期間のみ活性化電位が与え
られ、該ＭＯＳトランジスタは該所定の期間のみ充放電
動作をすることとしてもよい。
【００３３】また、前記ＣＭＯＳ論理回路を駆動するた
めの電源電圧は前記ＭＯＳトランジスタに含まれるｐｎ
接合のビルトインポテンシャル以下であることとしても
よい。
めの電源電圧は前記ＭＯＳトランジスタに含まれるｐｎ
接合のビルトインポテンシャル以下であることとしても
よい。
【００３４】また、この発明の第２のＣＭＯＳ論理回路
は、ＳＯＩ基板上に形成され、入力端子および出力端子
と、各々が、ソース領域と、ドレイン領域と、そのソー
ス領域およびドレイン領域間に位置するボディ領域と、
そのボディ領域の上方に位置するゲート電極とを有する
複数のＭＯＳトランジスタとを含むＣＭＯＳ論理回路に
おいて、そのゲート電極とそのボディ領域がともに前記
入力端子に接続され、そのソース領域が第１の電位のラ
インに接続され、そのドレイン領域が前記出力端子に接
続される第１の導電形式の第１のＭＯＳトランジスタ
と、そのゲート電極が前記入力端子に接続され、そのソ
ース領域とそのボディ領域がともに第２の電位のライン
に接続され、そのドレイン領域が前記出力端子に接続さ
れる第２の導電形式の第２のＭＯＳトランジスタとを含
み、スタンバイ期間には前記入力端子に第１の電位が与
えられ、アクティブ期間には前記入力端子に第２の電位
が与えられることを特徴としている。
は、ＳＯＩ基板上に形成され、入力端子および出力端子
と、各々が、ソース領域と、ドレイン領域と、そのソー
ス領域およびドレイン領域間に位置するボディ領域と、
そのボディ領域の上方に位置するゲート電極とを有する
複数のＭＯＳトランジスタとを含むＣＭＯＳ論理回路に
おいて、そのゲート電極とそのボディ領域がともに前記
入力端子に接続され、そのソース領域が第１の電位のラ
インに接続され、そのドレイン領域が前記出力端子に接
続される第１の導電形式の第１のＭＯＳトランジスタ
と、そのゲート電極が前記入力端子に接続され、そのソ
ース領域とそのボディ領域がともに第２の電位のライン
に接続され、そのドレイン領域が前記出力端子に接続さ
れる第２の導電形式の第２のＭＯＳトランジスタとを含
み、スタンバイ期間には前記入力端子に第１の電位が与
えられ、アクティブ期間には前記入力端子に第２の電位
が与えられることを特徴としている。
【００３５】また、さらに、そのソース領域とそのボデ
ィ領域がともに第１の電位のラインに接続され、そのド
レイン領域が前記出力端子に接続される第１の導電形式
の第３のＭＯＳトランジスタと、そのゲート電極とその
ボディ領域がともに前記第３のＭＯＳトランジスタのゲ
ート電極に接続され、そのソース領域が第２の電位のラ
インに接続され、そのドレイン領域が前記出力端子に接
続される第２の導電形式の第４のＭＯＳトランジスタと
を含み、前記第１および第２のＭＯＳトランジスタのド
レイン領域はともに前記第３のＭＯＳトランジスタのゲ
ート電極に接続されることとしてもよい。
ィ領域がともに第１の電位のラインに接続され、そのド
レイン領域が前記出力端子に接続される第１の導電形式
の第３のＭＯＳトランジスタと、そのゲート電極とその
ボディ領域がともに前記第３のＭＯＳトランジスタのゲ
ート電極に接続され、そのソース領域が第２の電位のラ
インに接続され、そのドレイン領域が前記出力端子に接
続される第２の導電形式の第４のＭＯＳトランジスタと
を含み、前記第１および第２のＭＯＳトランジスタのド
レイン領域はともに前記第３のＭＯＳトランジスタのゲ
ート電極に接続されることとしてもよい。
【００３６】また、前記入力端子には、前記アクティブ
期間のうちの初期の所定の期間のみ第２の電位が与えら
れ、その後は第１の電位が与えられることとしてもよ
い。
期間のうちの初期の所定の期間のみ第２の電位が与えら
れ、その後は第１の電位が与えられることとしてもよ
い。
【００３７】また、第１の電位と第２の電位との電位差
が前記ＭＯＳトランジスタに含まれるｐｎ接合のビルト
インポテンシャル以下であることとしてもよい。
が前記ＭＯＳトランジスタに含まれるｐｎ接合のビルト
インポテンシャル以下であることとしてもよい。
【００３８】
【作用】この発明の第１のＣＭＯＳ論理回路にあって
は、アクティブ期間に充放電動作するＭＯＳトランジス
タのボディのみがそのゲートに接続され、それ以外のＭ
ＯＳトランジスタのボディはそのソースに接続される。
したがって、アクティブ期間以外のスタンバイ期間に貫
通電流が流れることを防止することができ、全期間で貫
通電流が流れていた従来に比べ貫通電流の低減化を図る
ことができる。
は、アクティブ期間に充放電動作するＭＯＳトランジス
タのボディのみがそのゲートに接続され、それ以外のＭ
ＯＳトランジスタのボディはそのソースに接続される。
したがって、アクティブ期間以外のスタンバイ期間に貫
通電流が流れることを防止することができ、全期間で貫
通電流が流れていた従来に比べ貫通電流の低減化を図る
ことができる。
【００３９】また、アクティブ期間に充放電動作をする
ＭＯＳトランジスタのゲート電極にはアクティブ期間の
うちの初期の所定の期間のみ活性化電位が与えられるこ
ととすれば、その所定の期間以外の期間に貫通電流が流
れることを防止することができ、貫通電流をさらに低減
化することができる。
ＭＯＳトランジスタのゲート電極にはアクティブ期間の
うちの初期の所定の期間のみ活性化電位が与えられるこ
ととすれば、その所定の期間以外の期間に貫通電流が流
れることを防止することができ、貫通電流をさらに低減
化することができる。
【００４０】また、電源電圧がＭＯＳトランジスタに含
まれるｐｎ接合のビルトインポテンシャル以下であるこ
ととすれば、ｐｎ接合がオン状態になることを防止する
ことができ貫通電流を完全になくすことができる。
まれるｐｎ接合のビルトインポテンシャル以下であるこ
ととすれば、ｐｎ接合がオン状態になることを防止する
ことができ貫通電流を完全になくすことができる。
【００４１】また、この発明の第２のＣＭＯＳ論理回路
にあっては、アクティブ期間に充放電動作をする第１の
ＭＯＳトランジスタのボディがそのゲートに接続され、
スタンバイ期間に充放電動作をする第２のＭＯＳトラン
ジスタのボディはそのソースに接続される。したがっ
て、スタンバイ期間に貫通電流が流れることを防止する
ことができ、アクティブ期間とスタンバイ期間の両方で
貫通電流が流れていた従来に比べ貫通電流の低減化を図
ることができる。
にあっては、アクティブ期間に充放電動作をする第１の
ＭＯＳトランジスタのボディがそのゲートに接続され、
スタンバイ期間に充放電動作をする第２のＭＯＳトラン
ジスタのボディはそのソースに接続される。したがっ
て、スタンバイ期間に貫通電流が流れることを防止する
ことができ、アクティブ期間とスタンバイ期間の両方で
貫通電流が流れていた従来に比べ貫通電流の低減化を図
ることができる。
【００４２】また、第２のＣＭＯＳ論理回路を複数段接
続しても同様である。また、入力端子には、アクティブ
期間のうちの初期の所定の期間のみ第２の電位が与えら
れ、その後第１の電位が与えられることとすれば、その
所定の期間以外の期間に貫通電流が流れることを防止す
ることができ、貫通電流をさらに低減化することができ
る。
続しても同様である。また、入力端子には、アクティブ
期間のうちの初期の所定の期間のみ第２の電位が与えら
れ、その後第１の電位が与えられることとすれば、その
所定の期間以外の期間に貫通電流が流れることを防止す
ることができ、貫通電流をさらに低減化することができ
る。
【００４３】また、第１の電位と第２の電位との電位差
がＭＯＳトランジスタに含まれるｐｎ接合のビルトイン
ポテンシャル以下であることとすれば、ｐｎ接合がオン
状態になることを防止することができ、貫通電流を完全
になくすことができる。
がＭＯＳトランジスタに含まれるｐｎ接合のビルトイン
ポテンシャル以下であることとすれば、ｐｎ接合がオン
状態になることを防止することができ、貫通電流を完全
になくすことができる。
【００４４】
［実施例１］図１は、この発明の実施例１によるＳＯＩ
構造を持つＣＭＯＳインバータＡの構成を示す回路図で
ある。図１を参照して、このＣＭＯＳインバータＡは、
入力ノードＮ１、出力ノードＮ２、ｐチャネルＭＯＳト
ランジスタ１およびｎチャネルＭＯＳトランジスタ２を
含む。ｐチャネルＭＯＳトランジスタ１のゲートおよび
ボディはともに入力ノードＮ１に接続され、そのソース
はＶｃｃライン７１に接続され、そのドレインは出力ノ
ードＮ２に接続される。ｎチャネルＭＯＳトランジスタ
２のゲートは入力ノードＮ１に接続され、そのソースお
よびボディはＧＮＤライン７２に接続され、そのドレイ
ンは出力ノードＮ２に接続される。スタンバイ期間では
入力信号ＩＮが「Ｈ」レベルに設定され、アクティブ期
間では入力信号ＩＮは「Ｌ」レベルに設定される。
構造を持つＣＭＯＳインバータＡの構成を示す回路図で
ある。図１を参照して、このＣＭＯＳインバータＡは、
入力ノードＮ１、出力ノードＮ２、ｐチャネルＭＯＳト
ランジスタ１およびｎチャネルＭＯＳトランジスタ２を
含む。ｐチャネルＭＯＳトランジスタ１のゲートおよび
ボディはともに入力ノードＮ１に接続され、そのソース
はＶｃｃライン７１に接続され、そのドレインは出力ノ
ードＮ２に接続される。ｎチャネルＭＯＳトランジスタ
２のゲートは入力ノードＮ１に接続され、そのソースお
よびボディはＧＮＤライン７２に接続され、そのドレイ
ンは出力ノードＮ２に接続される。スタンバイ期間では
入力信号ＩＮが「Ｈ」レベルに設定され、アクティブ期
間では入力信号ＩＮは「Ｌ」レベルに設定される。
【００４５】このＣＭＯＳインバータＡが従来のＣＭＯ
ＳインバータＦと異なる点は、スタンバイ期間および
アクティブ期間における入力信号ＩＮがそれぞれ「Ｈ」
レベルおよび「Ｌ」レベルに決定されている点と、ス
タンバイ期間に出力ノードＮ２を接地レベルＧＮＤに固
定するためのｎチャネルＭＯＳトランジスタ２のボディ
が通常のｎチャネルＭＯＳトランジスタと同様にそのソ
ースに接続されている点である。アクティブ期間に出力
ノードＮ２を電源レベルＶｃｃにプルアップするための
ｐチャネルＭＯＳトランジスタ１のボディはそのゲート
に接続され、駆動力の増幅が図られている。
ＳインバータＦと異なる点は、スタンバイ期間および
アクティブ期間における入力信号ＩＮがそれぞれ「Ｈ」
レベルおよび「Ｌ」レベルに決定されている点と、ス
タンバイ期間に出力ノードＮ２を接地レベルＧＮＤに固
定するためのｎチャネルＭＯＳトランジスタ２のボディ
が通常のｎチャネルＭＯＳトランジスタと同様にそのソ
ースに接続されている点である。アクティブ期間に出力
ノードＮ２を電源レベルＶｃｃにプルアップするための
ｐチャネルＭＯＳトランジスタ１のボディはそのゲート
に接続され、駆動力の増幅が図られている。
【００４６】この実施例においては、アクティブ期間に
なって入力信号ＩＮが「Ｌ」レベルに変化すると、その
ゲートおよびボディがともに「Ｌ」レベルとなり駆動力
が大きくなったｐチャネルＭＯＳトランジスタ１が出力
ノードＮ２を電源レベルＶｃｃにプルアップするため、
反転動作の高速化および駆動力の向上が図られる。
なって入力信号ＩＮが「Ｌ」レベルに変化すると、その
ゲートおよびボディがともに「Ｌ」レベルとなり駆動力
が大きくなったｐチャネルＭＯＳトランジスタ１が出力
ノードＮ２を電源レベルＶｃｃにプルアップするため、
反転動作の高速化および駆動力の向上が図られる。
【００４７】また、スタンバイ期間になって入力信号Ｉ
Ｎが「Ｈ」レベルに変化すると、ｐチャネルＭＯＳトラ
ンジスタ１のボディが電源レベルＶｃｃに固定されｐチ
ャネルＭＯＳトランジスタ１は通常のｐチャネルＭＯＳ
トランジスタとして動作する。また、ｎチャネルＭＯＳ
トランジスタ２は、元々そのボディが接地レベルＧＮＤ
に固定された通常のｎチャネルＭＯＳトランジスタであ
る。したがって、スタンバイ期間においては、ＭＯＳト
ランジスタ１，２に含まれるｐｎ接合がオン状態になっ
て貫通電流が流れることはない。
Ｎが「Ｈ」レベルに変化すると、ｐチャネルＭＯＳトラ
ンジスタ１のボディが電源レベルＶｃｃに固定されｐチ
ャネルＭＯＳトランジスタ１は通常のｐチャネルＭＯＳ
トランジスタとして動作する。また、ｎチャネルＭＯＳ
トランジスタ２は、元々そのボディが接地レベルＧＮＤ
に固定された通常のｎチャネルＭＯＳトランジスタであ
る。したがって、スタンバイ期間においては、ＭＯＳト
ランジスタ１，２に含まれるｐｎ接合がオン状態になっ
て貫通電流が流れることはない。
【００４８】［実施例２］図２は、この発明の実施例２
によるＳＯＩ構造を持つＣＭＯＳドライバＢの構成を示
す回路図である。図２を参照して、このＣＭＯＳドライ
バＢは、入力ノードＮ３、接続ノードＮ４，Ｎ５、出力
ノードＮ６、ｐチャネルＭＯＳトランジスタ３，５，７
およびｎチャネルＭＯＳトランジスタ４，６，８を含
む。ＭＯＳトランジスタ３と４、５と６、７と８は、そ
れぞれＶｃｃライン７１とＧＮＤライン７２の間に直列
接続される。ＭＯＳトランジスタ３と４のゲート、ＭＯ
Ｓトランジスタ５と６のゲート、ＭＯＳトランジスタ７
と８のゲート、ＭＯＳトランジスタ７と８のドレイン
は、それぞれノードＮ３，Ｎ４，Ｎ５，Ｎ６に接続され
る。ＭＯＳトランジスタ３，６，７のボディは各々のソ
ースに接続される。ＭＯＳトランジスタ４，５，８のボ
ディは各々のゲートに接続される。スタンバイ期間では
入力信号ＩＮは「Ｌ」レベルに設定され、アクティブ期
間では入力信号ＩＮは「Ｈ」レベルに設定される。
によるＳＯＩ構造を持つＣＭＯＳドライバＢの構成を示
す回路図である。図２を参照して、このＣＭＯＳドライ
バＢは、入力ノードＮ３、接続ノードＮ４，Ｎ５、出力
ノードＮ６、ｐチャネルＭＯＳトランジスタ３，５，７
およびｎチャネルＭＯＳトランジスタ４，６，８を含
む。ＭＯＳトランジスタ３と４、５と６、７と８は、そ
れぞれＶｃｃライン７１とＧＮＤライン７２の間に直列
接続される。ＭＯＳトランジスタ３と４のゲート、ＭＯ
Ｓトランジスタ５と６のゲート、ＭＯＳトランジスタ７
と８のゲート、ＭＯＳトランジスタ７と８のドレイン
は、それぞれノードＮ３，Ｎ４，Ｎ５，Ｎ６に接続され
る。ＭＯＳトランジスタ３，６，７のボディは各々のソ
ースに接続される。ＭＯＳトランジスタ４，５，８のボ
ディは各々のゲートに接続される。スタンバイ期間では
入力信号ＩＮは「Ｌ」レベルに設定され、アクティブ期
間では入力信号ＩＮは「Ｈ」レベルに設定される。
【００４９】このＣＭＯＳドライバＢが従来のＣＭＯＳ
ドライバＧと異なる点は、スタンバイ期間およびアク
ティブ期間における入力信号ＩＮがそれぞれ「Ｌ」レベ
ルおよび「Ｈ」レベルに決定されている点と、スタン
バイ期間にノードＮ４，Ｎ６を電源レベルＶｃｃに固定
するためのｐチャネルＭＯＳトランジスタ３，７のボデ
ィがそのソースに接続され、かつ、ノードＮ４を接地レ
ベルＧＮＤに固定するためのｎチャネルＭＯＳトランジ
スタのボディがそのソースに接続されている点である。
アクティブ期間にノードＮ４，Ｎ６を接地レベルＧＮＤ
にプルダウンするためのｎチャネルＭＯＳトランジスタ
４，８のボディと、ノードＮ５を電源レベルＶｃｃにプ
ルアップするためのｐチャネルＭＯＳトランジスタ５の
ボディは各々のゲートに接続され、駆動力の増加が図ら
れている。
ドライバＧと異なる点は、スタンバイ期間およびアク
ティブ期間における入力信号ＩＮがそれぞれ「Ｌ」レベ
ルおよび「Ｈ」レベルに決定されている点と、スタン
バイ期間にノードＮ４，Ｎ６を電源レベルＶｃｃに固定
するためのｐチャネルＭＯＳトランジスタ３，７のボデ
ィがそのソースに接続され、かつ、ノードＮ４を接地レ
ベルＧＮＤに固定するためのｎチャネルＭＯＳトランジ
スタのボディがそのソースに接続されている点である。
アクティブ期間にノードＮ４，Ｎ６を接地レベルＧＮＤ
にプルダウンするためのｎチャネルＭＯＳトランジスタ
４，８のボディと、ノードＮ５を電源レベルＶｃｃにプ
ルアップするためのｐチャネルＭＯＳトランジスタ５の
ボディは各々のゲートに接続され、駆動力の増加が図ら
れている。
【００５０】この実施例においては、アクティブ期間に
なって入力信号ＩＮが「Ｈ」レベルに変化すると、次段
のノードＮ４，Ｎ５，Ｎ６をプルダウンまたはプルアッ
プするためのＭＯＳトランジスタ４，５，８のボディの
レベルがゲートとともに変化する。このためＭＯＳトラ
ンジスタ４，５，８のしきい値が下がりＭＯＳトランジ
スタ４，５，８がバイポーラ的な動作をすることとな
り、反転動作の高速化および駆動力の向上が図られる。
なって入力信号ＩＮが「Ｈ」レベルに変化すると、次段
のノードＮ４，Ｎ５，Ｎ６をプルダウンまたはプルアッ
プするためのＭＯＳトランジスタ４，５，８のボディの
レベルがゲートとともに変化する。このためＭＯＳトラ
ンジスタ４，５，８のしきい値が下がりＭＯＳトランジ
スタ４，５，８がバイポーラ的な動作をすることとな
り、反転動作の高速化および駆動力の向上が図られる。
【００５１】また、スタンバイ期間になって入力信号Ｉ
Ｎが「Ｌ」レベルに変化すると、ｎチャネルＭＯＳトラ
ンジスタ４，８のボディは接地レベルＧＮＤに固定され
ｐチャネルＭＯＳトランジスタ５のボディは電源レベル
Ｖｃｃに固定され、ＭＯＳトランジスタ４，５，８は通
常のＭＯＳトランジスタとして動作する。また、ｐチャ
ネルＭＯＳトランジスタ３，７およびｎチャネルＭＯＳ
トランジスタ６は、元々そのボディが電源レベルＶｃｃ
または接地レベルＧＮＤに固定された通常のＭＯＳトラ
ンジスタである。したがって、スタンバイ期間において
は、ＭＯＳトランジスタ３〜８に含まれるｐｎ接合がオ
ン状態になって貫通電流が流れることがない。
Ｎが「Ｌ」レベルに変化すると、ｎチャネルＭＯＳトラ
ンジスタ４，８のボディは接地レベルＧＮＤに固定され
ｐチャネルＭＯＳトランジスタ５のボディは電源レベル
Ｖｃｃに固定され、ＭＯＳトランジスタ４，５，８は通
常のＭＯＳトランジスタとして動作する。また、ｐチャ
ネルＭＯＳトランジスタ３，７およびｎチャネルＭＯＳ
トランジスタ６は、元々そのボディが電源レベルＶｃｃ
または接地レベルＧＮＤに固定された通常のＭＯＳトラ
ンジスタである。したがって、スタンバイ期間において
は、ＭＯＳトランジスタ３〜８に含まれるｐｎ接合がオ
ン状態になって貫通電流が流れることがない。
【００５２】［実施例３］図３は、この発明の実施例３
によるＳＯＩ構造を持つＣＭＯＳドライバＣの構成を示
す回路図、図４はその動作を示すタイムチャートであ
る。図３を参照して、このＣＭＯＳドライバＣは、入力
ノードＮ７、反転入力ノードＮ８、制御ノードＮ９、出
力ノードＮ１０、ＮＡＮＤゲート９、ｐチャネルＭＯＳ
トランジスタ１０およびｎチャネルＭＯＳトランジスタ
１１を含む。入力ノードＮ７には入力信号ＩＮが入力さ
れ、反転入力ノードＮ８には入力信号ＩＮの反転信号／
ＩＮが入力され、制御ノードＮ９にはドライバ活性化信
号φが入力される。出力ノードＮ１０から出力信号ＯＵ
Ｔが出力される。
によるＳＯＩ構造を持つＣＭＯＳドライバＣの構成を示
す回路図、図４はその動作を示すタイムチャートであ
る。図３を参照して、このＣＭＯＳドライバＣは、入力
ノードＮ７、反転入力ノードＮ８、制御ノードＮ９、出
力ノードＮ１０、ＮＡＮＤゲート９、ｐチャネルＭＯＳ
トランジスタ１０およびｎチャネルＭＯＳトランジスタ
１１を含む。入力ノードＮ７には入力信号ＩＮが入力さ
れ、反転入力ノードＮ８には入力信号ＩＮの反転信号／
ＩＮが入力され、制御ノードＮ９にはドライバ活性化信
号φが入力される。出力ノードＮ１０から出力信号ＯＵ
Ｔが出力される。
【００５３】ＮＡＮＤゲート９は入力信号ＩＮとドライ
バ活性化信号φを受ける。ｐチャネルＭＯＳトランジス
タ１０のゲートおよびボディはＮＡＮＤゲート９の出力
を受け、そのソースはＶｃｃライン７１に接続され、そ
のドレインは出力ノードＮ１０に接続される。ｎチャネ
ルＭＯＳトランジスタ１１のゲートは入力信号ＩＮの反
転信号／ＩＮを受け、そのソースはＧＮＤライン７２に
接続され、そのドレインは出力ノードＮ１０に接続され
る。出力ノードＮ１０には容量性負荷ＣＬが接続され
る。
バ活性化信号φを受ける。ｐチャネルＭＯＳトランジス
タ１０のゲートおよびボディはＮＡＮＤゲート９の出力
を受け、そのソースはＶｃｃライン７１に接続され、そ
のドレインは出力ノードＮ１０に接続される。ｎチャネ
ルＭＯＳトランジスタ１１のゲートは入力信号ＩＮの反
転信号／ＩＮを受け、そのソースはＧＮＤライン７２に
接続され、そのドレインは出力ノードＮ１０に接続され
る。出力ノードＮ１０には容量性負荷ＣＬが接続され
る。
【００５４】スタンバイ期間では入力信号ＩＮが「Ｌ」
レベルに設定され、アクティブ期間では入力信号ＩＮは
「Ｈ」レベルに設定される。ドライバ活性化信号φは、
スタンバイ期間からアクティブ期間に切換わるときの前
後の所定の期間のみ「Ｈ」レベルとなり、他の期間では
「Ｌ」レベルとなる。
レベルに設定され、アクティブ期間では入力信号ＩＮは
「Ｈ」レベルに設定される。ドライバ活性化信号φは、
スタンバイ期間からアクティブ期間に切換わるときの前
後の所定の期間のみ「Ｈ」レベルとなり、他の期間では
「Ｌ」レベルとなる。
【００５５】この実施例においては、アクティブ期間に
なって入力信号ＩＮが「Ｈ」レベルに変化し、かつドラ
イバ活性化信号φが「Ｈ」レベルに変化すると、ＮＡＮ
Ｄゲート９が「Ｌ」レベルを出力する。ＮＡＮＤゲート
９の出力が「Ｌ」レベルになると、ｐチャネルＭＯＳト
ランジスタ１０がオン状態となり、出力ノードＮ１０を
「Ｈ」レベルにプルアップする。このときｐチャネルＭ
ＯＳトランジスタ１０のボディがゲートとともに「Ｌ」
レベルとなるので、ｐチャネルＭＯＳトランジスタ１０
のしきい値が下がりｐチャネルＭＯＳトランジスタ１０
がバイポーラ的に動作する。これにより、反転動作の高
速化および駆動力の向上が図られる。
なって入力信号ＩＮが「Ｈ」レベルに変化し、かつドラ
イバ活性化信号φが「Ｈ」レベルに変化すると、ＮＡＮ
Ｄゲート９が「Ｌ」レベルを出力する。ＮＡＮＤゲート
９の出力が「Ｌ」レベルになると、ｐチャネルＭＯＳト
ランジスタ１０がオン状態となり、出力ノードＮ１０を
「Ｈ」レベルにプルアップする。このときｐチャネルＭ
ＯＳトランジスタ１０のボディがゲートとともに「Ｌ」
レベルとなるので、ｐチャネルＭＯＳトランジスタ１０
のしきい値が下がりｐチャネルＭＯＳトランジスタ１０
がバイポーラ的に動作する。これにより、反転動作の高
速化および駆動力の向上が図られる。
【００５６】しかし、ｐチャネルＭＯＳトランジスタ１
０のゲートを接地レベルＧＮＤにした状態では、図１５
で説明したように、Ｖｃｃライン７１→ソース→ボディ
→ゲートの経路で貫通電流が流れ続ける。
０のゲートを接地レベルＧＮＤにした状態では、図１５
で説明したように、Ｖｃｃライン７１→ソース→ボディ
→ゲートの経路で貫通電流が流れ続ける。
【００５７】そこで、この実施例では、アクティブ期間
になってから所定の期間が経過した後にドライバ活性化
信号φを非活性化レベルである「Ｌ」レベルに立下げ
て、ｐチャネルＭＯＳトランジスタ１０とｎチャネルＭ
ＯＳトランジスタ１１の両方をオフ状態にし、出力ノー
ドＮ１０をフローティング状態の「Ｈ」レベルに保つ。
になってから所定の期間が経過した後にドライバ活性化
信号φを非活性化レベルである「Ｌ」レベルに立下げ
て、ｐチャネルＭＯＳトランジスタ１０とｎチャネルＭ
ＯＳトランジスタ１１の両方をオフ状態にし、出力ノー
ドＮ１０をフローティング状態の「Ｈ」レベルに保つ。
【００５８】この状態では、ＭＯＳトランジスタ１０，
１１のボディは電源レベルＶｃｃまたは接地レベルＧＮ
Ｄに固定され、ＭＯＳトランジスタ１０，１１は通常の
ＭＯＳトランジスタとして動作する。したがって、ＭＯ
Ｓトランジスタ１０，１１に含まれるｐｎ接合が順方向
になって貫通電流が流れることがない。
１１のボディは電源レベルＶｃｃまたは接地レベルＧＮ
Ｄに固定され、ＭＯＳトランジスタ１０，１１は通常の
ＭＯＳトランジスタとして動作する。したがって、ＭＯ
Ｓトランジスタ１０，１１に含まれるｐｎ接合が順方向
になって貫通電流が流れることがない。
【００５９】また、スタンバイ期間になって入力信号Ｉ
Ｎが「Ｌ」レベルに変化すると、ｎチャネルＭＯＳトラ
ンジスタ１１がオン状態となり出力ノードＮ１０を
「Ｌ」レベルにプルダウンする。ｎチャネルＭＯＳトラ
ンジスタ１１は、元々そのボディが接地レベルＧＮＤに
固定された通常のｎチャネルＭＯＳトランジスタであ
る。また、このときｐチャネルＭＯＳトランジスタ１０
は、そのボディが電源レベルＶｃｃに固定され通常のｐ
チャネルＭＯＳトランジスタとして動作する。したがっ
て、スタンバイ期間においては、ＭＯＳトランジスタ１
０，１１に含まれるｐｎ接合がオン状態となって貫通電
流が流れることがない。
Ｎが「Ｌ」レベルに変化すると、ｎチャネルＭＯＳトラ
ンジスタ１１がオン状態となり出力ノードＮ１０を
「Ｌ」レベルにプルダウンする。ｎチャネルＭＯＳトラ
ンジスタ１１は、元々そのボディが接地レベルＧＮＤに
固定された通常のｎチャネルＭＯＳトランジスタであ
る。また、このときｐチャネルＭＯＳトランジスタ１０
は、そのボディが電源レベルＶｃｃに固定され通常のｐ
チャネルＭＯＳトランジスタとして動作する。したがっ
て、スタンバイ期間においては、ＭＯＳトランジスタ１
０，１１に含まれるｐｎ接合がオン状態となって貫通電
流が流れることがない。
【００６０】［実施例４］この実施例のＳＯＩ構造を持
つＣＭＯＳ論理回路では、電源電圧ＶｃｃがＣＭＯＳ論
理回路を構成するＭＯＳトランジスタに含まれるｐｎ接
合のビルトインポテンシャルＶｂｉ以下に設定される。
ｐｎ接合のビルトインポテンシャルＶｂｉは、不純物の
濃度によって異なるが、通常は０．６〜０．８Ｖ程度で
ある。たとえばｐｎ接合のビルトインポテンシャルＶｂ
ｉが０．６Ｖのときは電源電圧Ｖｃｃが０．５Ｖに設定
される。
つＣＭＯＳ論理回路では、電源電圧ＶｃｃがＣＭＯＳ論
理回路を構成するＭＯＳトランジスタに含まれるｐｎ接
合のビルトインポテンシャルＶｂｉ以下に設定される。
ｐｎ接合のビルトインポテンシャルＶｂｉは、不純物の
濃度によって異なるが、通常は０．６〜０．８Ｖ程度で
ある。たとえばｐｎ接合のビルトインポテンシャルＶｂ
ｉが０．６Ｖのときは電源電圧Ｖｃｃが０．５Ｖに設定
される。
【００６１】この実施例においては、電源電圧Ｖｃｃが
ＭＯＳトランジスタに含まれるｐｎ接合のビルトインポ
テンシャルＶｂｉ以下に設定されるので、ｐｎ接合がオ
ン状態になって貫通電流が流れることがない。
ＭＯＳトランジスタに含まれるｐｎ接合のビルトインポ
テンシャルＶｂｉ以下に設定されるので、ｐｎ接合がオ
ン状態になって貫通電流が流れることがない。
【００６２】
【発明の効果】以上のように、この発明の第１のＣＭＯ
Ｓ論理回路にあっては、アクティブ期間に充放電動作を
するＭＯＳトランジスタのボディのみがそのゲートに接
続され、それ以外のＭＯＳトランジスタのボディはその
ソースに接続される。したがって、アクティブ期間以外
のスタンバイ期間に貫通電流が流れることを防止するこ
とができ、全期間で貫通電流が流れていた従来に比べ貫
通電流の低減化を図ることができる。
Ｓ論理回路にあっては、アクティブ期間に充放電動作を
するＭＯＳトランジスタのボディのみがそのゲートに接
続され、それ以外のＭＯＳトランジスタのボディはその
ソースに接続される。したがって、アクティブ期間以外
のスタンバイ期間に貫通電流が流れることを防止するこ
とができ、全期間で貫通電流が流れていた従来に比べ貫
通電流の低減化を図ることができる。
【００６３】また、アクティブ期間に充放電動作をする
ＭＯＳトランジスタのゲート電極にはアクティブ期間の
うちの初期の所定の期間のみ活性化電位が与えられるこ
ととすれば、その所定の期間以外の期間に貫通電流が流
れることを防止することができ、貫通電流をさらに低減
化することができる。
ＭＯＳトランジスタのゲート電極にはアクティブ期間の
うちの初期の所定の期間のみ活性化電位が与えられるこ
ととすれば、その所定の期間以外の期間に貫通電流が流
れることを防止することができ、貫通電流をさらに低減
化することができる。
【００６４】また、電源電圧がＭＯＳトランジスタに含
まれるｐｎ接合のビルトインポテンシャル以下であるこ
ととすれば、ｐｎ接合がオン状態になることを防止する
ことができ貫通電流を完全になくすことができる。
まれるｐｎ接合のビルトインポテンシャル以下であるこ
ととすれば、ｐｎ接合がオン状態になることを防止する
ことができ貫通電流を完全になくすことができる。
【００６５】また、この発明の第２のＣＭＯＳ論理回路
にあっては、アクティブ期間に充放電動作をする第１の
ＭＯＳトランジスタのボディがそのゲートに接続され、
スタンバイ期間に充放電動作をする第２のＭＯＳトラン
ジスタのボディはそのソースに接続される。したがっ
て、スタンバイ期間に貫通電流が流れることを防止する
ことができ、アクティブ期間とスタンバイ期間の両方で
貫通電流が流れていた従来に比べ貫通電流の低減化を図
ることができる。
にあっては、アクティブ期間に充放電動作をする第１の
ＭＯＳトランジスタのボディがそのゲートに接続され、
スタンバイ期間に充放電動作をする第２のＭＯＳトラン
ジスタのボディはそのソースに接続される。したがっ
て、スタンバイ期間に貫通電流が流れることを防止する
ことができ、アクティブ期間とスタンバイ期間の両方で
貫通電流が流れていた従来に比べ貫通電流の低減化を図
ることができる。
【００６６】また、第２のＣＭＯＳ論理回路を複数段接
続しても同様の効果が得られる。また、入力端子にはア
クティブ期間のうちの初期の所定の期間のみ第２の電位
が与えられ、その後第１の電位が与えられることとすれ
ば、その所定の期間以外の期間に貫通電流が流れること
を防止することができ、貫通電流をさらに低減化するこ
とができる。
続しても同様の効果が得られる。また、入力端子にはア
クティブ期間のうちの初期の所定の期間のみ第２の電位
が与えられ、その後第１の電位が与えられることとすれ
ば、その所定の期間以外の期間に貫通電流が流れること
を防止することができ、貫通電流をさらに低減化するこ
とができる。
【００６７】また、第１の電位と第２の電位との電位差
がＭＯＳトランジスタに含まれるｐｎ接合のビルトイン
ポテンシャル以下であることとすれば、ｐｎ接合がオン
状態になることを防止することができ、貫通電流を完全
になくすことができる。
がＭＯＳトランジスタに含まれるｐｎ接合のビルトイン
ポテンシャル以下であることとすれば、ｐｎ接合がオン
状態になることを防止することができ、貫通電流を完全
になくすことができる。
【図１】 この発明の実施例１によるＳＯＩ構造を持つ
ＣＭＯＳインバータＡの構成を示す回路図である。
ＣＭＯＳインバータＡの構成を示す回路図である。
【図２】 この発明の実施例２によるＳＯＩ構造を持つ
ＣＭＯＳドライバＢの構成を示す回路図である。
ＣＭＯＳドライバＢの構成を示す回路図である。
【図３】 この発明の実施例３によるＳＯＩ構造を持つ
ＣＭＯＳドライバＣの構成を示す回路図である。
ＣＭＯＳドライバＣの構成を示す回路図である。
【図４】 図３に示したＳＯＩ構造を持つＣＭＯＳドラ
イバＣの動作を示すタイムチャートである。
イバＣの動作を示すタイムチャートである。
【図５】 通常のシリコン基板上に形成された従来のＣ
ＭＯＳインバータＤの構成を示す回路図である。
ＭＯＳインバータＤの構成を示す回路図である。
【図６】 図５に示したＣＭＯＳインバータＤのｎチャ
ネルＭＯＳトランジスタのデバイス構造を示す一部破断
した断面図である。
ネルＭＯＳトランジスタのデバイス構造を示す一部破断
した断面図である。
【図７】 ＳＯＩ基板上に形成された従来のＣＭＯＳイ
ンバータＥの構成を示す回路図である。
ンバータＥの構成を示す回路図である。
【図８】 （ａ）は図７に示したＣＭＯＳインバータＥ
のｎチャネルＭＯＳトランジスタのデバイス構造を示す
一部破断した平面図、（ｂ）は（ａ）のＸ−Ｘ′線断面
図である。
のｎチャネルＭＯＳトランジスタのデバイス構造を示す
一部破断した平面図、（ｂ）は（ａ）のＸ−Ｘ′線断面
図である。
【図９】 ＳＯＩ基板上に形成された従来の他のＣＭＯ
ＳインバータＦの構成を示す回路図である。
ＳインバータＦの構成を示す回路図である。
【図１０】 図９に示したＣＭＯＳインバータＦのｎチ
ャネルＭＯＳトランジスタを含む部分の構造を示す一部
破断した平面図である。
ャネルＭＯＳトランジスタを含む部分の構造を示す一部
破断した平面図である。
【図１１】 図９に示したＣＭＯＳインバータＦの動作
を説明するための回路図である。
を説明するための回路図である。
【図１２】 図９に示したＣＭＯＳインバータＦの他の
動作を示すための回路図である。
動作を示すための回路図である。
【図１３】 ＳＯＩ基板上に形成された従来のＣＭＯＳ
ドライバＧの構成を示す回路図である。
ドライバＧの構成を示す回路図である。
【図１４】 図９に示したＣＭＯＳインバータＦの問題
点を説明するための図であって、ｎチャネルＭＯＳトラ
ンジスタに流れる電流を模式的に示す図である。
点を説明するための図であって、ｎチャネルＭＯＳトラ
ンジスタに流れる電流を模式的に示す図である。
【図１５】 図９に示したＣＭＯＳインバータＦの問題
点を説明するための図であって、ｐチャネルＭＯＳトラ
ンジスタに流れる電流を模式的に示す図である。
点を説明するための図であって、ｐチャネルＭＯＳトラ
ンジスタに流れる電流を模式的に示す図である。
１，３，５，７，１０，３１，４１，５１ ｐチャネル
ＭＯＳトランジスタ、２，４，６，８，１１，３２，４
２，５２ ｎチャネルＭＯＳトランジスタ、９ＮＡＮＤ
ゲート、３３ ウェル層、３４ ＬＯＣＯＳ酸化膜、３
５ ゲート酸化膜、３６，４７ ゲート電極、３７，４
８ ソース領域、３８，４９ ドレイン領域、４３ 埋
込酸化層、４４ シリコン層、４４ａ ボディ領域、４
５ 絶縁層、５０ コンタクト領域、５３〜５５ アル
ミ配線、７１ Ｖｃｃライン、７２ ＧＮＤライン、７
３ Ｖｂｂライン、Ｎ１，Ｎ３，Ｎ７，Ｎ３１，Ｎ４
１，Ｎ５１ 入力ノード、Ｎ２，Ｎ６，Ｎ１０，Ｎ３
２，Ｎ４２，Ｎ５２ 出力ノード。
ＭＯＳトランジスタ、２，４，６，８，１１，３２，４
２，５２ ｎチャネルＭＯＳトランジスタ、９ＮＡＮＤ
ゲート、３３ ウェル層、３４ ＬＯＣＯＳ酸化膜、３
５ ゲート酸化膜、３６，４７ ゲート電極、３７，４
８ ソース領域、３８，４９ ドレイン領域、４３ 埋
込酸化層、４４ シリコン層、４４ａ ボディ領域、４
５ 絶縁層、５０ コンタクト領域、５３〜５５ アル
ミ配線、７１ Ｖｃｃライン、７２ ＧＮＤライン、７
３ Ｖｂｂライン、Ｎ１，Ｎ３，Ｎ７，Ｎ３１，Ｎ４
１，Ｎ５１ 入力ノード、Ｎ２，Ｎ６，Ｎ１０，Ｎ３
２，Ｎ４２，Ｎ５２ 出力ノード。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175
Claims (7)
- 【請求項１】 ＳＯＩ基板上に形成され、各々が、ソー
ス領域と、ドレイン領域と、そのソース領域およびドレ
イン領域間に位置するボディ領域と、そのボディ領域の
上方に位置するゲート電極とを有する複数のＭＯＳトラ
ンジスタを含むＣＭＯＳ論理回路において、 前記複数のＭＯＳトランジスタのうちのアクティブ期間
に充放電動作をするＭＯＳトランジスタのボディ領域が
そのゲート電極に接続され、それ以外のＭＯＳトランジ
スタのボディ領域がそのソース領域に接続されることを
特徴とする、ＣＭＯＳ論理回路。 - 【請求項２】 前記アクティブ期間に充放電操作をする
ＭＯＳトランジスタのゲート電極には前記アクティブ期
間のうちの初期の所定の期間のみ活性化電位が与えら
れ、該ＭＯＳトランジスタは該所定の期間のみ充放電動
作をすることを特徴とする、請求項１に記載のＣＭＯＳ
論理回路。 - 【請求項３】 前記ＣＭＯＳ論理回路を駆動するための
電源電圧は前記ＭＯＳトランジスタに含まれるｐｎ接合
のビルトインポテンシャル以下であることを特徴とす
る、請求項１または２に記載のＣＭＯＳ論理回路。 - 【請求項４】 ＳＯＩ基板上に形成され、入力端子およ
び出力端子と、各々が、ソース領域と、ドレイン領域
と、そのソース領域およびドレイン領域間に位置するボ
ディ領域と、そのボディ領域の上方に位置するゲート電
極とを有する複数のＭＯＳトランジスタとを含むＣＭＯ
Ｓ論理回路において、 そのゲート電極とそのボディ領域がともに前記入力端子
に接続され、そのソース領域が第１の電位のラインに接
続され、そのドレイン領域が前記出力端子に接続される
第１の導電形式の第１のＭＯＳトランジスタと、 そのゲート電極が前記入力端子に接続され、そのソース
領域とそのボディ領域がともに第２の電位のラインに接
続され、そのドレイン領域が前記出力端子に接続される
第２の導電形式の第２のＭＯＳトランジスタとを含み、 スタンバイ期間には前記入力端子に第１の電位が与えら
れ、アクティブ期間には前記入力端子に第２の電位が与
えられることを特徴とする、ＣＭＯＳ論理回路。 - 【請求項５】 さらに、そのソース領域とそのボディ領
域がともに第１の電位のラインに接続され、そのドレイ
ン領域が前記出力端子に接続される第１の導電形式の第
３のＭＯＳトランジスタと、 そのゲート電極とそのボディ領域がともに前記第３のＭ
ＯＳトランジスタのゲート電極に接続され、そのソース
領域が第２の電位のラインに接続され、そのドレイン領
域が前記出力端子に接続される第２の導電形式の第４の
ＭＯＳトランジスタとを含み、 前記第１および第２のＭＯＳトランジスタのドレイン領
域はともに前記第３のＭＯＳトランジスタのゲート電極
に接続されることを特徴とする、請求項４に記載のＣＭ
ＯＳ論理回路。 - 【請求項６】 前記入力端子には、前記アクティブ期間
のうちの初期の所定の期間のみ第２の電位が与えられ、
その後は第１の電位が与えられることを特徴とする、請
求項４または５に記載のＣＭＯＳ論理回路。 - 【請求項７】 第１の電位と第２の電位との電位差が前
記ＭＯＳトランジスタに含まれるｐｎ接合のビルトイン
ポテンシャル以下であることを特徴とする、請求項４な
いし６のいずれかに記載のＣＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05559495A JP3552068B2 (ja) | 1995-03-15 | 1995-03-15 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05559495A JP3552068B2 (ja) | 1995-03-15 | 1995-03-15 | Ｃｍｏｓ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08251012A true JPH08251012A (ja) | 1996-09-27 |
| JP3552068B2 JP3552068B2 (ja) | 2004-08-11 |
Family
ID=13003096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05559495A Expired - Fee Related JP3552068B2 (ja) | 1995-03-15 | 1995-03-15 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3552068B2 (ja) |
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- 1995-03-15 JP JP05559495A patent/JP3552068B2/ja not_active Expired - Fee Related
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