JP3552068B2 - Cmos論理回路 - Google Patents
Cmos論理回路 Download PDFInfo
- Publication number
- JP3552068B2 JP3552068B2 JP05559495A JP5559495A JP3552068B2 JP 3552068 B2 JP3552068 B2 JP 3552068B2 JP 05559495 A JP05559495 A JP 05559495A JP 5559495 A JP5559495 A JP 5559495A JP 3552068 B2 JP3552068 B2 JP 3552068B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- region
- potential
- logic circuit
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【産業上の利用分野】
この発明はCMOS論理回路に関し、特に、SOI(Silicon On Insulator)基板上に形成された複数のMOSトランジスタを含むCMOS論理回路に関する。
【0002】
【従来の技術】
図5はシリコン基板上に形成された従来のCMOSインバータDの構成を示す回路図である。図5を参照して、このCMOSインバータDは、入力ノードN31、出力ノードN32、pチャネルMOSトランジスタ31およびnチャネルMOSトランジスタ32を含む。入力ノードN31には入力信号INが入力され、出力ノードN32から出力信号OUTが出力される。pチャネルMOSトランジスタ31のゲートは入力ノードN31に接続され、そのソースおよびバックゲートは電源レベルVccのライン(以下Vccラインと称す)71に接続され、そのドレインは出力ノードN32に接続される。nチャネルMOSトランジスタ32のゲートは入力ノードN31に接続され、そのドレインは出力ノードN32に接続され、そのソースは接地レベルGNDのライン(以下GNDラインと称す)72に接続され、そのバックゲートは負の基板バイアスVbbのライン(以下Vbbラインと称す)73に接続される。
【0003】
なお、各MOSトランジスタ31,32のバックゲートがVccライン72またはVbbライン73に接続されるのは、トランジスタ動作の安定化のためである。また、nチャネルMOSトランジスタ32のバックゲートは、Vbbライン73の代わりにGNDライン72に接続されていてもよい。
【0004】
図6は図5で示したnチャネルMOSトランジスタ32のデバイス構造を示す一部破断した断面図である。図6を参照して、このnチャネルMOSトランジスタ32は、シリコン基板(図示せず)のp型ウェル層33の表面に形成される。nチャネルMOSトランジスタ32の素子領域はLOCOS酸化膜34によって他の素子領域と分離される。
【0005】
素子領域中央部の上方にゲート酸化膜35を介してゲート電極36が形成される。ゲート電極36の一方側にn+ 型ソース領域37が形成され、ゲート電極36の他方側にn+ 型ドレイン領域38が形成される。p型ウェル層33はVbbライン73に接続され、ゲート電極36は入力ノードN31に接続され、n+ 型ソース領域37はGNDライン72に接続され、n+ 型ドレイン領域38は出力ノードN32に接続される。pチャネルMOSトランジスタ31のデバイス構造は、p型とn型が逆になるだけでnチャネルMOSトランジスタ32と同様である。
【0006】
次に、図5および図6で示したCMOSインバータDの動作について説明する。入力信号INが「H」レベル(電源レベルVcc)であるときはpチャネルMOSトランジスタ31がオフ状態となり、nチャネルMOSトランジスタ32がオン状態となって出力信号OUTは「L」レベル(接地レベルGND)となる。逆に、入力信号INが「L」レベルであるときはpチャネルMOSトランジスタ31がオン状態となりnチャネルMOSトランジスタ32がオフ状態となって出力信号OUTは「H」レベルとなる。
【0007】
図7はSOI基板上に形成された従来のCMOSインバータEの構成を示す回路図である。図7を参照して、このCMOSインバータEは、入力ノードN41、出力ノードN42、pチャネルMOSトランジスタ41およびnチャネルMOSトランジスタ42を含む。このCMOSインバータEの回路構成は、各MOSトランジスタ41,42のボディ(バックゲート)がそのソースに接続されていること以外は図5のCMOSインバータDと同様である。なお、各MOSトランジスタ41,42のボディがそのソースに接続されているのは、トランジスタ動作の安定化のためである。
【0008】
図8(a)は図7で示したnチャネルMOSトランジスタ42のデバイス構造を示す一部破断した平面図、図8(b)は図8(a)のX−X′線断面図である。図において、このnチャネルMOSトランジスタ42はSOI基板上に形成される。SOI基板は、シリコン基板(図示せず)と、その表面に積層されたSiO埋込酸化層43およびp型シリコン層44を含む。nチャネルMOSトランジスタ42の素子領域は、p型シリコン層44が酸化されたSiO絶縁層45によって他の素子領域と分離される。
【0009】
素子領域中央部の上方にゲート酸化膜46を介してT字形のゲート電極47が形成される。p型シリコン層44のうちのゲート電極47で覆われた部分がボディ領域44aとなる。また、ゲート電極47の一方側にn+ 型ソース領域48が形成され、ゲート電極47の他方側にn+ 型ドレイン領域49が形成される。素子領域の残りの部分にp+ 型コンタクト領域50が形成される。ゲート電極47は入力ノードN41に接続され、n+ 型ソース領域48はコンタクトホールCHを介してGNDライン72に接続され、n+ 型ドレイン領域49はコンタクトホールCHを介して出力ノードN42に接続され、p+ 型コンタクト領域50はコンタクトホールCHを介してGNDライン72に接続される。p型ボディ領域44aは、p+ 型コンタクト領域50およびコンタクトホールCHを介してn+ 型ソース領域48と接続される。pチャネルMOSトランジスタ41のデバイス構造は、p型とn型が逆になるだけでnチャネルMOSトランジスタ42と同様である。
【0010】
なお、図7および図8で示したCMOSインバータEの動作は、図5および図6で示したCMOSインバータDと同様であるので説明は省略される。
【0011】
ところで、このようなCMOS論理回路が多数使用されるダイナミックランダムアクセスメモリ(以下DRAMと称す)では、近年、高集積化とともに低電源電圧化が進められている。したがって、DRAMのCMOS論理回路は低電源電圧下でも高速動作できるように、CMOS論理回路を構成するMOSトランジスタのしきい値電圧を下げ駆動力を上げる必要がある。しかし、単純にMOSトランジスタのしきい値を下げ駆動力を上げただけでは、スタンバイ期間におけるMOSトランジスタのチャネル方向に流れるサブスレッショルドリーク電流が大きくなって、スタンバイ電流が大きくなり、いわゆるIcc2不良の原因となる。
【0012】
そこで、アクティブ期間ではMOSトランジスタのしきい値が下がって駆動力が上がり、スタンバイ期間ではMOSトランジスタのしきい値が上がってサブスレッショルドリーク電流が小さくなるようなCMOSインバータFが提案された。
【0013】
図9はそのような機能を有する従来のCMOSインバータFの構成を示す回路図である。図9を参照して、このCMOSインバータFは、入力ノードN51、出力ノードN52、pチャネルMOSトランジスタ51およびnチャネルMOSトランジスタ52を含む。このCMOSインバータFは、図7および図8で示したCMOSインバータEと同様にSOI基板上に形成される。各MOSトランジスタ51,52がSiO埋込酸化層43およびSiO絶縁層45によって完全に分離されるというSOI構造の特徴を生かして、各MOSトランジスタ51,52のボディとゲートが接続される。
【0014】
なお、CMOSインバータFの他の回路構成は、図7のCMOSインバータEと同様である。また、電源電圧Vccは1.0V程度に設定される。
【0015】
図10は図9で示したCMOSインバータFのnチャネルMOSトランジスタ52を含む部分の構造を示す一部破断した平面図である。図10を参照して、SOI基板上に図8のnチャネルMOSトランジスタ42と同様の構成のnチャネルMOSトランジスタ52が形成され、その上方にアルミ配線53,54,55が形成される。アルミ配線53(入力ノードN51)はスルーホールTHを介してゲート電極47に接続されるとともに、コンタクトホールCHを介してp+ 型コンタクト領域50に接続される。アルミ配線54(GNDライン72)はコンタクトホールCHを介してn+ 型ソース領域48に接続され、アルミ配線55(出力ノードN52)はコンタクトホールCHを介してn+ 型ドレイン領域49に接続される。p型ボディ領域44aは、p+ 型コンタクト領域50、コンタクトホールCH、アルミ配線53およびスルーホールTHを介してゲート電極47に接続される。CMOSインバータEのpチャネルMOSトランジスタ52を含む部分も同様である。
【0016】
次に、図9および図10で示したCMOSインバータFの動作について説明する。入力信号INが「L」レベルから「H」レベルに立上がると、他のCMOSインバータD,Eと同様、pチャネルMOSトランジスタ51がオフ状態となりnチャネルMOSトランジスタ52がオン状態となって出力信号OUTが「H」レベルから「L」レベルに立上がる。
【0017】
ただし、このときnチャネルMOSトランジスタ52のボディがゲートとともに「L」レベルから「H」レベルに立上がるので、▲1▼図11に示すようにnチャネルMOSトランジスタ52がバイポーラトランジスタのように動作し、▲2▼nチャネルMOSトランジスタ52のしきい値が下がってnチャネルMOSトランジスタ52が通常より早くオン状態になり、▲3▼バックゲート効果がなくなって駆動電流が増加する。したがって、CMOSインバータFは他のCMOSインバータD,Eよりも大きな駆動力で高速に動作する。なお、このときpチャネルMOSトランジスタ51のゲートおよびボディはともに「H」レベルとなるので、pチャネルMOSトランジスタ51は通常のしきい値を持つMOSトランジスタとしてオフ状態となる。
【0018】
逆に、入力信号INが「H」レベルから「L」レベルに立下がると、他のCMOSインバータD,Eと同様、pチャネルMOSトランジスタ51がオン状態となりnチャネルMOSトランジスタ52がオフ状態となって出力信号OUTが「L」レベルから「H」レベルに立上がる。
【0019】
ただし、このときpチャネルMOSトランジスタ51のボディがゲートとともに「H」レベルから「L」レベルに立下がるので、▲1▼図12に示すようにpチャネルMOSトランジスタ51がバイポーラトランジスタのように動作し、▲2▼pチャネルMOSトランジスタ51のしきい値が下がってpチャネルMOSトランジスタ51が通常より早くオン状態になり、▲3▼バックゲート効果がなくなって駆動電流が増加する。したがって、CMOSインバータFは他のCMOSインバータD,Eよりも大きな駆動力で高速に動作する。なお、このときnチャネルMOSトランジスタ52のゲートおよびボディはともに「L」レベルとなるので、nチャネルMOSトランジスタ52は通常のしきい値を持つMOSトランジスタとしてオフ状態となる。
【0020】
なお、図13に示すように、CMOSインバータFを複数段(図では3段)接続し、各CMOSインバータFのMOSトランジスタのサイズを順次大きくすることにより、駆動力が大きなCMOSドライバGを構成できる。
【0021】
【発明が解決しようとする課題】
しかし、図9ないし図12で示したCMOSインバータFには大きな欠点が存在する。
【0022】
図14(a)は入力信号INが「L」レベルから「H」レベルに立上がった瞬間にnチャネルMOSトランジスタ52に流れる電流を模式的に示す図である。このときnチャネルMOSトランジスタ52のゲート電極47とボディ領域44aには電源レベルVccが与えられ、そのソース領域48は接地レベルGNDに固定され、そのドレイン領域49には出力ノードN52の電源レベルVccが与えられている。
【0023】
入力信号INが「L」レベルから「H」レベルに立上がる過程において入力信号INのレベルがボディ領域44aおよびソース領域48で構成されるpn接合のビルトインポテンシャル(たとえば0.6V)だけ接地レベルGNDよりも高くなると、そのpn接合がオン状態となり入力ノードN51→ボディ領域44a→ソース領域48→GNDライン72の経路で電流が流れ始める。また、同時にボディ領域44aにチャネルが形成され、出力ノードN52→ドレイン領域49→ボディ領域44a→ソース領域48→GNDライン72の経路で電流が流れる。これにより、出力ノードN52のレベルは接地レベルGNDに下降する。
【0024】
このとき、図14(b)に示すように、ボディ領域44aおよびソース領域48で構成されるpn接合とボディ領域44aおよびドレイン領域49で構成されるpn接合の両方が順方向になり、入力ノードN51からGNDライン72および出力ノードN52の両方に貫通電流が流れる。また、入力ノードN51からの電流供給能力が低い場合は、入力ノードN51の論理が破壊されてしまう。
【0025】
同様に、図15(a)は入力信号INが「H」レベルから「L」レベルに立下がった瞬間にpチャネルMOSトランジスタ51に流れる電流を模式的に示す図である。このときpチャネルMOSトランジスタ51のゲート電極47′とボディ領域44a′には接地レベルGNDが与えられ、そのソース領域48′は電源レベルVccに固定され、そのドレイン領域49′には出力ノードN52の接地レベルGNDが与えられている。
【0026】
入力信号INが「H」レベルから「L」レベルに立下がる過程において、入力信号INのレベルがソース領域48′およびボディ領域44a′で構成されるpn接合のビルトインポテンシャルだけ電源レベルVccよりも低くなるとそのpn接合がオン状態となり、Vccライン72→ソース領域48′→ボディ領域44a′→入力ノードN51の経路で電流が流れ始める。また、同時にボディ領域44a′にチャネルが形成され、Vccライン71→ソース領域48′→ボディ領域44a′→ドレイン領域49′→出力ノードN52の経路で電流が流れる。これにより、出力ノードN52のレベルは電源レベルVccに上昇する。
【0027】
このとき、図15(b)に示すように、ソース領域48′およびボディ領域44a′で構成されるpn接合とドレイン領域49′およびボディ領域44a′で構成されるpn接合の両方が順方向になり、Vccライン71および出力ノードN52の両方から入力ノードN51に貫通電流が流れ続ける。また、入力ノードN51からの電流排出能力が低い場合は、入力ノードN51の論理が破壊されてしまう。
【0028】
つまり、従来のCMOSインバータFには、スタンバイ期間およびアクティブ期間の両方で貫通電流が流れ続けるという欠点があった。
【0029】
16MビットクラスのDRAMでは、アクティブ期間の動作電流は数百mAであるのでそのような貫通電流は無視できる範囲にあるが、スタンバイ期間の電流Icc2は数十〜数百μA程度であるのでそのような貫通電流は無視できる範囲を超えてしまう。
【0030】
それゆえに、この発明の主たる目的は、低い電源電圧で高速動作が可能で、かつ貫通電流が小さなCMOS論理回路を提供することである。
【0031】
【課題を解決するための手段】
この発明の第1のCMOS論理回路は、SOI基板上に形成され、各々が、ソース領域と、ドレイン領域と、そのソース領域およびドレイン領域間に位置するボディ領域と、そのボディ領域の上方に位置するゲート電極とを有する複数のMOSトランジスタを含むCMOS論理回路において、前記複数のMOSトランジスタのうちのアクティブ期間に充放電動作をするMOSトランジスタのボディ領域がそのゲート電極に接続され、それ以外のMOSトランジスタのボディ領域がそのソース領域に接続されることを特徴としている。
【0032】
また、前記アクティブ期間に充放電操作をするMOSトランジスタのゲート電極には前記アクティブ期間のうちの初期の所定の期間のみ活性化電位が与えられ、該MOSトランジスタは該所定の期間のみ充放電動作をすることとしてもよい。
【0033】
また、前記CMOS論理回路を駆動するための電源電圧は前記MOSトランジスタに含まれるpn接合のビルトインポテンシャル以下であることとしてもよい。
【0034】
また、この発明の第2のCMOS論理回路は、SOI基板上に形成され、入力端子および出力端子と、各々が、ソース領域と、ドレイン領域と、そのソース領域およびドレイン領域間に位置するボディ領域と、そのボディ領域の上方に位置するゲート電極とを有する複数のMOSトランジスタとを含むCMOS論理回路において、そのゲート電極とそのボディ領域がともに前記入力端子に接続され、そのソース領域が第1の電位のラインに接続され、そのドレイン領域が前記出力端子に接続される第1の導電形式の第1のMOSトランジスタと、そのゲート電極が前記入力端子に接続され、そのソース領域とそのボディ領域がともに第2の電位のラインに接続され、そのドレイン領域が前記出力端子に接続される第2の導電形式の第2のMOSトランジスタとを含み、スタンバイ期間には前記入力端子に第1の電位が与えられ、アクティブ期間には前記入力端子に第2の電位が与えられることを特徴としている。
【0035】
また、この発明の第3のCMOS論理回路は、SOI基板上に形成されたCMOS論理回路において、そのゲート電極とそのボディ領域がともに入力端子に接続され、そのソース領域が第1の電位のラインに接続され、そのドレイン領域が中間ノードに接続される第1の導電形式の第1のMOSトランジスタと、そのゲート電極が前記入力端子に接続され、そのソース領域とそのボディ領域がともに第2の電位のラインに接続され、そのドレイン領域が前記中間ノードに接続される第2の導電形式の第2のMOSトランジスタと、そのゲート領域が前記中間ノードに接続され、そのソース領域とそのボディ領域がともに第1の電位のラインに接続され、そのドレイン領域が出力端子に接続される第1の導電形式の第3のMOSトランジスタと、そのゲート電極とそのボディ領域がともに前記第3のMOSトランジスタのゲート電極に接続され、そのソース領域が第2の電位のラインに接続され、そのドレイン領域が前記出力端子に接続される第2の導電形式の第4のMOSトランジスタとを含み、スタンバイ期間には前記入力端子に第1の電位が与えられ、アクティブ期間には前記入力端子に第2の電位が与えられることを特徴としている。
【0037】
また、第1の電位と第2の電位との電位差が前記MOSトランジスタに含まれるpn接合のビルトインポテンシャル以下であることとしてもよい。
【0038】
【作用】
この発明の第1のCMOS論理回路にあっては、アクティブ期間に充放電動作するMOSトランジスタのボディのみがそのゲートに接続され、それ以外のMOSトランジスタのボディはそのソースに接続される。したがって、アクティブ期間以外のスタンバイ期間に貫通電流が流れることを防止することができ、全期間で貫通電流が流れていた従来に比べ貫通電流の低減化を図ることができる。
【0039】
また、アクティブ期間に充放電動作をするMOSトランジスタのゲート電極にはアクティブ期間のうちの初期の所定の期間のみ活性化電位が与えられることとすれば、その所定の期間以外の期間に貫通電流が流れることを防止することができ、貫通電流をさらに低減化することができる。
【0040】
また、電源電圧がMOSトランジスタに含まれるpn接合のビルトインポテンシャル以下であることとすれば、pn接合がオン状態になることを防止することができ貫通電流を完全になくすことができる。
【0041】
また、この発明の第2のCMOS論理回路にあっては、アクティブ期間に充放電動作をする第1のMOSトランジスタのボディがそのゲートに接続され、スタンバイ期間に充放電動作をする第2のMOSトランジスタのボディはそのソースに接続される。したがって、スタンバイ期間に貫通電流が流れることを防止することができ、アクティブ期間とスタンバイ期間の両方で貫通電流が流れていた従来に比べ貫通電流の低減化を図ることができる。
【0042】
また、この発明の第3のCMOS論理回路にあっては、アクティブ期間に充放電動作をする第1および第4のMOSトランジスタのボディがそのゲートに接続され、スタンバイ期間に充放電動作をする第2および第3のMOSトランジスタのボディはそのソースに接続される。したがって、スタンバイ期間に貫通電流が流れることを防止することができ、アクティブ期間とスタンバイ期間の両方で貫通電流が流れていた従来に比べ貫通電流の低減化を図ることができる。
【0043】
また、第1の電位と第2の電位との電位差がMOSトランジスタに含まれるpn接合のビルトインポテンシャル以下であることとすれば、pn接合がオン状態になることを防止することができ、貫通電流を完全になくすことができる。
【0044】
【実施例】
[実施例1]
図1は、この発明の実施例1によるSOI構造を持つCMOSインバータAの構成を示す回路図である。図1を参照して、このCMOSインバータAは、入力ノードN1、出力ノードN2、pチャネルMOSトランジスタ1およびnチャネルMOSトランジスタ2を含む。pチャネルMOSトランジスタ1のゲートおよびボディはともに入力ノードN1に接続され、そのソースはVccライン71に接続され、そのドレインは出力ノードN2に接続される。nチャネルMOSトランジスタ2のゲートは入力ノードN1に接続され、そのソースおよびボディはGNDライン72に接続され、そのドレインは出力ノードN2に接続される。スタンバイ期間では入力信号INが「H」レベルに設定され、アクティブ期間では入力信号INは「L」レベルに設定される。
【0045】
このCMOSインバータAが従来のCMOSインバータFと異なる点は、▲1▼スタンバイ期間およびアクティブ期間における入力信号INがそれぞれ「H」レベルおよび「L」レベルに決定されている点と、▲2▼スタンバイ期間に出力ノードN2を接地レベルGNDに固定するためのnチャネルMOSトランジスタ2のボディが通常のnチャネルMOSトランジスタと同様にそのソースに接続されている点である。アクティブ期間に出力ノードN2を電源レベルVccにプルアップするためのpチャネルMOSトランジスタ1のボディはそのゲートに接続され、駆動力の増幅が図られている。
【0046】
この実施例においては、アクティブ期間になって入力信号INが「L」レベルに変化すると、そのゲートおよびボディがともに「L」レベルとなり駆動力が大きくなったpチャネルMOSトランジスタ1が出力ノードN2を電源レベルVccにプルアップするため、反転動作の高速化および駆動力の向上が図られる。
【0047】
また、スタンバイ期間になって入力信号INが「H」レベルに変化すると、pチャネルMOSトランジスタ1のボディが電源レベルVccに固定されpチャネルMOSトランジスタ1は通常のpチャネルMOSトランジスタとして動作する。また、nチャネルMOSトランジスタ2は、元々そのボディが接地レベルGNDに固定された通常のnチャネルMOSトランジスタである。したがって、スタンバイ期間においては、MOSトランジスタ1,2に含まれるpn接合がオン状態になって貫通電流が流れることはない。
【0048】
[実施例2]
図2は、この発明の実施例2によるSOI構造を持つCMOSドライバBの構成を示す回路図である。図2を参照して、このCMOSドライバBは、入力ノードN3、接続ノードN4,N5、出力ノードN6、pチャネルMOSトランジスタ3,5,7およびnチャネルMOSトランジスタ4,6,8を含む。MOSトランジスタ3と4、5と6、7と8は、それぞれVccライン71とGNDライン72の間に直列接続される。MOSトランジスタ3と4のゲート、MOSトランジスタ5と6のゲート、MOSトランジスタ7と8のゲート、MOSトランジスタ7と8のドレインは、それぞれノードN3,N4,N5,N6に接続される。MOSトランジスタ3,6,7のボディは各々のソースに接続される。MOSトランジスタ4,5,8のボディは各々のゲートに接続される。スタンバイ期間では入力信号INは「L」レベルに設定され、アクティブ期間では入力信号INは「H」レベルに設定される。
【0049】
このCMOSドライバBが従来のCMOSドライバGと異なる点は、▲1▼スタンバイ期間およびアクティブ期間における入力信号INがそれぞれ「L」レベルおよび「H」レベルに決定されている点と、▲2▼スタンバイ期間にノードN4,N6を電源レベルVccに固定するためのpチャネルMOSトランジスタ3,7のボディがそのソースに接続され、かつ、ノードN4を接地レベルGNDに固定するためのnチャネルMOSトランジスタのボディがそのソースに接続されている点である。アクティブ期間にノードN4,N6を接地レベルGNDにプルダウンするためのnチャネルMOSトランジスタ4,8のボディと、ノードN5を電源レベルVccにプルアップするためのpチャネルMOSトランジスタ5のボディは各々のゲートに接続され、駆動力の増加が図られている。
【0050】
この実施例においては、アクティブ期間になって入力信号INが「H」レベルに変化すると、次段のノードN4,N5,N6をプルダウンまたはプルアップするためのMOSトランジスタ4,5,8のボディのレベルがゲートとともに変化する。このためMOSトランジスタ4,5,8のしきい値が下がりMOSトランジスタ4,5,8がバイポーラ的な動作をすることとなり、反転動作の高速化および駆動力の向上が図られる。
【0051】
また、スタンバイ期間になって入力信号INが「L」レベルに変化すると、nチャネルMOSトランジスタ4,8のボディは接地レベルGNDに固定されpチャネルMOSトランジスタ5のボディは電源レベルVccに固定され、MOSトランジスタ4,5,8は通常のMOSトランジスタとして動作する。また、pチャネルMOSトランジスタ3,7およびnチャネルMOSトランジスタ6は、元々そのボディが電源レベルVccまたは接地レベルGNDに固定された通常のMOSトランジスタである。したがって、スタンバイ期間においては、MOSトランジスタ3〜8に含まれるpn接合がオン状態になって貫通電流が流れることがない。
【0052】
[実施例3]
図3は、この発明の実施例3によるSOI構造を持つCMOSドライバCの構成を示す回路図、図4はその動作を示すタイムチャートである。図3を参照して、このCMOSドライバCは、入力ノードN7、反転入力ノードN8、制御ノードN9、出力ノードN10、NANDゲート9、pチャネルMOSトランジスタ10およびnチャネルMOSトランジスタ11を含む。入力ノードN7には入力信号INが入力され、反転入力ノードN8には入力信号INの反転信号/INが入力され、制御ノードN9にはドライバ活性化信号φが入力される。出力ノードN10から出力信号OUTが出力される。
【0053】
NANDゲート9は入力信号INとドライバ活性化信号φを受ける。pチャネルMOSトランジスタ10のゲートおよびボディはNANDゲート9の出力を受け、そのソースはVccライン71に接続され、そのドレインは出力ノードN10に接続される。nチャネルMOSトランジスタ11のゲートは入力信号INの反転信号/INを受け、そのソースはGNDライン72に接続され、そのドレインは出力ノードN10に接続される。出力ノードN10には容量性負荷CLが接続される。
【0054】
スタンバイ期間では入力信号INが「L」レベルに設定され、アクティブ期間では入力信号INは「H」レベルに設定される。ドライバ活性化信号φは、スタンバイ期間からアクティブ期間に切換わるときの前後の所定の期間のみ「H」レベルとなり、他の期間では「L」レベルとなる。
【0055】
この実施例においては、アクティブ期間になって入力信号INが「H」レベルに変化し、かつドライバ活性化信号φが「H」レベルに変化すると、NANDゲート9が「L」レベルを出力する。NANDゲート9の出力が「L」レベルになると、pチャネルMOSトランジスタ10がオン状態となり、出力ノードN10を「H」レベルにプルアップする。このときpチャネルMOSトランジスタ10のボディがゲートとともに「L」レベルとなるので、pチャネルMOSトランジスタ10のしきい値が下がりpチャネルMOSトランジスタ10がバイポーラ的に動作する。これにより、反転動作の高速化および駆動力の向上が図られる。
【0056】
しかし、pチャネルMOSトランジスタ10のゲートを接地レベルGNDにした状態では、図15で説明したように、Vccライン71→ソース→ボディ→ゲートの経路で貫通電流が流れ続ける。
【0057】
そこで、この実施例では、アクティブ期間になってから所定の期間が経過した後にドライバ活性化信号φを非活性化レベルである「L」レベルに立下げて、pチャネルMOSトランジスタ10とnチャネルMOSトランジスタ11の両方をオフ状態にし、出力ノードN10をフローティング状態の「H」レベルに保つ。
【0058】
この状態では、MOSトランジスタ10,11のボディは電源レベルVccまたは接地レベルGNDに固定され、MOSトランジスタ10,11は通常のMOSトランジスタとして動作する。したがって、MOSトランジスタ10,11に含まれるpn接合が順方向になって貫通電流が流れることがない。
【0059】
また、スタンバイ期間になって入力信号INが「L」レベルに変化すると、nチャネルMOSトランジスタ11がオン状態となり出力ノードN10を「L」レベルにプルダウンする。nチャネルMOSトランジスタ11は、元々そのボディが接地レベルGNDに固定された通常のnチャネルMOSトランジスタである。また、このときpチャネルMOSトランジスタ10は、そのボディが電源レベルVccに固定され通常のpチャネルMOSトランジスタとして動作する。したがって、スタンバイ期間においては、MOSトランジスタ10,11に含まれるpn接合がオン状態となって貫通電流が流れることがない。
【0060】
[実施例4]
この実施例のSOI構造を持つCMOS論理回路では、電源電圧VccがCMOS論理回路を構成するMOSトランジスタに含まれるpn接合のビルトインポテンシャルVbi以下に設定される。pn接合のビルトインポテンシャルVbiは、不純物の濃度によって異なるが、通常は0.6〜0.8V程度である。たとえばpn接合のビルトインポテンシャルVbiが0.6Vのときは電源電圧Vccが0.5Vに設定される。
【0061】
この実施例においては、電源電圧VccがMOSトランジスタに含まれるpn接合のビルトインポテンシャルVbi以下に設定されるので、pn接合がオン状態になって貫通電流が流れることがない。
【0062】
【発明の効果】
以上のように、この発明の第1のCMOS論理回路にあっては、アクティブ期間に充放電動作をするMOSトランジスタのボディのみがそのゲートに接続され、それ以外のMOSトランジスタのボディはそのソースに接続される。したがって、アクティブ期間以外のスタンバイ期間に貫通電流が流れることを防止することができ、全期間で貫通電流が流れていた従来に比べ貫通電流の低減化を図ることができる。
【0063】
また、アクティブ期間に充放電動作をするMOSトランジスタのゲート電極にはアクティブ期間のうちの初期の所定の期間のみ活性化電位が与えられることとすれば、その所定の期間以外の期間に貫通電流が流れることを防止することができ、貫通電流をさらに低減化することができる。
【0064】
また、電源電圧がMOSトランジスタに含まれるpn接合のビルトインポテンシャル以下であることとすれば、pn接合がオン状態になることを防止することができ貫通電流を完全になくすことができる。
【0065】
また、この発明の第2のCMOS論理回路にあっては、アクティブ期間に充放電動作をする第1のMOSトランジスタのボディがそのゲートに接続され、スタンバイ期間に充放電動作をする第2のMOSトランジスタのボディはそのソースに接続される。したがって、スタンバイ期間に貫通電流が流れることを防止することができ、アクティブ期間とスタンバイ期間の両方で貫通電流が流れていた従来に比べ貫通電流の低減化を図ることができる。
【0066】
また、この発明の第3のCMOS論理回路にあっては、アクティブ期間に充放電動作をする第1および第4のMOSトランジスタのボディがそのゲートに接続され、スタンバイ期間に充放電動作をする第2および第3のMOSトランジスタのボディはそのソースに接続される。したがって、スタンバイ期間に貫通電流が流れることを防止することができ、アクティブ期間とスタンバイ期間の両方で貫通電流が流れていた従来に比べ貫通電流の低減化を図ることができる。
【0067】
また、第1の電位と第2の電位との電位差がMOSトランジスタに含まれるpn接合のビルトインポテンシャル以下であることとすれば、pn接合がオン状態になることを防止することができ、貫通電流を完全になくすことができる。
【図面の簡単な説明】
【図1】この発明の実施例1によるSOI構造を持つCMOSインバータAの構成を示す回路図である。
【図2】この発明の実施例2によるSOI構造を持つCMOSドライバBの構成を示す回路図である。
【図3】この発明の実施例3によるSOI構造を持つCMOSドライバCの構成を示す回路図である。
【図4】図3に示したSOI構造を持つCMOSドライバCの動作を示すタイムチャートである。
【図5】通常のシリコン基板上に形成された従来のCMOSインバータDの構成を示す回路図である。
【図6】図5に示したCMOSインバータDのnチャネルMOSトランジスタのデバイス構造を示す一部破断した断面図である。
【図7】SOI基板上に形成された従来のCMOSインバータEの構成を示す回路図である。
【図8】(a)は図7に示したCMOSインバータEのnチャネルMOSトランジスタのデバイス構造を示す一部破断した平面図、(b)は(a)のX−X′線断面図である。
【図9】SOI基板上に形成された従来の他のCMOSインバータFの構成を示す回路図である。
【図10】図9に示したCMOSインバータFのnチャネルMOSトランジスタを含む部分の構造を示す一部破断した平面図である。
【図11】図9に示したCMOSインバータFの動作を説明するための回路図である。
【図12】図9に示したCMOSインバータFの他の動作を示すための回路図である。
【図13】SOI基板上に形成された従来のCMOSドライバGの構成を示す回路図である。
【図14】図9に示したCMOSインバータFの問題点を説明するための図であって、nチャネルMOSトランジスタに流れる電流を模式的に示す図である。
【図15】図9に示したCMOSインバータFの問題点を説明するための図であって、pチャネルMOSトランジスタに流れる電流を模式的に示す図である。
【符号の説明】
1,3,5,7,10,31,41,51 pチャネルMOSトランジスタ、2,4,6,8,11,32,42,52 nチャネルMOSトランジスタ、9NANDゲート、33 ウェル層、34 LOCOS酸化膜、35 ゲート酸化膜、36,47 ゲート電極、37,48 ソース領域、38,49 ドレイン領域、43 埋込酸化層、44 シリコン層、44a ボディ領域、45 絶縁層、50 コンタクト領域、53〜55 アルミ配線、71 Vccライン、72 GNDライン、73 Vbbライン、N1,N3,N7,N31,N41,N51 入力ノード、N2,N6,N10,N32,N42,N52 出力ノード。
Claims (6)
- SOI基板上に形成され、各々が、ソース領域と、ドレイン領域と、そのソース領域およびドレイン領域間に位置するボディ領域と、そのボディ領域の上方に位置するゲート電極とを有する複数のMOSトランジスタを含むCMOS論理回路において、
前記複数のMOSトランジスタのうちのアクティブ期間に充放電動作をするMOSトランジスタのボディ領域がそのゲート電極に接続され、それ以外のMOSトランジスタのボディ領域がそのソース領域に接続されることを特徴とする、CMOS論理回路。 - 前記アクティブ期間に充放電操作をするMOSトランジスタのゲート電極には前記アクティブ期間のうちの初期の所定の期間のみ活性化電位が与えられ、該MOSトランジスタは該所定の期間のみ充放電動作をすることを特徴とする、請求項1に記載のCMOS論理回路。
- 前記CMOS論理回路を駆動するための電源電圧は前記MOSトランジスタに含まれるpn接合のビルトインポテンシャル以下であることを特徴とする、請求項1または2に記載のCMOS論理回路。
- SOI基板上に形成され、入力端子および出力端子と、各々が、ソース領域と、ドレイン領域と、そのソース領域およびドレイン領域間に位置するボディ領域と、そのボディ領域の上方に位置するゲート電極とを有する複数のMOSトランジスタとを含むCMOS論理回路において、
そのゲート電極とそのボディ領域がともに前記入力端子に接続され、そのソース領域が第1の電位のラインに接続され、そのドレイン領域が前記出力端子に接続される第1の導電形式の第1のMOSトランジスタと、
そのゲート電極が前記入力端子に接続され、そのソース領域とそのボディ領域がともに第2の電位のラインに接続され、そのドレイン領域が前記出力端子に接続される第2の導電形式の第2のMOSトランジスタとを含み、
スタンバイ期間には前記入力端子に第1の電位が与えられ、アクティブ期間には前記入力端子に第2の電位が与えられることを特徴とする、CMOS論理回路。 - SOI基板上に形成されたCMOS論理回路において、
そのゲート電極とそのボディ領域がともに入力端子に接続され、そのソース領域が第1の電位のラインに接続され、そのドレイン領域が中間ノードに接続される第1の導電形式の第1のMOSトランジスタと、
そのゲート電極が前記入力端子に接続され、そのソース領域とそのボディ領域がともに第2の電位のラインに接続され、そのドレイン領域が前記中間ノードに接続される第2の導電形式の第2のMOSトランジスタと、
そのゲート領域が前記中間ノードに接続され、そのソース領域とそのボディ領域がともに第1の電位のラインに接続され、そのドレイン領域が出力端子に接続される第1の導電形式の第3のMOSトランジスタと、
そのゲート電極とそのボディ領域がともに前記第3のMOSトランジスタのゲート電極に接続され、そのソース領域が第2の電位のラインに接続され、そのドレイン領域が前記出力端子に接続される第2の導電形式の第4のMOSトランジスタとを含み、
スタンバイ期間には前記入力端子に第1の電位が与えられ、アクティブ期間には前記入力端子に第2の電位が与えられることを特徴とする、CMOS論理回路。 - 第1の電位と第2の電位との電位差が前記MOSトランジスタに含まれるpn接合のビルトインポテンシャル以下であることを特徴とする、請求項4または5に記載のCMOS論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05559495A JP3552068B2 (ja) | 1995-03-15 | 1995-03-15 | Cmos論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05559495A JP3552068B2 (ja) | 1995-03-15 | 1995-03-15 | Cmos論理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08251012A JPH08251012A (ja) | 1996-09-27 |
JP3552068B2 true JP3552068B2 (ja) | 2004-08-11 |
Family
ID=13003096
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05559495A Expired - Fee Related JP3552068B2 (ja) | 1995-03-15 | 1995-03-15 | Cmos論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3552068B2 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6804502B2 (en) | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
JP3927867B2 (ja) | 2002-06-06 | 2007-06-13 | 株式会社ルネサステクノロジ | 半導体装置 |
JP4609884B2 (ja) * | 2005-02-23 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP2007019811A (ja) * | 2005-07-07 | 2007-01-25 | Oki Electric Ind Co Ltd | ドミノcmos論理回路 |
US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
US20080076371A1 (en) | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
US7890891B2 (en) | 2005-07-11 | 2011-02-15 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
JP5181893B2 (ja) * | 2008-07-17 | 2013-04-10 | 株式会社リコー | インバータ回路 |
US20100102872A1 (en) * | 2008-10-29 | 2010-04-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dynamic Substrate Bias for PMOS Transistors to Alleviate NBTI Degradation |
JP5237504B2 (ja) * | 2009-08-13 | 2013-07-17 | サウスイースト ユニバーシティ | 高密度で高いロバスト性を有するサブスレッショルドメモリセル回路 |
KR101720072B1 (ko) | 2009-12-11 | 2017-03-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치 |
JP6135321B2 (ja) * | 2013-06-14 | 2017-05-31 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
-
1995
- 1995-03-15 JP JP05559495A patent/JP3552068B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08251012A (ja) | 1996-09-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3552068B2 (ja) | Cmos論理回路 | |
US6373321B1 (en) | CMOS semiconductor device | |
JP4052923B2 (ja) | 半導体装置 | |
JP3480830B2 (ja) | ドライバ回路 | |
KR100288818B1 (ko) | 반도체 집적회로 | |
JP2939086B2 (ja) | 半導体装置 | |
US6246266B1 (en) | Dynamic logic circuits using selected transistors connected to absolute voltages and additional selected transistors connected to selectively disabled voltages | |
JP2710113B2 (ja) | 相補性回路技術による集積回路 | |
JP3686174B2 (ja) | 半導体集積回路装置 | |
JP4023850B2 (ja) | 半導体装置 | |
JPH10173511A (ja) | 電圧レベルシフチング回路 | |
JPH10144879A (ja) | ワード線ドライバ回路及び半導体記憶装置 | |
JP3035188B2 (ja) | 半導体装置 | |
JP2769653B2 (ja) | 反転回路 | |
JPH0936246A (ja) | 半導体装置 | |
JP4118319B2 (ja) | 半導体装置 | |
JP3386661B2 (ja) | 出力バッファ | |
JPH1028045A (ja) | Mosトランジスタ回路 | |
JPH04151870A (ja) | Cmosゲートアレイ | |
JP4118318B2 (ja) | 半導体装置 | |
JP2672023B2 (ja) | 基板電圧発生回路 | |
JPH0795046A (ja) | Cmos型インバータ回路 | |
JPH11150449A (ja) | ヒステリシス入力回路 | |
JP2000339981A (ja) | 半導体集積回路 | |
JP3000950B2 (ja) | 半導体メモリ装置のワード線駆動回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040121 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040217 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040317 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040413 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040421 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080514 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080514 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110514 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110514 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110514 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120514 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |