図81(a)は、参考例(その1)による論理セルを示す回路図である。ここでは、論理セルとして、バッファ回路を例に示している。
論理セル410は、CMOSインバータ416,417を複数段に接続することにより形成されている。1段目のCMOSインバータ416は、PMOSトランジスタ412とNMOSトランジスタ414とにより形成されている。2段目のCMOSインバータ428は、PMOSトランジスタ413とNMOSトランジスタ415とにより形成されている。入力端子INには、1段目のCMOSインバータ416が接続されている。1段目のCMOSインバータ416の出力は、2段目のCMOSインバータ417の入力に接続されている。2段目のCMOSインバータ417の出力は、出力端子OUTに接続されている。PMOSトランジスタ412,413は電源電位VDDに電気的に接続される。NMOSトランジスタ414,415は、接地電位VSSに電気的に接続される。
こうして、MOSトランジスタを用いた論理セル410が形成されている。
半導体装置の低消費電力化の方策として、より低い電源電圧で半導体装置を動作させることが提案されている。
しかし、電源電圧を単に低く設定した場合には、MOSトランジスタ412〜415の駆動能力の低下を招いてしまう。MOSトランジスタ412〜415の駆動能力が低下すると、信号波形の鈍りが大きくなり、動作速度の低下を招いてしまう。
MOSトランジスタ412〜415の駆動能力を向上させる方策として、MOSトランジスタ412〜415の閾値電圧を低く設定することが考えられる。
しかし、MOSトランジスタ412〜415の閾値電圧を単に低く設定した場合には、リーク電流の増加を招く、消費電力を十分に低減し得ない。
図81(b)は、参考例(その2)による論理セルを示す回路図である。
論理セル510は、CMOSインバータ528,529を複数段に接続することにより形成されている。
1段目のCMOSインバータ528は、Pチャネル型のダイナミック閾値電圧MOSトランジスタ(Dynamic Threshold Voltage MOSFET、DTMOSトランジスタ)524とNチャネル型のDTMOSトランジスタ526とにより形成されている。
DTMOSトランジスタは、当該MOSトランジスタが形成されているウェルと当該MOSトランジスタのゲートとが電気的に接続されているものである。DTMOSトランジスタにおいては、ゲートに印加される入力信号が、当該トランジスタが形成されているウェルにも印加されるため、オフ状態においてリーク電流を増大させることなく、オン状態において高い駆動能力が得られる。
2段目のCMOSインバータ529は、Pチャネル型のDTMOSトランジスタ525とNチャネル型のDTMOSトランジスタ527とにより形成されている。
入力端子INには、1段目のCMOSインバータ528が接続されている。1段目のCMOSインバータ528の出力は、2段目のCMOSインバータ529の入力に接続されている。2段目のCMOSインバータ529の出力は、出力端子OUTに接続されている。PMOSトランジスタ524,525は電源電位VDDに電気的に接続される。NMOSトランジスタ526,527は、接地電位VSSに電気的に接続される。
こうして、DTMOSトランジスタ524〜527を用いた論理セル510が形成されている。
このような論理セル510においては、DTMOSトランジスタ524〜527が用いられているため、リーク電流を増大させることなく高速化することが可能である。
しかし、DTMOSトランジスタ524〜527により形成された論理セルでは入力容量が比較的大きくなるというデメリットがあり、消費電力の増大や動作速度の低下を招く。
[第1実施形態]
第1実施形態による半導体装置を図1乃至図52を用いて説明する。
(半導体装置)
まず、本実施形態による半導体装置について図1乃至図9を用いて説明する。
図1は、本実施形態による半導体装置の一部を示すブロック図である。
本実施形態による半導体装置は、複数の論理セル(論理ゲート、論理ゲートセル、論理素子)10を含む論理回路(電子回路)を有している。かかる論理セル10としては、例えば、AND回路、OR回路、バッファ回路、フリップフロップ回路等が挙げられる。
一の論理セル10−1の出力端子は、他の論理セル10−2の入力端子に電気的に接続されている。他の論理セル10−2の出力端子は、更に他の論理セル10−3の入力端子に電気的に接続されている。論理セル10−3の出力端子は、更に他の論理セル(図示せず)の入力端子に接続されている。
これら複数の論理セル10は、同じ種類の論理セル10であってもよいし、異なる種類の論理セル10であってもよい。
一つの論理セル10から出力される信号が、複数の論理セル10に入力される場合もある。
図2は、本実施形態による論理セルの例(その1)を示す回路図である。図2は、論理セル10の一例であるバッファ回路10aを示している。
図2に示すように、バッファ回路10aは、Pチャネル型のMOSトランジスタ(PMOSトランジスタ)12とNチャネル型のMOSトランジスタ(NMOSトランジスタ)14とを含むCMOSインバータ(相補トランジスタ対)16を有している。これらのMOSトランジスタ12,14としては、DTMOSトランジスタではないMOSトランジスタ12,14、即ち、閾値電圧が変化しないMOSトランジスタ12,14が用いられている。MOSトランジスタ12,14においては、当該MOSトランジスタ12,14が形成されているウェルが電源電位VDDや接地電位VSSに電気的に接続される。
MOSトランジスタ12,14においては、駆動能力を確保しつつ、比較的低い電源電圧VDDで動作させるべく、閾値電圧が比較的低く設定されている。閾値電圧が比較的低く設定されているため、MOSトランジスタ12,14におけるリーク電流は、DTMOSトランジスタ26,26におけるリーク電流よりは大きくなる。
バッファ回路10aの入力端子INは、CMOSインバータ16の入力ノード17に接続されている。即ち、バッファ回路10aの入力端子INは、PMOSトランジスタ12のゲートとNMOSトランジスタ14のゲートとに電気的に接続されている。
PMOSトランジスタ12のドレインとNMOSトランジスタ14のドレインとは、互いに接続されている。PMOSトランジスタ12のドレインとNMOSトランジスタ14のドレインとは、CMOSインバータ16の出力ノード18に接続されている。
PMOSトランジスタ12のソースと当該PMOSトランジスタ12が形成されているN型ウェル158(図9参照)とが電気的に接続されている。PMOSトランジスタ12のソースと当該PMOSトランジスタ12が形成されているN型ウェル158とは、電源電位VDDに接続される電源線20に接続されている。
NMOSトランジスタ14のソースと当該NMOSトランジスタ14が形成されているP型ウェル170(図9参照)とが電気的に接続されている。NMOSトランジスタ14のソースと当該NMOSトランジスタ14が形成されているP型ウェル170とは、接地電位VSSに接続される電源線(接地線)22に接続されている。
バッファ回路10aは、更に、Pチャネル型のDTMOSトランジスタ24とNチャネル型のDTMOSトランジスタ26とを含むCMOSインバータ(相補トランジスタ対)28を有している。
DTMOSトランジスタ(ダイナミック閾値電圧MOSトランジスタ)は、当該MOSトランジスタが形成されているウェルと当該MOSトランジスタのゲートとが電気的に接続されているものである。このため、MOSトランジスタのゲートに印加される入力信号が、当該MOSトランジスタが形成されているウェルにも印加される(ウェルバイアス)。
Nチャネル型のDTMOSトランジスタ26では、入力がHigh(H)レベルのときにはウェルバイアスがHレベルとなるため閾値電圧が低くなり、入力がLow(L)レベルのときにはウェルバイアスがLレベルとなるため閾値電圧が低くならない。
Pチャネル型のDTMOSトランジスタ24では、入力がHレベルのときにはウェルバイアスもHレベルとなるため閾値電圧は低くならず、入力がLレベルのときにはウェルバイアスもLレベルになるため閾値電圧が低くなる。
DTMOSトランジスタ24,26では、このような動作となるため、オフ状態のリーク電流を増大させることなく、オン状態の際に大きな駆動電流が得られる。
MOSトランジスタ12,14により形成されたCMOSインバータ16の出力ノード18は、DTMOSトランジスタ24、26により形成されたCMOSインバータ28の入力ノード30に接続されている。即ち、CMOSインバータ16の出力ノード18は、Pチャネル型DTMOSトランジスタ24のゲート及びNチャネル型DTMOSトランジスタ26のゲートに電気的に接続されている。
Pチャネル型DTMOSトランジスタ24のゲートは、当該DTMOSトランジスタ24が形成されているN型ウェル166(図9参照)に電気的に接続されている。Nチャネル型DTMOSトランジスタ26のゲートは、当該DTMOSトランジスタ26が形成されているP型ウェル178(図9参照)に電気的に接続されている。
Pチャネル型DTMOSトランジスタ24のソースは、電源電位VDDに接続される電源線20に接続されている。Nチャネル型DTMOSトランジスタ26のソースは、接地電位VSSに接続される電源線(接地線)22に接続されている。
Pチャネル型DTMOSトランジスタ24のドレインとNチャネル型DTMOSトランジスタ26のドレインとは、互いに接続されている。Pチャネル型DTMOSトランジスタ24のドレインとNチャネル型DTMOSトランジスタ26のドレインとは、CMOSインバータ28の出力ノード32に接続されている。CMOSインバータ28の出力ノード32は、バッファ回路10aの出力端子OUTに接続されている。
このように、本実施形態によるバッファ回路10aは、複数段に接続された複数の相補トランジスタ対16,28を有している。そして、バッファ回路10aの入力端子INに電気的に接続される相補トランジスタ対16、即ち、複数の相補トランジスタ対16,28のうちの初段の相補トランジスタ対16には、DTMOSではないMOSトランジスタ12,14が用いられている。一方、バッファ回路10aの出力端子OUTに電気的に接続されている相補トランジスタ対28、即ち、複数の相補トランジスタ対16,28のうちの終段の相補トランジスタ対28には、DTMOSトランジスタ24,26が用いられている。
DTMOSトランジスタではないMOSトランジスタ12,14は、DTMOSトランジスタと比べて入力容量が小さい。しかし、低い電源電圧でも動作し得るように、閾値電圧を低く設定すると、リーク電流が大きくなってしまう。
一方、DTMOSトランジスタ12,14は、リーク電流が大きくなることはないが、入力容量は大きい。
本実施形態によるバッファ回路10aによれば、初段の相補トランジスタ対16に、DTMOSトランジスタではないMOSトランジスタ12,14が用いられているため、入力容量の小さいバッファ回路10aが得られる。一方、初段以外の相補トランジスタ対28には、DTMOSトランジスタ24,26が用いられているため、リーク電流を増大することなく、高い駆動力を確保することができる。従って、本実施形態によるバッファ回路10aによれば、動作速度の低下を防止しつつ、電源電圧を低くすることができ、消費電力の低減を図ることができる。
こうして、本実施形態によるバッファ回路10aが形成されている。
図3は、本実施形態による論理セルの例(その2)を示す回路図である。図3は、論理セル10の一例であるAND回路10bを示している。
図3に示すように、本実施形態によるAND回路10bは、PMOSトランジスタ12a、12bとNMOSトランジスタ14a,14bとを含むNAND回路42を有している。NAND回路42には、DTMOSトランジスタではないMOSトランジスタ12a,12b,14a,14bが用いられている。
入力端子IN1は、PMOSトランジスタ12aのゲート及びNMOSトランジスタ14aのゲートに電気的に接続されている。換言すれば、PMOSトランジスタ12aとNMOSトランジスタ14aとを含む相補トランジスタ対16aの入力ノード17aが、入力端子IN1に接続されている。
入力端子IN2は、PMOSトランジスタ12bのゲート及びNMOSトランジスタ14bのゲートに電気的に接続されている。換言すれば、PMOSトランジスタ12bとNMOSトランジスタ14bとを含む相補トランジスタ対16bの入力ノード17bが、入力端子IN2に接続されている。
PMOSトランジスタ12aのドレインとPMOSトランジスタ12bのドレインとNMOSトランジスタ14aのドレインとが、電気的に接続されている。PMOSトランジスタのドレイン12aとPMOSトランジスタ12bのドレインとNMOSトランジスタ14aのドレインは、NAND回路42の出力ノード18aに接続されている。
PMOSトランジスタ12aのソースと当該PMOSトランジスタが形成されているN型ウェルとは、電気的に接続されている。PMOSトランジスタ12aのソースと当該PMOSトランジスタ12aが形成されているN型ウェルとは、電源電位VDDに接続される電源線20aに接続されている。
PMOSトランジスタ12bのソースと当該PMOSトランジスタ12bが形成されているN型ウェルとは、電気的に接続されている。PMOSトランジスタ12bのソースと当該PMOSトランジスタ12bが形成されているN型ウェルとは、電源電位VDDに接続される電源線20aに接続されている。
NMOSトランジスタ14aのソースと当該NMOSトランジスタ14aが形成されているP型ウェルとは、電気的に接続されている。NMOSトランジスタ14aのソースと当該NMOSトランジスタ14aが形成されているP型ウェルは、NMOSトランジスタ14aのドレインに電気的に接続されている。
NMOSトランジスタ14bのソースと当該NMOSトランジスタ14bが形成されているP型ウェルとは、電気的に接続されている。NMOSトランジスタ14bのソースと当該NMOSトランジスタ14bが形成されているP型ウェルは、接地電位VSSに接続される電源線22aに接続されている。
こうして、NAND回路42が形成されている。
AND回路10bは、更に、Pチャネル型DTMOSトランジスタ24aとNチャネル型DTMOSトランジスタ26aとを含むCMOSインバータ(相補トランジスタ対)28aを有している。
NAND回路42の出力ノード18aは、CMOSインバータ28aの入力ノード30aに接続されている。即ち、NAND回路42の出力ノード18aは、Pチャネル型DTMOSトランジスタ24aのゲート及びNチャネル型DTMOSトランジスタ26aのゲートに電気的に接続されている。
Pチャネル型DTMOSトランジスタ24aのゲートは、当該DTMOSトランジスタが形成されているN型ウェルに電気的に接続されている。Nチャネル型DTMOSトランジスタ26aのゲートは、当該DTMOSトランジスタ26aが形成されているP型ウェルに電気的に接続されている。
Pチャネル型DTMOSトランジスタ24aのソースは、電源電位VDDに接続される電源線20aに接続されている。Nチャネル型DTMOSトランジスタ26aのソースは、接地電位VSSに接続される電源線22aに接続されている。
Pチャネル型DTMOSトランジスタ24aのドレインとNチャネル型DTMOSトランジスタ26aのドレインとは、互いに接続されている。Pチャネル型DTMOSトランジスタ24aのドレインとNチャネル型DTMOSトランジスタ26aのドレインとは、CMOSインバータ28aの出力ノード32aに接続されている。CMOSインバータ28aの出力ノード32aは、AND回路10bの出力端子OUTに接続されている。
このように、本実施形態によるAND回路10bも、初段の相補トランジスタ対16a,16bには、DTMOSトランジスタではないMOSトランジスタ12a,12b,14a,14bが用いられている。一方、終段の相補トランジスタ対28aには、DTMOSトランジスタ24a,26aが用いられている。このため、本実施形態においても、動作速度の低下を防止しつつ、電源電圧を低くすることができ、消費電力を低減することができる。
こうして、本実施形態によるAND回路10bが形成されている。
図4は、本実施形態による論理セルの例(その3)を示す回路図である。図4は、論理セル10の一例であるOR回路10cを示している。
図4に示すように、本実施形態によるOR回路10cは、PMOSトランジスタ12c,12dとNMOSトランジスタ14c,14dとを含むNOR回路76を有している。NOR回路76には、DTMOSトランジスタではないMOSトランジスタ12c,12d,14c,14dが用いられている。
入力端子IN1は、PMOSトランジスタ12cのゲート及びNMOSトランジスタ14cのゲートに電気的に接続されている。換言すれば、PMOSトランジスタ12cとNMOSトランジスタ14cとを含む相補トランジスタ対16cの入力ノード17cが、入力端子IN1に接続されている。
入力端子IN2は、PMOSトランジスタ12dのゲート及びNMOSトランジスタ14dのゲートに電気的に接続されている。換言すれば、PMOSトランジスタ12dとNMOSトランジスタ14dとを含む相補トランジスタ対16dの入力ノード17dが、入力端子IN2に接続されている。
PMOSトランジスタ12cのソースと当該PMOSトランジスタ12cが形成されているN型ウェルとは、電気的に接続されている。PMOSトランジスタ12cのソースと当該PMOSトランジスタ12cが形成されているN型ウェルは、PMOSトランジスタ12dのドレインに接続されている。
PMOSトランジスタ12dのソースと当該PMOSトランジスタ12dが形成されているN型ウェルとは、電気的に接続されている。PMOSトランジスタ12dのソースと当該PMOSトランジスタ12dが形成されているN型ウェルは、電源電位VDDに接続される電源線20bに接続されている。
PMOSトランジスタ12cのドレインとNMOSトランジスタ14cのドレインとNMOSトランジスタ14dのドレインは、NOR回路76の出力ノード18bに接続されている。
NMOSトランジスタ14cのソースと当該NMOSトランジスタ14cが形成されているP型ウェルとは、電気的に接続されている。NMOSトランジスタ14cのソースと当該NMOSトランジスタ14cが形成されているP型ウェルとは、接地電位VSSに接続される電源線22bに接続されている。
NMOSトランジスタ14dのソースと当該NMOSトランジスタ14dが形成されているP型ウェルとは、電気的に接続されている。NMOSトランジスタ14dのソースと当該NMOSトランジスタ14dが形成されているP型ウェルとは、接地電位VSSに接続される電源線22bに接続されている。
こうして、NOR回路76が形成されている。
OR回路10cは、更に、Pチャネル型DTMOSトランジスタ24bとNチャネル型DTMOSトランジスタ26bとを含むCMOSインバータ(相補トランジスタ対)28bを有している。
NOR回路76の出力ノード18bは、Pチャネル型DTMOSトランジスタ24bとNチャネル型DTMOSトランジスタ26bとを含むCMOSインバータ28bの入力ノード30bに接続されている。即ち、NOR回路76の出力ノード18bは、Pチャネル型DTMOSトランジスタ24bのゲート及びNチャネル型DTMOSトランジスタ26bのゲートに電気的に接続されている。
Pチャネル型DTMOSトランジスタ24bのゲートは、当該DTMOSトランジスタ24bが形成されているN型ウェルに電気的に接続されている。Nチャネル型DTMOSトランジスタ26bのゲートは、当該DTMOSトランジスタ26bが形成されているP型ウェルに電気的に接続されている。
Pチャネル型DTMOSトランジスタ24bのソースは、電源電位VDDに接続される電源線20bに接続されている。Nチャネル型DTMOSトランジスタ26bのソースは、接地電位VSSに接続される電源線22bに接続されている。
Pチャネル型DTMOSトランジスタ24bのドレインとNチャネル型DTMOSトランジスタ26bのドレインとは、互いに接続されている。Pチャネル型DTMOSトランジスタ24bのドレインとNチャネル型DTMOSトランジスタ26bのドレインとは、CMOSインバータ28bの出力ノード32bに接続されている。CMOSインバータ28bの出力ノード32bは、OR回路10cの出力端子OUTに接続されている。
このように、本実施形態によるOR回路10cも、複数段に接続された複数の相補トランジスタ対16c,16d,28bを有している。そして、OR回路10cの入力端子IN1、IN2に電気的に接続される相補トランジスタ対16c,16d、即ち、初段の相補トランジスタ対16c,16dは、DTMOSトランジスタではないMOSトランジスタ12c,12d,14c,14dにより形成されている。一方、OR回路10cの出力端子OUTに電気的に接続される相補トランジスタ対28b、即ち、終段の相補トランジスタ対28bは、DTMOSトランジスタ24b,26bにより形成されている。
本実施形態においても、入力容量を小さくすることを要する初段の相補トランジスタ対16c、16dにおいては、DTMOSトランジスタではないMOSトランジスタ12c,12d,14c,14dを用いる。一方、初段以外においては、リーク電流の小さいDTMOSトランジスタ24b,26bを用いて相補トランジスタ対28bを形成する。このため、本実施形態においても、動作速度の低下を防止しつつ、消費電力を低減することができる。
こうして、本実施形態によるOR回路10cが形成されている。
図5は、本実施形態による論理セルの例(その4)を示す回路図である。図5は、論理セル10の一例であるフリップフロップ回路10dを示している。より具体的には、図5は、クロックドインバータを用いたD型フロップフロップ回路10dを示している。
図5に示すように、フリップフロップ回路10dは、複数段に接続されたインバータ102a〜102fを有している。
入力端子INは、クロックドインバータ102aの入力端子に接続されている。クロックドインバータ102aの出力端子は、インバータ102bの入力端子に接続されている。インバータ102bの出力端子は、クロックドインバータ102cの入力端子とクロックドインバータ102dの入力端子とに接続されている。クロックドインバータ102cの出力端子は、インバータ102bの入力端子に接続されている。
クロックドインバータ102dの出力端子は、インバータ102eの入力端子に接続されている。インバータ102eの出力端子は、クロックドインバータ102fの入力端子に接続されている。クロックドインバータ102fの出力端子は、インバータ102eの入力端子に接続されている。インバータ102eの出力端子は、フリップフロップ回路10dの出力端子OUTに接続されている。
図6(a)は、フリップフロップ回路10dの初段に用いられるクロックドインバータ102aの回路図である。
図6(a)に示すように、クロックドインバータ102aは、PMOSトランジスタ12eとPMOSトランジスタ12fとNMOSトランジスタ14eとNMOSトランジスタ14fとを有している。これらのMOSトランジスタ12e,12f,14e,14fとしては、DTMOSトランジスタではないMOSトランジスタが用いられている。
入力端子X1は、PMOSトランジスタ12eのゲートとNMOSトランジスタ14fのゲートとに接続されている。即ち、入力端子X1は、PMOSトランジスタ12eとNMOSトランジスタ14fとから形成される相補トランジスタ対16eの入力ノード17eに接続されている。
PMOSトランジスタ12eのソースは、電源電位VDDに電気的に接続される電源線20cに接続されている。PMOSトランジスタ12eのドレインは、PMOSトランジスタ12fのソースに接続されている。PMOSトランジスタ12fのドレインは、NMOSトランジスタ14eのドレインに接続されている。PMOSトランジスタ12fのドレインとNMOSトランジスタ14eのドレインとは、クロックドインバータ102aの出力ノード18cに接続されている。クロックドインバータ102aの出力ノード18cは、出力端子Y1に接続されている。
PMOSトランジスタ12eが形成されているN型ウェルとPMOSトランジスタ12fが形成されているN型ウェルは、電源電位VDDに電気的に接続される電源線20cに接続されている。
NMOSトランジスタ14eのソースは、NMOSトランジスタ14fのドレインに接続されている。NMOSトランジスタ14fのソースは、接地電位VSSに接続される電源線22cに接続されている。NMOSトランジスタ14eが形成されているP型ウェルとNMOSトランジスタ14fが形成されているP型ウェルとは、接地電位VSSに接続される電源線22cに接続されている。
PMOSトランジスタ12fのゲートには、クロック信号/CLKが接続されている。NMOSトランジスタ14eのゲートには、クロック信号CLKが接続されている。
こうして、クロックドインバータ102aが形成されている。
このように初段のクロックドインバータ102aは、PMOSトランジスタ12eとNMOSトランジスタ14fとを含む相補トランジスタ対16eを有している。かかる相補トランジスタ対16eには、DTMOSトランジスタではないMOSトランジスタ12e,14fが用いられている。
図6(b)は、フリップフロップ回路10dの初段以外に用いられるインバータ102b、102eの回路図である。
図6(b)に示すように、初段以外に用いられるインバータ102b、102eは、Pチャネル型DTMOSトランジスタ24cとNチャネル型DTMOSトランジスタ26cとを含む相補トランジスタ対28cを有している。
インバータ102b、102eの入力端子X2は、Pチャネル型DTMOSトランジスタ24cとNチャネル型DTMOSトランジスタ26cとを含むCMOSインバータ124の入力ノード17fに接続されている。即ち、インバータ102b、102eの入力端子X2は、Pチャネル型DTMOSトランジスタ24cのゲート及びNチャネル型DTMOSトランジスタ26cのゲートに電気的に接続されている。
Pチャネル型DTMOSトランジスタ24cのゲートは、当該DTMOSトランジスタ24cが形成されているN型ウェルに電気的に接続されている。Nチャネル型DTMOSトランジスタ26cのゲートは、当該DTMOSトランジスタ26cが形成されているP型ウェルに電気的に接続されている。
Pチャネル型DTMOSトランジスタ24cのソースは、電源電位VDDに接続される電源線20dに接続されている。Nチャネル型DTMOSトランジスタ26cのソースは、接地電位VSSに接続される電源線22dに接続されている。
Pチャネル型DTMOSトランジスタ24cのドレインとNチャネル型DTMOSトランジスタ26cのドレインとは、互いに接続されている。Pチャネル型DTMOSトランジスタ24cのドレインとNチャネル型DTMOSトランジスタ26cのドレインとは、CMOSインバータ28cの出力ノード18dに接続されている。CMOSインバータ28cの出力ノード18dは、インバータ回路102b、102eの出力端子Y2に接続されている。
こうして、初段以外に用いられるドインバータ102b、102eが形成されている。
このように初段以外に用いられるドインバータ102b、102eは、Pチャネル型DTMOSトランジスタ24cとNチャネル型DTMOSトランジスタ26cとを含む相補トランジスタ対28cを有している。
図7は、フリップフロップ回路10dの初段以外に用いられるクロックドインバータ102c、102d、102fの回路図である。
図7に示すように、クロックドインバータ102c、102d、102fは、Pチャネル型DTMOSトランジスタ24d,24eとNチャネル型DTMOSトランジスタ26d,26eとを有している。
入力端子X3は、Pチャネル型DTMOSトランジスタ24dのゲートとNチャネル型DTMOSトランジスタ26eのゲートとに接続されている。即ち、入力端子X3は、Pチャネル型DTMOSトランジスタ24dとNチャネル型DTMOSトランジスタ26eとを含む相補トランジスタ対28dの入力ノード17gに接続されている。
クロック信号/CLKは、Pチャネル型DTMOSトランジスタ24eのゲートに接続されている。クロック信号CLKは、Nチャネル型DTMOSトランジスタ26dのゲートに接続されている。
Pチャネル型DTMOSトランジスタ24dのソースは、電源電位VDDに電気的に接続される電源線20eに接続されている。
Pチャネル型DTMOSトランジスタ24dのゲートと当該DTMOSトランジスタ24dが形成されているN型ウェルとは電気的に接続されている。
PMOS型DTMOSトランジスタ24dのドレインは、Pチャネル型DTMOSトランジスタ24eのソースに接続されている。
Pチャネル型DTMOSトランジスタ24eのゲートと当該DTMOSトランジスタ24eが形成されているN型ウェルとは電気的に接続されている。
Pチャネル型DTMOSトランジスタ24eのドレインとNチャネル型DTMOSトランジスタ26dのドレインとは互いに接続されている。Pチャネル型DTMOSトランジスタ24eのドレインとNチャネル型DTMOSトランジスタ26dのドレインとは、出力ノード18eに接続されている。出力ノード18eは、クロックドインバータ102c、102d、102fの出力端子Y3に接続されている。
Nチャネル型DTMOSトランジスタ26dのソースは、Nチャネル型DTMOSトランジスタ26eのドレインに接続されている。
Nチャネル型DTMOSトランジスタ26dのゲートと当該DTMOSトランジスタ26dが形成されているP型ウェルとは電気的に接続されている。
Nチャネル型DTMOSトランジスタ26eのソースは、接地電位VSSに電気的に接続される電源線22eに接続されている。
Nチャネル型DTMOSトランジスタ26eのゲートと当該DTMOSトランジスタ26eが形成されているP型ウェルとは電気的に接続されている。
こうして、DTMOSトランジスタ24d,24e,26d,26eを用いたクロックドインバータ102c、102d、102fが形成されている。
こうして、複数段にインバータ102a〜102fが接続されたフリップフロップ回路10dが形成されている。
このように、本実施形態によるフリップフロップ回路10dにおいても、入力端子INに接続される相補トランジスタ対16eには、DTMOSトランジスタではないMOSトランジスタ12e,14fが用いられている。一方、初段以外の相補トランジスタ対28c、28dにおいては、DTMOSトランジスタ24c,24d,26c,26eが用いられている。このため、本実施形態においても、動作速度の低下を防止しつつ、電源電圧を低くすることができ、消費電力を低下させることができる。
図8は、本実施形態による半導体装置の論理セルにおけるトランジスタのレイアウトの例を示す平面図である。
なお、ここでは、論理セル10としてバッファ回路10aを例に説明するが、論理セル10はバッファ回路10aに限定されるものではなく、様々な種類の論理セル10に適用することができる。
P型のMOSトランジスタが形成される12AとN型のMOSトランジスタが形成される領域14Aとは、図8の紙面上下方向おいて隣接するように配されている。図8における紙面上下方向は、ゲート配線274,276(図51参照)の長手方向と一致する。
P型DTMOSトランジスタが形成される24AとN型DTMOSトランジスタが形成される領域26Aとは、図8の紙面上下方向において隣接するように配されている。
PMOSトランジスタが形成される領域12AとPチャネル型DTMOSトランジスタが形成される領域24Aとは、図8の紙面左右方向において隣接するように配されている。図8における紙面左右方向は、ゲート配線274,276の長手方向に対して垂直な方向である。
NMOSトランジスタが形成される領域14AとNチャネル型DTMOSトランジスタが形成される領域26Aとは、図8の紙面左右方向において隣接するように配されている。
図9は、本実施形態による半導体装置の一部を示す断面図である。図9(a)は、図8のA−A′線に対応する断面図であり、図9(b)は、図8のB−B線に対応する断面図である。
図9に示すように、半導体基板152には、素子分離領域154と、素子分離領域154より浅く形成された素子分離領域156とが形成されている。半導体基板152としては、例えばP型のシリコン基板が用いられている。素子分離領域154、156は、例えばSTI(Shallow Trench Isolation)法により形成されている。素子分離領域154、156の材料としては、例えば二酸化シリコンが用いられている。PMOSトランジスタ12が形成される素子領域158及びNMOSトランジスタ14が形成される素子領域170は、素子分離領域154により画定されている。
後述するN型ウェル158を電源電位VDDに電気的に接続するためのウェルタップ領域(コンタクト領域)160は、素子分離領域154により画定されている。後述するP型ウェル162を接地電位VSSに電気的に接続するためのウェルタップ領域164は、素子分離領域154により画定されている。後述するN型ウェル166をPチャネル型DTMOSトランジスタ24のゲートに接続するためのウェルタップ領域238は、素子分離領域154と素子分離領域156とにより画定されている。
後述するP型ウェル170を接地電位VSSに電気的に接続するためのウェルタップ領域172は、素子分離領域154により画定されている。後述するN型ウェル174を電源電位VDDに電気的に接続するためのウェルタップ領域176は、素子分離領域154により画定されている。後述するP型ウェル178をNチャネル型DTMOSトランジスタ26のゲートに接続するためのウェルタップ領域240は、素子分離領域154と素子分離領域156とにより画定されている。
図9(a)に示すように、PMOSトランジスタ12が形成される素子領域230(図32参照)を含む領域には、N型ウェル158が形成されている。N型ウェル158は、N型ウェル158を電源電位VDDに電気的に接続するためのウェルタップ領域160をも含むように形成されている。
Pチャネル型DTMOSトランジスタ24が形成される素子領域232(図25参照)を含む領域には、P型ウェル162が形成されている。P型ウェル162は、P型ウェル162を接地電位VSSに電気的に接続するためのウェルタップ領域164をも含むように形成されている。P型ウェル162の下面は、素子分離領域154の下面より下方に位置している。
Pチャネル型DTMOSトランジスタ24が形成される素子領域232を含む領域には、N型ウェル166が形成されている。N型ウェル166は、N型ウェル166をPチャネル型DTMOSトランジスタ24のゲートに電気的に接続するためのウェルタップ領域238をも含むように形成されている。N型ウェル166はP型ウェル162より浅く形成されている。N型ウェル166の下面は、素子分離領域154の下面より上方に位置し、素子分離領域156の下面より下方に位置している。
図9(b)に示すように、NMOSトランジスタ14が形成される素子領域234(図25参照)を含む領域には、P型ウェル170が形成されている。P型ウェル170は、P型ウェル170を電源電位VSSに電気的に接続するためのウェルタップ領域172をも含むように形成されている。
Nチャネル型DTMOSトランジスタ26が形成される素子領域236(図25参照)を含む領域には、N型ウェル174が形成されている。N型ウェル174は、N型ウェル174を電源電位VDDに電気的に接続するためのウェルタップ領域176をも含むように形成されている。N型ウェル174の下面は、素子分離領域154の下面より下方に位置している。
Nチャネル型DTMOSトランジスタ26が形成される素子領域236を含む領域には、P型ウェル178が形成されている。P型ウェル178は、P型ウェル178をNチャネル型DTMOSトランジスタ26のゲートに電気的に接続するためのウェルタップ領域240をも含むように形成されている。P型ウェル178はN型ウェル174より浅く形成されている。P型ウェル178の下面は、素子分離領域154の下面より上方に位置し、素子分離領域156の下面より下方に位置している。
N型ウェル158の深さとN型ウェル174の深さとは同じになっている。また、P型ウェル162の深さとP型ウェル170の深さとは同じになっている。
N型ウェル158上には、PMOSトランジスタ12のゲート電極184がゲート絶縁膜182を介して形成されている。
P型ウェル170上には、NMOSトランジスタ14のゲート電極186がゲート絶縁膜182を介して形成されている。
PMOSトランジスタ12のゲート電極184とNMOSトランジスタ14のゲート電極186とは、互いに接続されている。即ち、N型ウェル158上及びP型ウェル170上に形成されたゲート配線の一部がPMOSトランジスタ12のゲート電極182となっており、かかるゲート配線の他の一部がNMOSトランジスタ14のゲート電極186となっている。
PMOSトランジスタ12のゲート電極184の両側の半導体基板152内には、エクステンションソース/ドレイン構造の浅い不純物領域を形成するP型のエクステンション領域(低濃度不純物領域)188が形成されている。
ゲート電極184の側壁部分には、サイドウォール絶縁膜190が形成されている。
サイドウォール絶縁膜190が形成されたゲート電極184の両側の半導体基板152内には、エクステンションソース/ドレイン構造の深い不純物領域を形成するP型の高濃度不純物領域192が形成されている。
低濃度不純物領域188と高濃度不純物領域192とによりエクステンションソース/ドレイン構造のソース/ドレイン領域194が形成されている。
こうして、ゲート電極184とソース/ドレイン領域194とを有するPMOSトランジスタ12が形成されている。
NMOSトランジスタ14のゲート電極186の両側の半導体基板152内には、エクステンションソース/ドレイン構造の浅い不純物領域を形成するN型のエクステンション領域(低濃度不純物領域)196が形成されている。
ゲート電極186の側壁部分には、サイドウォール絶縁膜190が形成されている。
サイドウォール絶縁膜190が形成されたゲート電極186の両側の半導体基板152内には、エクステンションソース/ドレイン構造の深い不純物領域を形成するN型の高濃度不純物領域198が形成されている。
低濃度不純物領域196と高濃度不純物領域198とによりエクステンションソース/ドレイン構造のソース/ドレイン領域200が形成されている。
こうして、ゲート電極186とソース/ドレイン領域200とを有するNMOSトランジスタ14が形成されている。
N型ウェル166上には、Pチャネル型DTMOSトランジスタ24のゲート電極202がゲート絶縁膜182を介して形成されている。
P型ウェル178上には、Nチャネル型DTMOSトランジスタ26のゲート電極204がゲート絶縁膜182を介して形成されている。
Pチャネル型DTMOSトランジスタ24のゲート電極202とNチャネル型DTMOSトランジスタ26のゲート電極204とは、互いに接続されている。即ち、N型ウェル166上及びP型ウェル178上に形成されたゲート配線の一部がPチャネル型DTMOSトランジスタ24のゲート電極202やNチャネル型DTMOSトランジスタ26のゲート電極204となっている。
Pチャネル型DTMOSトランジスタ24のゲート電極202の両側の半導体基板152内には、エクステンションソース/ドレイン構造の浅い不純物領域を形成するP型のエクステンション領域(低濃度不純物領域)206が形成されている。
ゲート電極202の側壁部分には、サイドウォール絶縁膜190が形成されている。
サイドウォール絶縁膜190が形成されたゲート電極202の両側の半導体基板152内には、エクステンションソース/ドレイン構造の深い不純物領域を形成するP型の高濃度不純物領域208が形成されている。
低濃度不純物領域206と高濃度不純物領域208とによりエクステンションソース/ドレイン構造のソース/ドレイン領域210が形成されている。
こうして、ゲート電極202とソース/ドレイン領域210とを有するPチャネル型DTMOSトランジスタ24が形成されている。
Pチャネル型DTMOSトランジスタ24のゲート電極202は、ウェルタップ領域238に形成されたN型のコンタクト層169を介して、N型ウェル166に電気的に接続されている。
Nチャネル型DTMOSトランジスタ26のゲート電極204の両側の半導体基板152内には、エクステンションソース/ドレイン構造の浅い不純物領域を形成するN型のエクステンション領域(低濃度不純物領域)212が形成されている。
ゲート電極204の側壁部分には、サイドウォール絶縁膜190が形成されている。
サイドウォール絶縁膜190が形成されたゲート電極204の両側の半導体基板152内には、エクステンションソース/ドレイン構造の深い不純物領域を形成するN型の高濃度不純物領域214が形成されている。
低濃度不純物領域212と高濃度不純物領域214とによりエクステンションソース/ドレイン構造のソース/ドレイン領域216が形成されている。
こうして、ゲート電極204とソース/ドレイン領域216とを有するNチャネル型DTMOSトランジスタ26が形成されている。
Nチャネル型DTMOSトランジスタ26のゲート電極204は、ウェルタップ領域240に形成されたP型のコンタクト層181を介して、P型ウェル178に電気的に接続されている。
N型ウェル158は、ウェルタップ領域160に形成されたN型のコンタクト層161及び電源線20を介して電源電位VDDに電気的に接続されている。P型ウェル162は、ウェルタップ領域164に形成されたP型のコンタクト層165及び電源線22を介して接地電位VSSに電気的に接続されている。
P型ウェル170は、ウェルタップ領域172に形成されたP型のコンタクト層173及び電源線22を介して接地電位VSSに電気的に接続されている。N型ウェル174は、ウェルタップ領域176に形成されたN型のコンタクト層177及び電源線20を介して電源電位VDDに電気的に接続されている。
こうして、本実施形態による半導体装置が形成されている。
このように、本実施形態による半導体装置では、論理セル10に含まれる複数段の相補トランジスタ対16,28のうちの初段に、DTMOSトランジスタではないMOSトランジスタ12,14が用いられている。かかるMOSトランジスタ12,14の入力容量は比較的小さいため、入力容量の比較的小さい論理セル10が得られ、論理セル10の入力信号の波形が鈍るのを防止し得る。一方、論理セル10に含まれる複数段の相補トランジスタ対16,28のうちの終段には、DTMOSトランジスタ24,26が用いられている。DTMOSトランジスタ24,26は、リーク電流が小さく、駆動能力が高い。従って、本実施形態によれば、動作速度の低下を防止しつつ、電源電圧を低電圧化することができ、消費電力を低減することができる。
(評価結果)
本実施形態による半導体装置の評価結果について図10乃至図16を用いて説明する。
図10乃至図15に示すシミュレーションにおいては、入力信号をLレベルからHレベルに変化させ、測定端子(Monitor端子)における電位を求めた。Lレベルの際における入力信号の電位は0Vとし、Hレベルの際における入力信号の電位は0.5Vとした。入力信号がLレベルからHレベルに変化してから、出力端子の電位がHレベルの電位の50%に達するまでの時間を、遅延時間とした。Hレベルの電位の50%は、図10〜図14において破線を用いて図示した。
図10(a)は、シミュレーション(その1)に用いた回路を示す図である。図10(b)は、シミュレーション(その1)の結果を示すグラフである。図10(b)における横軸は経過時間を示しており、図10(b)における縦軸は測定端子(Monitor)の電位を示している。
図10(a)に示すように、シミュレーション(その1)では、1つのインバータ1aを設け、インバータ1aの出力側に負荷容量(可変容量)Cloadを接続し、インバータ1aの出力波形を求めた。
参考例1〜5では、DTMMOSトランジスタではないMOSトランジスタによりCMOSインバータ1aを形成した。
参考例6〜10では、DTMMOSトランジスタによりCMOSインバータ1aを形成した。
参考例1,参考例6では、負荷容量Cloadを0fFとした。参考例2,参考例7では、負荷容量Cloadを1fFとした。参考例3,参考例8では、負荷容量Cloadを2fFとした。参考例4,参考例9では、負荷容量Cloadを5fFとした。参考例5,参考例10では、負荷容量Cloadを10fFとした。
図10(b)から分かるように、DTMOSトランジスタによりCMOSインバータ1aを形成した参考例6〜10の方が、DTMOSトランジスタではないMOSトランジスタによりCMOSインバータ1aを形成した参考例1〜5よりも出力波形が急峻である。参考例6〜10が参考例1〜5よりも出力波形が急峻になるのは、DTMOSトランジスタの方が、DTMOSトランジスタではないMOSトランジスタよりも駆動能力が高いためである。
また、参考例1〜4と参考例6〜9とをそれぞれ比較して分かるように、参考例1〜4の方が参考例6〜9よりも遅延時間が短い。即ち、負荷容量Cloadが比較的小さい場合には、DTMOSトランジスタではないMOSトランジスタによりCMOSインバータ1aを形成した場合の方が、DTMOSトランジスタによりCMOSインバータ1aを形成した場合よりも遅延時間が短い。
一方、参考例5と参考例10とを比較して分かるように、参考例10の方が参考例5よりも遅延時間が短い。即ち、負荷容量Cloadが比較的大きい場合には、DTMOSトランジスタによりCMOSインバータ1aを形成した場合の方が、DTMOSではないMOSトランジスタによりCMOSインバータ1aを形成した場合よりも遅延時間が短い。
図11(a)は、シミュレーション(その2)に用いた回路を示す図である。図11(b)は、シミュレーション(その2)の結果を示すグラフである。図11(b)における横軸は経過時間を示しており、図11(b)における縦軸は測定端子(Monitor)の電圧を示している。
図11(a)に示すように、シミュレーション(その2)では、2つのインバータ2a、2bを直列に接続し、インバータ2aとインバータ2bとの間の配線に負荷容量(可変容量)Cloadを接続し、インバータ2aの出力波形を求めた。
参考例11〜20のいずれにおいても、DTMOSトランジスタによりインバータ2aを形成した。
また、参考例11〜15では、DTMMOSトランジスタではないMOSトランジスタによりCMOSインバータ2bを形成した。DTMMOSトランジスタではないMOSトランジスタによりCMOSインバータ2bを形成した場合には、かかるCMOSインバータ2bの入力容量を0.89fFとした。
また、参考例16〜20では、DTMMOSトランジスタによりCMOSインバータ2bを形成した。DTMMOSトランジスタによりCMOSインバータ2bを形成した場合には、かかるCMOSインバータ2bの入力容量を1.77fFとした。
参考例11,参考例16では、負荷容量Cloadを0fFとした。参考例12,参考例17では、負荷容量Cloadを1fFとした。参考例13,参考例18では、負荷容量Cloadを2fFとした。参考例14,参考例19では、負荷容量Cloadを5fFとした。参考例15,参考例20では、負荷容量Cloadを10fFとした。
参考例11〜15と参考例16〜20とをそれぞれ比較して分かるように、可変容量Cloadの値にかかわらず、参考例16〜20の方が、参考例11〜15よりも遅延時間がそれぞれ長い。即ち、DTMOSトランジスタによりCMOSインバータ2bを形成した場合の方が、DTMOSトランジスタではないMOSトランジスタによりCMOSインバータ2bを形成した場合よりも遅延時間が長い。参考例16〜20の方が参考例11〜15よりも遅延時間が大きくなるのは、DTMOSトランジスタは、DTMOSトランジスタではないMOSトランジスタよりも入力容量が大きいためである。
図12(a)は、シミュレーション(その3)に用いた回路を示す図である。図12(b)は、シミュレーション(その3)の結果を示すグラフである。図12(b)における横軸は経過時間を示しており、図12(b)における縦軸は測定端子(Monitor)の電圧を示している。
シミュレーション(その3)では、2つのインバータ3a、3bを直列に接続し、インバータ3aとインバータ3bとの間の配線に負荷容量(固定容量)Cload1を接続し、インバータ3bの出力に負荷容量(可変容量)Cload2を接続した。そして、インバータ3aの出力波形を求めた。
参考例21〜30のいずれにおいても、DTMOSトランジスタによりインバータ3aを形成した。
また、参考例21〜25では、DTMMOSトランジスタではないMOSトランジスタによりCMOSインバータ3bを形成した。DTMMOSトランジスタではないMOSトランジスタによりCMOSインバータ3bを形成した場合には、かかるCMOSインバータ3bの入力容量を0.89fFとした。
また、参考例26〜30では、DTMMOSトランジスタによりCMOSインバータ3bを形成した。DTMMOSトランジスタによりCMOSインバータ3bを形成した場合には、かかるCMOSインバータ3bの入力容量を1.77fFとした。
固定容量Cload1は5.0fFとした。
参考例21,参考例26では、負荷容量Cload2を0fFとした。参考例22,参考例27では、負荷容量Cload2を1fFとした。参考例23,参考例28では、負荷容量Cload2を2fFとした。参考例24,参考例29では、負荷容量Cloadを5fFとした。参考例25,参考例30では、負荷容量Cload2を10fFとした。
参考例21〜30のいずれの場合においても、可変容量Cload2の値が大きくなるに伴って遅延時間が大きくなっている。
また、参考例21〜24と参考例26〜29とを比較して分かるように、参考例21〜24の方が参考例26〜29よりも遅延時間が短い。即ち、負荷容量Cloadが比較的小さい場合には、DTMOSトランジスタではないMOSトランジスタによりCMOSインバータ3bを形成した場合の方が、DTMOSトランジスタによりCMOSインバータ3bを形成した場合よりも遅延時間が短い。これは、DTMOSトランジスタではないMOSトランジスタの方が、DTMOSトランジスタよりも入力容量が小さいためである。
また、参考例25と参考例30とを比較して分かるように、参考例30の方が参考例25よりも遅延時間が短い。即ち、負荷容量Cload2が比較的大きい場合には、DTMOSトランジスタによりCMOSインバータ3bを形成した場合の方が、DTMOSトランジスタではないMOSトランジスタによりCMOSインバータ3bを形成した場合よりも遅延時間が短い。これは、DTMOSトランジスタの方が、DTMOSトランジスタではないCMOSトランジスタよりも駆動能力が高いためである。
このように、負荷容量Cload2の値が比較的小さい場合には、DTMOSトランジスタではないMOSトランジスタによりCMOSインバータ3bを形成した場合の方が、遅延時間の観点からは有利である。
一方、負荷容量Cload2の値が比較的大きい場合には、DTMOSトランジスタによりCMOSインバータ3bを形成した場合の方が、遅延時間の観点からは有利である。
なお、ここでは、1つのインバータ3aに1つのインバータ3bが接続された回路を例に説明したが、インバータ3aの出力に複数のインバータ3bが並列に接続される場合もあり得る。即ち、Fanoutの数が2以上の場合もあり得る。Fanoutの数が大きくなるほど、インバータ3bの入力容量が信号遅延に及ぼす影響は大きくなる。従って、Fanoutの数が大きい場合には、DTMOSトランジスタではないMOSトランジスタによりCMOSインバータ3bを形成した場合の方が、遅延時間の観点からは有利であると考えられる。
図13(a)は、シミュレーション(その4)に用いた回路を示す図である。図13(b)は、シミュレーション(その4)の結果を示すグラフである。図13(b)における横軸は経過時間を示しており、図13(b)における縦軸は測定端子(Monitor)の電圧を示している。
シミュレーション(その4)では、2つのインバータ4a、4bを直列に接続し、インバータ4aとインバータ4bとの間の配線に負荷容量(可変容量)Cload1を接続し、インバータ4bの出力に負荷容量(固定容量)Cload2を接続した。そして、インバータ4aの出力波形を求めた。
参考例31〜40のいずれにおいても、DTMOSトランジスタによりインバータ4aを形成した。
また、参考例31〜35では、DTMMOSトランジスタではないMOSトランジスタによりCMOSインバータ4bを形成した。DTMMOSトランジスタではないMOSトランジスタによりCMOSインバータ4bを形成した場合には、かかるCMOSインバータ4bの入力容量を0.89fFとした。
また、参考例36〜40では、DTMMOSトランジスタによりCMOSインバータ4bを形成した。DTMMOSトランジスタによりCMOSインバータ4bを形成した場合には、かかるCMOSインバータ4bの入力容量を1.77fFとした。
固定容量Cload2は5.0fFとした。
参考例31,参考例36では、負荷容量Cload1を0fFとした。参考例32,参考例37では、負荷容量Cload1を1fFとした。参考例33,参考例38では、負荷容量Cload1を2fFとした。参考例34,参考例39では、負荷容量Cload1を5fFとした。参考例35,参考例40では、負荷容量Cload1を10fFとした。
参考例31〜35と参考例36〜40とをそれぞれ比較して分かるように、参考例31〜35の方が参考例36〜40よりも遅延時間が短い。即ち、DTMOSトランジスタではないMOSトランジスタによりCMOSインバータ4bを形成した場合の方が、DTMOSトランジスタによりCMOSインバータ4bを形成した場合よりも遅延時間が短い。この傾向は、負荷容量Cload2の値が小さいほど顕著である。
図14(a)は、シミュレーション(その5)に用いた回路を示す図である。図14(b)は、シミュレーション(その5)の結果を示すグラフである。図14(b)における横軸は経過時間を示しており、図14(b)における縦軸は測定端子(Monitor)の電圧を示している。
シミュレーション(その5)では、3つのインバータ5a、5b、5cを直列に接続し、インバータ5aとインバータ5bとの間の配線に負荷容量(固定容量)Cload1を接続し、インバータ5cの出力に負荷容量(可変容量)Cload2を接続した。そして、インバータ5bとインバータ5cとにより形成されるバッファ7の出力、即ち、インバータ5cの出力の波形を求めた。
参考例41〜50のいずれにおいても、DTMOSトランジスタによりインバータ5a、5cを形成した。
また、参考例41〜45では、DTMMOSトランジスタではないMOSトランジスタによりCMOSインバータ5bを形成した。DTMMOSトランジスタではないMOSトランジスタによりCMOSインバータ5bを形成した場合には、かかるCMOSインバータ5bの入力容量を0.89fFとした。
また、参考例46〜50では、DTMMOSトランジスタによりCMOSインバータ5bを形成した。DTMMOSトランジスタによりCMOSインバータ5bを形成した場合には、かかるCMOSインバータ5bの入力容量を1.77fFとした。
固定容量Cload1は5.0fFとした。
参考例41,参考例46では、負荷容量Cload2を0fFとした。参考例42,参考例47では、負荷容量Cload2を1fFとした。参考例43,参考例48では、負荷容量Cload2を2fFとした。参考例44,参考例49では、負荷容量Cload2を5fFとした。参考例45,参考例50では、負荷容量Cload2を10fFとした。
参考例43と参考例48とを比較して分かるように、参考例43と参考例48とは遅延時間は同等である。
参考例41、42と参考例46、47とをそれぞれ比較して分かるように、参考例41、42の方が参考例46、47よりも遅延時間が短い。即ち、負荷容量Cloadが比較的小さい場合には、DTMOSトランジスタではないMOSトランジスタによりCMOSインバータ5bを形成した場合の方が、DTMOSトランジスタによりCMOSインバータ5bを形成した場合よりも遅延時間が短い。
一方、参考例44,45と参考例49,50とをそれぞれ比較して分かるように、参考例49,50の方が参考例44,45よりも遅延時間が短い。即ち、負荷容量Cloadが比較的大きい場合には、DTMOSトランジスタによりCMOSインバータ5bを形成した場合の方が、DTMOSトランジスタではないMOSトランジスタによりCMOSインバータ5bを形成した場合よりも遅延時間が短い。
図15(a)は、シミュレーション(その6)に用いた回路を示す図である。図15(b)は、シミュレーション(その6)の結果を示すグラフである。図15(b)における横軸はバッファの入力側の負荷容量Cload1の値を示しており、図15(b)における縦軸はバッファの出力側の負荷容量Cload2の値を示している。
シミュレーション(その6)では、3つのインバータ6a、6b、6cを直列に接続し、インバータ6aとインバータ6bとの間の配線に負荷容量(可変容量)Cload1を接続し、インバータ6cの出力に負荷容量(可変容量)Cload2を接続した。そして、インバータ6bとインバータ6cとにより形成されるバッファ8の出力、即ち、インバータ6cの出力における遅延時間を求めた。
DTMOSトランジスタではないMOSトランジスタによりインバータ6bが形成されている場合の遅延時間T1から、DTMOSトランジスタによりインバータ6bが形成されている場合の遅延時間T2を減算した値(T1−T2)を図15(b)に示した。
図15(b)において破線で囲んだ部分においては、DTMOSトランジスタではないMOSトランジスタによりインバータ6bを形成した場合の方が、DTMOSトランジスタによりインバータ6bを形成した場合と比較して、遅延時間の観点では有利である。即ち、バッファ7の入力側の負荷容量Cload1やバッファ7の出力側の負荷容量Cload2が比較的小さい場合には、DTMOSトランジスタではないMOSトランジスタによりインバータ6bを形成した場合の方が、遅延時間の観点では有利である。
一方、図15(b)において破線で囲んだ部分以外においては、DTMOSトランジスタによりインバータ6bを形成した場合の方が、DTMOSトランジスタではないMOSトランジスタによりインバータ6bを形成した場合と比較して、有利である。即ち、バッファ7の入力側の負荷容量Cload1やバッファ7の出力側の負荷容量Cload2が比較的大きい場合には、DTMOSトランジスタによりインバータ6bを形成した場合の方が、遅延時間の観点からは有利である。
図14(a)に示す回路のうちのインバータ5a、5b及び負荷容量(固定容量)Cload1の部分は、図12(a)におけるインバータ3a、3b及び負荷容量(固定容量)Cload1の部分と同等である。図12を用いて上述したように、インバータ3bの負荷容量Cload2が比較的小さい場合には、DTMOSトランジスタではないCMOSトランジスタによりインバータ3bを形成した場合の方が、遅延時間の観点からは有利である。そして、図14(a)に示す回路においては、インバータ5bとインバータ5cとの間の容量は0fFとなっている。従って、図14(a)に示す回路においても、DTMOSトランジスタではないCMOSトランジスタによりインバータ5bを形成した場合の方が、DTMOSトランジスタによりインバータ5bを形成した場合と比較して、遅延時間の観点からは有利であると考えられる。
また、図15(a)のうちのインバータ6a、6b及び負荷容量(可変容量)Cload1の部分は、図13(a)におけるインバータ4a、4b及び負荷容量(可変容量)Cload1の部分と同等である。図13を用いて上述したように、DTMOSトランジスタではないMOSトランジスタによりインバータ4bを形成した場合の遅延時間の短縮効果は、負荷容量Cload1が小さいほど顕著である。このことは、図15(b)に示すシミュレーション結果とも符合する。
また、図14(a)に示すインバータ5aの出力に複数のインバータ5bが並列接続される場合、即ち、Fanoutが2以上の場合には、インバータ5bの入力容量が信号遅延に及ぼす影響は大きい。従って、Fanoutの数が大きい場合には、DTMOSトランジスタではないCMOSトランジスタによりインバータ5bを形成した場合の方が、遅延時間を短くし得ると考えられる。
このように、バッファ回路の初段にDTMOSトランジスタではないMOSトランジスタを用い、バッファ回路の終段にDTMOSトランジスタを用いれば、バッファ回路の全ての段をDTMOSトランジスタにより形成する場合と比較して、遅延時間を短くし得る。そして、この傾向は、並列に接続されるバッファ回路の数が多い場合、即ち、Fanoutの数が大きい場合により顕著となる。
図16(a)は、シミュレーション(その7)に用いた回路を示す図である。図16(b)は、シミュレーション(その7)の結果を示すグラフである。図16(b)は、立ち上がりの波形を示している。図16(b)における横軸は経過時間を示しており、図16(b)における縦軸はバッファ回路の出力端子の電圧を示している。
図16(a)に示すように、論理セル10を5段に接続した。論理セル10としては、バッファ回路を用いた。
実施例、比較例1,比較例2のいずれにおいても、CMOSインバータを2段に接続することによりバッファ回路10を形成した。また、実施例、比較例1,比較例2のいずれにおいても、1つのバッファ回路10の出力に、4つのバッファ回路10を並列に接続した。即ち、Fanoutの数を4とした。但し、図16(a)においては、並列に接続されている複数のバッファ回路10のうちの1つのバッファ回路10をそれぞれ示している。
実施例は、本実施形態に対応するものであり、1段目の相補トランジスタ対16にDTMOSトランジスタではないMOSトランジスタ12,14を用い、2段目の相補トランジスタ対28にDTMOSトランジスタ24,26を用いた。
比較例1は、1段目の相補トランジスタ対にも2段目の相補トランジスタ対にも、DTMMOSトランジスタではないMOSトランジスタを用いた。なお、比較例1におけるリーク電流と実施例におけるリーク電流とを同等に設定すべく、比較例1に用いたMOSトランジスタの閾値電圧は、実施例に用いたMOSトランジスタの閾値電圧より高く設定した。
比較例2は、1段目の相補トランジスタ対にも2段目の相補トランジスタ対にも、DTMOSトランジスタを用いた。
複数段に接続した論理セル10の各々の出力、即ち、各々のバッファ回路10の出力には、負荷容量Cloadを接続した。各々の負荷容量Cloadの大きさは、10pFとした。電源電圧VDDは、0.5Vとした。また、いずれの場合にも、LレベルからHレベルに変化する信号を、1段目の論理セル10の入力端子に入力した。
そして、4段目の論理セル10の出力の波形を観測した(Monitor)。
比較例1の場合には、波形の立ち上がり時間は57psecであった。
ここで、波形の立ち上がり時間とは、論理セル10の出力端子の電圧が、電源電圧の20%から電源電圧の80%に達するまでに要する時間のことである。
比較例1において、波形の立ち上がり時間が比較的長くなるのは、電源電圧の低下に伴い、MOSトランジスタの駆動能力が低くなっているためである。
比較例2の場合には、波形の立ち上がり時間は47.5psecであった。
比較例2における波形の立ち上がり時間が比較例1における波形の立ち上がり時間より短くなっているのは、DTMOSトランジスタの駆動能力が、DTMOSトランジスタではないMOSトランジスタの駆動能力より高いためである。
これに対し、実施例の場合、即ち、本実施形態の場合には、波形の立ち上がり時間は44.3psecであった。
また、上述したように、シミュレーション(その7)は、バッファ回路10の出力端子に4つのバッファ回路10が並列に接続されている場合、即ち、Fanoutの数が4の場合のものである。上述したように、バッファ回路10の初段にDTMOSトランジスタではないMOSトランジスタを用いることは、遅延時間の大幅な短縮に寄与する。従って、実施例では、比較例1,比較例2と比較して、出力の波形の立ち上がり時間が短くなっている。
このように、実施例において、波形の立ち上がり時間が短くなっているのは、論理セル10の入力容量が小さく、且つ、論理セル10の駆動能力が高いためである。
これらのことから、本実施形態によれば、電源電圧を低くした場合であっても、動作速度の速い、良好な半導体装置が得られることが分かる。
(半導体装置の製造方法)
次に、本実施形態による半導体装置の製造方法について図17乃至図52を用いて説明する。図17乃至図52は、本実施形態による半導体装置の製造方法を示す工程図である。図17、図19、図21、図23、図25、図27、図29、図31、図33、図35、図37、図39、図41、図43、図45、図47、図49、図51は、平面図である。図18、図20,図22,図24、図26,図28、図30、図32,図34、図36,図38、図40、図42、図44、図46,図48、図50、図52は、断面図である。図18、図20,図22,図24、図26,図28、図30、図32,図34の(a)、(b)、(c)は、図17、図19、図21、図23、図25、図27、図29、図31、図33のA−A′断面、B−B′断面、C−C′断面にそれぞれ対応している。図36,図38、図40、図42、図44、図46,図48、図50、図52の(a)、(b)、(c)は、図35、図37、図39、図41、図43、図45、図47、図49、図51のA−A′断面、B−B′断面、C−C′断面にそれぞれ対応している。
まず、図17及び図18に示すように、半導体基板152を用意する。半導体基板152としては、例えばシリコン基板を用いる。
次に、全面に、例えば熱酸化法により、例えば膜厚5〜15nm程度のシリコン酸化膜218を形成する。
次に、全面に、例えばCVD(Chemical Vapor Deposition、化学気相堆積)法により、例えば膜厚60〜100nm程度のシリコン窒化膜220を形成する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜222を形成する。
次に、フォトリソグラフィ技術を用いて、フォトレジスト膜222を素子領域(活性領域)230、232,234、236やウェルタップ領域160、164,170,176,238,240の平面形状にパターニングする。
次に、フォトレジスト膜222をマスクとして、例えばRIE(Reactive Ion Etching、反応性イオンエッチング)法により、シリコン窒化膜220及びシリコン酸化膜218をエッチングする。エッチングガスとしては、例えばCFX系ガスを用いる。
次に、例えばアッシングにより、フォトレジスト膜222を除去する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜224を形成する。
次に、フォトリソグラフィ技術を用いて、フォトレジスト膜224を浅い素子分離領域156(図9参照)の平面形状にパターニングする(図19及び図20参照)。
次に、フォトレジスト膜224及びシリコン窒化膜220をマスクとし、例えばRIE法により半導体基板152をエッチングすることにより、溝226を形成する。エッチング量は、例えば100〜340nm程度とする。エッチングガスとしては、例えばCl系ガスを用いる。
次に、例えばアッシングにより、フォトレジスト膜224を除去する(図21及び図22参照)。
次に、シリコン窒化膜220をマスクとし、例えばRIE法により、半導体基板152をエッチングする(図23及び図24参照)。エッチング量は、例えば60〜150nm程度とする。これにより、既に溝226が形成されていた箇所においては、溝226の深さが深くなる。浅い溝228の深さは、例えば60〜150nm程度とする。深い溝226の深さは、例えば250〜400nm程度とする。
次に、全面に、シリコン酸化膜を形成する。
次に、例えばCMP(Chemical Mechanical Polishing、化学的機械的研磨)法により、シリコン窒化膜220の表面が露出するまでシリコン酸化膜を研磨する。
この後、シリコン窒化膜220及びシリコン酸化膜218をエッチング除去する。
こうして、溝226、228内に素子分離領域154,156が形成される。PMOSトランジスタ12が形成される素子領域(活性領域)230が素子分離領域154により画定される。また、Pチャネル型DTMOSトランジスタ24が形成される素子領域232が素子分離領域154及び素子分離領域156により画定される。また、NMOSトランジスタ14が形成される素子領域234が素子分離領域154により画定される。また、Nチャネル型DTMOSトランジスタ26が形成される素子領域236が素子分離領域154及び素子分離領域156により画定される。また、コンタクト層169(図9参照)を形成するためのウェルタップ領域238が、素子分離領域154及び素子分離領域156により画定される。また、コンタクト層181(図9参照)を形成するためのウェルタップ領域240が、素子分離領域154及び素子分離領域156により画定される。また、コンタクト層161,165、173,177(図9参照)をそれぞれ形成するためのウェルタップ領域160、164,172,176(図9参照)が素子分離領域154により画定される(図25及び図26参照)。
次に、全面に、例えばスピンコート法により、フォトレジスト膜242を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜242をパターニングする。これにより、N型ウェル158,174が形成される領域を露出する開口部244がフォトレジスト膜242に形成される。
次に、フォトレジスト膜242をマスクとし、例えばイオン注入法により、N型のドーパント不純物を半導体基板152内に導入する。N型のドーパント不純物としては、例えばリン(P)を用いる。加速エネルギーは、例えば300〜400keVとする。ドーズ量は、例えば1.0×1013〜5.0×1013cm−2程度とする。こうして、N型ウェル158,174が形成される(図27及び図28参照)。
次に、例えばアッシングにより、フォトレジスト膜242を剥離する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜246を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜246をパターニングする。これにより、P型ウェル162,170が形成される領域を露出する開口部248がフォトレジスト膜246に形成される。
次に、フォトレジスト膜246をマスクとし、例えばイオン注入法により、P型のドーパント不純物を半導体基板152内に導入する。P型のドーパント不純物としては、例えばボロン(B)を用いる。加速エネルギーは、例えば100〜200keVとする。ドーズ量は、例えば1.0×1013〜5.0×1013cm−2程度とする。こうして、P型ウェル162,170が形成される(図29及び図30参照)。
次に、例えばアッシングにより、フォトレジスト膜246を剥離する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜250を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜250をパターニングする。これにより、P型ウェル178が形成される領域を露出する開口部252がフォトレジスト膜250に形成される。
次に、フォトレジスト膜250をマスクとし、例えばイオン注入法により、P型のドーパント不純物を半導体基板152内に導入する。P型のドーパント不純物としては、例えばBを用いる。加速エネルギーは、例えば30〜65keVとする。ドーズ量は、例えば5.0×1012〜5.0×1013cm−2程度とする。こうして、P型ウェル(ボディ領域)178が形成される(図31及び図32参照)。
次に、例えばアッシングにより、フォトレジスト膜250を剥離する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜254を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜254をパターニングする。これにより、N型ウェル166が形成される領域を露出する開口部256がフォトレジスト膜254に形成される。
次に、フォトレジスト膜254をマスクとし、例えばイオン注入法により、N型のドーパント不純物を半導体基板内に導入する。N型のドーパント不純物としては、例えばPを用いる。加速エネルギーは、例えば100〜160keVとする。ドーズ量は、例えば5.0×1012〜5.0×1013cm−2程度とする。こうして、N型ウェル(ボディ領域)166が形成される(図33及び図34参照)。
次に、例えばアッシングにより、フォトレジスト膜254を剥離する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜258を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜258をパターニングする。これにより、NMOSトランジスタ14が形成される素子領域234を露出する開口部260と、Nチャネル型DTMOSトランジスタ26が形成される素子領域236を露出する開口部260とが、フォトレジスト膜258に形成される。
次に、フォトレジスト膜258をマスクとし、例えばイオン注入法により、P型のドーパント不純物を半導体基板152内に導入する。P型のドーパント不純物としては、例えばインジウム(In)を用いる。加速エネルギーは、例えば50〜100keVとする。ドーズ量は、例えば1.5×1013cm−2以下とする。こうして、NMOSトランジスタ14が形成される素子領域234にP型のチャネルドープ層(チャネル不純物層)262が形成される。また、Nチャネル型DTMOSトランジスタが形成される素子領域236にP型のチャネルドープ層264が形成される(図35及び図36参照)。
次に、例えばアッシングにより、フォトレジスト膜258を剥離する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜266を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜266をパターニングする。これにより、PMOSトランジスタ12が形成される素子領域230を露出する開口部268と、Pチャネル型DTMOSトランジスタ24が形成される素子領域232を露出する開口部268とが、フォトレジスト膜266に形成される。
次に、フォトレジスト膜266をマスクとし、例えばイオン注入法により、N型のドーパント不純物を半導体基板152内に導入する。N型のドーパント不純物としては、例えばAsを用いる。加速エネルギーは、例えば50〜100keVとする。ドーズ量は、例えば0〜1.0×1013cm−2以下とする。こうして、PMOSトランジスタ12が形成される素子領域230にN型のチャネルドープ層270が形成される。また、Pチャネル型DTMOSトランジスタ24が形成される素子領域232にN型のチャネルドープ層272が形成される(図37及び図38参照)。
次に、例えばアッシングにより、フォトレジスト膜266を剥離する。
次に、チャネルドープ層262,264,270、272のドーパント不純物を活性化するための熱処理(アニール)を行う。熱処理温度は、例えば900〜1000℃程度とする。熱処理時間は、例えば10秒以下とする。熱処理を行う際の雰囲気は、例えば窒素(N2)雰囲気とする。
なお、かかる熱処理は、スパイクアニールであってもよい。
次に、全面に、例えば熱酸化法により、例えば膜厚1〜5nm程度のシリコン酸化膜のゲート絶縁膜182を形成する。
次に、全面に、例えばCVD法により、例えば膜厚70〜150nm程度のポリシリコン膜を形成する。
次に、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングする。これにより、ゲート電極184及びゲート電極186を含むポリシリコンのゲート配線274が形成される。また、ゲート電極202及びゲート電極204を含むポリシリコンのゲート配線276が形成される(図39及び図40参照)。
次に、全面に、例えばスピンコート法により、フォトレジスト膜278を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜278をパターニングする。これにより、NMOSトランジスタ14が形成される素子領域234を露出する開口部280と、Nチャネル型DTMOSトランジスタ26が形成される素子領域236を露出する開口部280とが、フォトレジスト膜278に形成される。
次に、フォトレジスト膜278及びゲート電極186、204をマスクとし、例えばイオン注入法により、ゲート電極186,204の両側の半導体基板152内にN型のドーパント不純物を導入する。N型のドーパント不純物としては、例えば砒素(As)を用いる。加速エネルギーは、例えば1keV〜5keV程度とする。ドーズ量は、例えば1.0×1014〜1.5×1015cm−2程度とする。これにより、エクステンションソース/ドレイン構造の浅い領域を形成するN型のエクステンション領域(低濃度不純物領域)196,212が形成される(図41及び図42参照)。
次に、必要に応じて、ポケット領域(Halo領域)(図示せず)を形成する。ポケット領域を形成する場合には、フォトレジスト膜278及びゲート電極186,204をマスクとし、例えばイオン注入法により、P型のドーパント不純物を斜め注入する。
この後、例えばアッシングにより、フォトレジスト膜278を除去する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜282を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜282をパターニングする。これにより、PMOSトランジスタ12が形成される素子領域230を露出する開口部284と、Pチャネル型DTMOSトランジスタ24が形成される素子領域232を露出する開口部284とが、フォトレジスト膜282に形成される。
次に、フォトレジスト膜282及びゲート電極184,202をマスクとし、例えばイオン注入法により、ゲート電極184,202の両側の半導体基板152内にP型のドーパント不純物を導入する。P型のドーパント不純物としては、例えばBを用いる。加速エネルギーは、例えば0.2keV〜1keV程度とする。ドーズ量は、例えば1.0×1014〜1.5×1015cm−2程度とする。これにより、エクステンションソース/ドレイン構造の浅い領域を形成するP型のエクステンション領域(低濃度不純物領域)188,206が形成される(図43及び図44参照)。
次に、必要に応じて、ポケット領域(図示せず)を形成する。ポケット領域を形成する場合には、フォトレジスト膜282及びゲート電極184,202をマスクとし、例えばイオン注入法により、N型のドーパント不純物を斜め注入する。
この後、例えばアッシングにより、フォトレジスト膜282を除去する。
次に、全面に、例えばCVD法により、例えば膜厚50〜150nm程度のシリコン酸化膜を形成する。原料ガスとしては、例えばTEOS(Tetra Ethyl Ortho Silicate)ガス及びO3ガスを用いる。成膜温度は、例えば500〜600℃程度とする。
次に、シリコン酸化膜を異方性エッチングすることにより、ゲート電極184,186,202,204の側壁部分にシリコン酸化膜のサイドウォールスペーサ190を形成する(図45及び図46参照)。サイドウォールスペーサ190の厚さは、40〜100nm程度とする。
次に、全面に、例えばスピンコート法により、フォトレジスト膜286を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜286をパターニングする。これにより、NMOSトランジスタ14が形成される素子領域234とNチャネル型DTMOSトランジスタ26が形成される素子領域236とを露出する開口部288がフォトレジスト膜286に形成される。また、ウェルタップ領域238を露出する開口部288がフォトレジスト膜286に形成される。
次に、サイドウォールスペーサ190が形成されたゲート電極186,204とフォトレジスト膜286とをマスクとし、例えばイオン注入法により、ゲート電極186,204の両側の半導体基板152内にN型のドーパント不純物を導入する。N型のドーパント不純物としては、例えばPを用いる。加速エネルギーは、例えば5keV〜10keV程度とする。ドーズ量は、例えば3.0×1015〜1.5×1016cm−2程度とする。これにより、エクステンションソース/ドレイン構造の深い領域を形成するN型の高濃度不純物領域198、214が形成される。N型の低濃度不純物領域196とN型の高濃度不純物領域198とにより、NMOSトランジスタ14のソース/ドレイン領域200が形成される。N型の低濃度不純物領域212とN型の高濃度不純物領域214とにより、Nチャネル型DTMOSトランジスタ24のソース/ドレイン領域216が形成される。また、ウェルタップ領域238には、N型のコンタクト層169が形成される(図47及び図48参照)。
この後、例えばアッシングにより、フォトレジスト膜286を除去する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜290を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜290をパターニングする。これにより、PMOSトランジスタ12が形成される素子領域230及びPチャネル型DTMOSトランジスタ24が形成される素子領域232を露出する開口部292がフォトレジスト膜290に形成される。また、ウェルタップ領域240を露出する開口部292がフォトレジスト膜290に形成される。
次に、サイドウォールスペーサ190が形成されたゲート電極184,202とフォトレジスト膜290とをマスクとし、例えばイオン注入法により、ゲート電極184,202の両側の半導体基板152内にP型のドーパント不純物を導入する。P型のドーパント不純物としては、例えばBを用いる。加速エネルギーは、例えば2keV〜6keV程度とする。ドーズ量は、例えば3.0×1015〜1.5×1016cm−2程度とする。これにより、エクステンションソース/ドレイン構造の深い領域を形成するP型の高濃度不純物領域192,194が形成される。P型の低濃度不純物領域188とP型の高濃度不純物領域192とにより、PMOSトランジスタ12のソース/ドレイン領域194が形成される。P型の低濃度不純物領域206とP型の高濃度不純物領域208とにより、Pチャネル型DTMOSトランジスタ24のソース/ドレイン領域210が形成される。また、ウェルタップ領域240には、P型のコンタクト層181が形成される(図49及び図50参照)。
この後、例えばアッシングにより、フォトレジスト膜290を除去する。
次に、ドーパント不純物を活性化するための熱処理(アニール)を行う。熱処理温度は、例えば950〜1050℃程度とする。熱処理方法は、例えばスパイクアニールとする。熱処理を行う際の雰囲気は、窒素雰囲気とする。
次に、全面に、例えばCVD法により、例えば膜厚200〜400nm程度のシリコン酸化膜の層間絶縁膜294を形成する。
次に、ソース/ドレイン領域194,200,210,216にそれぞれ達する開口部(コンタクトホール)296aを層間絶縁膜294に形成する。また、ゲート配線274,276にそれぞれ達する開口部296bを層間絶縁膜294に形成する。また、ウェルタップ領域160,164,172、176にそれぞれ達する開口部(図示せず)を層間絶縁膜294に形成する。また、ゲート電極202とウェルタップ領域238とを一体的に露出する開口部296c、即ち、シェアードコンタクト用の開口部296cを層間絶縁膜294に形成する。また、ゲート電極204とウェルタップ領域240とを一体的に露出する開口部296c、即ち、シェアードコンタクト用の開口部296cを層間絶縁膜294に形成する。
次に、全面に、例えばスパッタリング法により、例えば膜厚5〜20nm程度のTiNのバリアメタル膜を形成する。
次に、全面に、例えばCVD法により、例えば膜厚150〜300nm程度のタングステン膜を形成する。
次に、例えばCMP法により、層間絶縁膜294の表面が露出するまでタングステン膜及びバリアメタル膜を研磨する。これにより、開口部296a〜296c内にタングステンの導体プラグ(導電体)298a〜298cが埋め込まれる。
次に、全面に、例えばCVD法により、例えば膜厚350〜500nm程度の炭素を添加したシリコン酸化膜の層間絶縁膜300を形成する。
次に、フォトリソグラフィ技術を用い、配線302a〜302dを埋め込むための溝304を層間絶縁膜300に形成する。これにより、導体プラグ296a〜296cの上部が溝304内に露出される。
次に、全面に、例えばスパッタリング法により、例えば膜厚2〜5nm程度のTaのバリアメタル膜(図示せず)を形成する。
次に、全面に、例えばスパッタリング法により、例えば膜厚3〜7nm程度の銅(Cu)のシード層(図示せず)を形成する。
次に、全面に、例えば電解めっき法により、例えば膜厚800nm〜1μm程度のCu膜を形成する。
次に、例えばCMP法により、層間絶縁膜300の表面が露出するまで、Cu膜及びバリアメタル膜を研磨する。こうして、電源電位VDDに電気的に接続されるCuの配線(電源線)302aが層間絶縁膜300に埋め込まれる。また、接地電位VSSに電気的に接続されるCuの配線(電源線)302bが層間絶縁膜300に埋め込まれる。また、Cuの配線(信号線)302cが層間絶縁膜300に埋め込まれる。また、ゲート電極202とウェルタップ領域238とを接続する導電体298c上にもCuの導電体302dが形成される。また、ゲート電極204とウェルタップ領域240とを接続する導電体298c上にもCuの導電体302dが形成される(図51及び図52参照)。
こうして、本実施形態による半導体装置が製造される。
[第2実施形態]
第2実施形態による半導体装置及びその製造方法を図53乃至図80を用いて説明する。図1乃至図52に示す第1実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
本実施形態による半導体装置は、NMOSトランジスタ14とPチャネル型DTMOSトランジスタ24とが隣接して配されており、PMOSトランジスタ12とNチャネル型DTMOSトランジスタ26とが隣接して配されているものである。
図53は、本実施形態による半導体装置の論理セルにおけるトランジスタのレイアウトの例を示す平面図である。
図53に示すように、NMOSトランジスタが形成される領域14AとPMOSトランジスタが形成される領域12Aとは、図53における紙面上下方向に隣接するように配されている。
Pチャネル型DTMOSトランジスタが形成される24AとNチャネル型DTMOSトランジスタが形成される領域26Aとは、図53における紙面上下方向に隣接するように配されている。
NMOSトランジスタが形成される領域14AとPチャネル型DTMOSトランジスタが形成される領域24Aとは、図53における紙面左右方向に隣接するように配されている。
PMOSトランジスタが形成される領域12AとNチャネル型DTMOSトランジスタが形成される領域26Aとは、図53における紙面左右方向に隣接するように配されている。
図54は、本実施形態による半導体装置の一部を示す断面図である。図54(a)は、図53のD−D′線に対応する断面図であり、図54(b)は、図53のE−E′線に対応する断面図である。
図54に示すように、NMOSトランジスタ14が形成される素子領域234とPチャネル型DTMOSトランジスタ24が形成される素子領域232とが隣接している。NMOSトランジスタ14が形成される素子領域234を含む領域に形成されたP型ウェル170aと、Pチャネル型DTMOSトランジスタ24が形成される素子領域232の下方のP型ウェル170aとは、一体に形成されている。NMOSトランジスタ14が形成される素子領域234とPチャネル型DTMOSトランジスタ24が形成される素子領域232との間の距離D3は、例えば0.12μm程度に設定されている。
また、PMOSトランジスタ12が形成される素子領域230とNチャネル型DTMOSトランジスタ26が形成される素子領域236とが隣接している。PMOSトランジスタ12が形成される素子領域230を含む領域に形成されたN型ウェル158aと、Nチャネル型DTMOSトランジスタ26が形成される素子領域236の下方のN型ウェル158aとは、一体に形成されている。PMOSトランジスタ12が形成される素子領域230とNチャネル型DTMOSトランジスタ26が形成される素子領域236との間の距離D4は、例えば0.12μm程度に設定されている。
第1実施形態の場合では、図8及び図9に示すように、PMOSトランジスタ12が形成される素子領域230とPチャネル型DTMOSトランジスタ24が形成される素子領域236とが隣接している。PMOSトランジスタ12が形成される素子領域230においてはN型ウェル158aが形成され、Pチャネル型DTMOSトランジスタ24が形成される素子領域232においてはP型ウェル162が形成される。N型ウェル158aに導入されるN型のドーパント不純物が、Pチャネル型DTMOSトランジスタ24が形成される素子領域232の一部に導入されると、N型ウェル158aとN型ウェル166との短絡を招き、正常に動作し得ない虞がある。また、P型ウェル162に導入されるP型のドーパント不純物が、PMOSトランジスタ12が形成される素子領域230の一部に導入されると、ソース/ドレイン領域17gとP型ウェル162との短絡を招き、正常に動作し得ない虞がある。このため、PMOSトランジスタ12が形成される素子領域230とPチャネル型DTMOSトランジスタ24が形成される素子領域232との間の距離D1は、十分に大きく設定される。第1実施形態の場合には、PMOSトランジスタ12が形成される素子領域230とPチャネル型DTMOSトランジスタ24が形成される素子領域232との間の距離D1は、例えば0.27μm程度とされる。
また、第1実施形態の場合では、図8及び図9に示すように、NMOSトランジスタ14が形成される素子領域234とNチャネル型DTMOSトランジスタ26が形成される素子領域236とが隣接している。NMOSトランジスタ14が形成される素子領域234においてはP型ウェル170aが形成され、Nチャネル型DTMOSトランジスタ26形成される素子領域236においては、N型ウェル174が形成される。P型ウェル170aに導入されるP型のドーパント不純物が、Nチャネル型DTMOSトランジスタ26が形成される素子領域236の一部に導入されると、P型ウェル170aとP型ウェル178との短絡を招き、正常に動作し得ない虞がある。また、N型ウェル174に導入されるN型のドーパント不純物が、NMOSトランジスタ14が形成される素子領域234の一部に導入されると、ソース/ドレイン領域200とN型ウェル174との短絡を招き、正常に動作し得ない虞がある。このため、NMOSトランジスタ14が形成される素子領域234とNチャネル型DTMOSトランジスタ26が形成される素子領域236との間の距離D2は、十分に大きく設定される。第1実施形態の場合には、NMOSトランジスタ14が形成される素子領域234とNチャネル型DTMOSトランジスタ26が形成される素子領域236との間の距離D2は、例えば0.27μm程度とされる。
これに対し、本実施形態では、NMOSトランジスタ14が形成される素子領域234とPチャネル型DTMOSトランジスタ24が形成される素子領域232とが隣接している。そして、NMOSトランジスタ14が形成される素子領域234に形成されるP型ウェル170aとPチャネル型DTMOSトランジスタ24が形成される素子領域236に形成されるP型ウェル170aとは同じ導電型である。また、N型ウェル166に導入されるN型のドーパント不純物が、NMOSトランジスタ14が形成される素子領域234の一部に導入されても、ドーパント不純物の導電型がN型であるため、特段の問題は生じない。このため、本実施形態では、NMOSトランジスタ14が形成される素子領域234とPチャネル型DTMOSトランジスタが形成される素子領域232との間の距離D3の設定には、互いに異なる導電型のウェルを隣接して形成する際の設計基準は適用されない。距離D3の設定に適用される設計基準は、互いに異なる導電型のソース/ドレイン領域200,210を隣接して形成する際の設計基準である。従って、NMOSトランジスタ14が形成される素子領域234とPチャネル型DTMOSトランジスタ24が形成される素子領域232との間の距離D3は、例えば0.12μm程度と小さくすることができる。
また、本実施形態では、PMOSトランジスタ12が形成される素子領域230とNチャネル型DTMOSトランジスタ26が形成される素子領域236とが隣接している。そして、PMOSトランジスタ12が形成される素子領域230に形成されるN型ウェル158aと、Nチャネル型DTMOSトランジスタ26が形成される素子領域236に形成されるN型ウェル158aとは、同じ導電型である。また、P型ウェル178に導入されるP型のドーパント不純物が、PMOSトランジスタ12が形成される素子領域230の一部に導入されても、ドーパント不純物の導電型がP型であるため、特段の問題は生じない。このため、本実施形態では、PMOSトランジスタ12が形成される素子領域230とNチャネル型DTMOSトランジスタが形成される素子領域236との間の距離D4の設定には、互いに異なる導電型のウェルを隣接して形成する際の設計基準は適用されない。距離D4の設定に適用される設計基準は、互いに異なる導電型のソース/ドレイン領域194,216を隣接して形成する際の設計基準である。従って、PMOSトランジスタ12が形成される素子領域230とNチャネル型DTMOSトランジスタ26が形成される素子領域236との間の距離D4は、例えば0.12μm程度と小さくすることができる。
このように、本実施形態によれば、NMOSトランジスタ14が形成される素子領域234とPチャネル型DTMOSトランジスタ24が形成される素子領域232との間の距離D3を小さくすることができる。また、PMOSトランジスタ12が形成される素子領域230とNチャネル型DTMOSトランジスタ26が形成される素子領域236との間の距離D4を小さくすることができる。従って、本実施形態によれれば、論理セル10のサイズを小さくすることが可能となり、半導体装置の小型化に寄与することができる。
(半導体装置の製造方法)
次に、本実施形態による半導体装置の製造方法について図55乃至80を用いて説明する。図55乃至図80は、本実施形態による半導体装置の製造方法を示す工程図である。図55、図57、図59、図61、図63、図65、図67、図69、図71、図73、図75、図77、図79は、平面図である。図56、図58,図60,図62、図64,図66、図68、図70,図72、図74,図76、図78、図80は、断面図である。図56、図58,図60,図62、図64,図66、図68、図70,図72の(a)、(b)、(c)は、図55、図57、図59,図61、図63、図65、図67、図69、図71のA−A′断面、B−B′断面、C−C′断面にそれぞれ対応している。図74、図76、図78、図80の(a)、(b)、(c)は、図73、図75、図77、図79のA−A′断面、B−B′断面、C−C′断面にそれぞれ対応している。
まず、図17乃至図26を用いて上述した第1実施形態による半導体装置の製造方法と同様にして、素子領域230,232,234,236を素子分離領域154,156により画定する。また、コンタクト層169,181を形成するためのウェルタップ領域238,240を素子分離領域154,156により画定する。但し、NMOSトランジスタ14を形成するための素子領域234とPチャネル型DTMOSトランジスタ24を形成するための素子領域232とを、図43及び図44における紙面左右方向において隣接させる。また、PMOSトランジスタ12を形成するための素子領域230とNチャネル型DTMOSトランジスタ26を形成するための素子領域236とを、図43及び図44における紙面左右方向において隣接させる(図55及び図56参照)。
次に、全面に、例えばスピンコート法により、フォトレジスト膜306を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜306をパターニングする。これにより、N型ウェル158aが形成される領域を露出する開口部308がフォトレジスト膜306に形成される。
次に、フォトレジスト膜306をマスクとし、例えばイオン注入法により、N型のドーパント不純物を半導体基板152内に導入する。N型のドーパント不純物としては、例えばPを用いる。加速エネルギーは、例えば300〜400keVとする。ドーズ量は、例えば1.0×1013〜5.0×1013cm−2程度とする。こうして、N型ウェル158a,174が形成される(図57及び図58参照)。
次に、例えばアッシングにより、フォトレジスト膜306を剥離する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜310を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜310をパターニングする。これにより、P型ウェル170aが形成される領域を露出する開口部312がフォトレジスト膜310に形成される。
次に、フォトレジスト膜310をマスクとし、例えばイオン注入法により、P型のドーパント不純物を半導体基板152内に導入する。P型のドーパント不純物としては、例えばBを用いる。加速エネルギーは、例えば100〜200keVとする。ドーズ量は、例えば1.0×1013〜5.0×1013cm−2程度とする。こうして、P型ウェル170aが形成される(図59及び図60参照)。
次に、例えばアッシングにより、フォトレジスト膜310を剥離する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜314を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜314をパターニングする。これにより、P型ウェル178が形成される領域を露出する開口部316がフォトレジスト膜314に形成される。
次に、フォトレジスト膜314をマスクとし、例えばイオン注入法により、P型のドーパント不純物を半導体基板152内に導入する。P型のドーパント不純物としては、例えばBを用いる。加速エネルギーは、例えば30〜65keVとする。ドーズ量は、例えば5.0×1012〜5.0×1013cm−2程度とする。こうして、P型ウェル(ボディ領域)178が形成される(図61及び図62参照)。
次に、例えばアッシングにより、フォトレジスト膜314を剥離する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜318を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜318をパターニングする。これにより、N型ウェル166が形成される領域を露出する開口部320がフォトレジスト膜318に形成される。
次に、フォトレジスト膜318をマスクとし、例えばイオン注入法により、N型のドーパント不純物を半導体基板内に導入する。N型のドーパント不純物としては、例えばPを用いる。加速エネルギーは、例えば100〜160keVとする。ドーズ量は、例えば5.0×1012〜5.0×1013cm−2程度とする。こうして、N型ウェル(ボディ領域)166が形成される(図63及び図64参照)。
次に、例えばアッシングにより、フォトレジスト膜318を剥離する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜322を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜322をパターニングする。これにより、NMOSトランジスタ14が形成される素子領域234を露出する開口部324と、Nチャネル型DTMOSトランジスタ26が形成される素子領域236を露出する開口部324とが、フォトレジスト膜322に形成される。
次に、フォトレジスト膜322をマスクとし、例えばイオン注入法により、P型のドーパント不純物を半導体基板152内に導入する。P型のドーパント不純物としては、例えばInを用いる。加速エネルギーは、例えば50〜100keVとする。ドーズ量は、例えば1.5×1013cm−2以下とする。こうして、NMOSトランジスタ14が形成される素子領域234にP型のチャネルドープ層(チャネル不純物層)262が形成される。また、Nチャネル型DTMOSトランジスタが形成される素子領域236にP型のチャネルドープ層264が形成される(図65及び図66参照)。
次に、例えばアッシングにより、フォトレジスト膜322を剥離する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜326を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜326をパターニングする。これにより、PMOSトランジスタ12が形成される素子領域230を露出する開口部328と、Pチャネル型DTMOSトランジスタ24が形成される素子領域232を露出する開口部328とが、フォトレジスト膜326に形成される。
次に、フォトレジスト膜326をマスクとし、例えばイオン注入法により、N型のドーパント不純物を半導体基板152内に導入する。N型のドーパント不純物としては、例えばAsを用いる。加速エネルギーは、例えば50〜100keVとする。ドーズ量は、例えば1.0×1013cm−2以下とする。こうして、PMOSトランジスタ12が形成される素子領域230にN型のチャネルドープ層270が形成される。また、Pチャネル型DTMOSトランジスタ24が形成される素子領域232にN型のチャネルドープ層272が形成される(図67及び図68参照)。
次に、例えばアッシングにより、フォトレジスト膜326を剥離する。
次に、チャネルドープ層262,264,270、272のドーパント不純物を活性化するための熱処理を行う。熱処理温度は、例えば900〜1000℃程度とする。熱処理時間は、例えば10秒以下とする。熱処理を行う際の雰囲気は、例えば窒素(N2)雰囲気とする。
なお、かかる熱処理は、スパイクアニールであってもよい。
この後のゲート絶縁膜182を形成する工程からゲート配線276を形成する工程までは、図39及び図40を用いて上述した第1実施形態による半導体装置の製造方法と同様であるため、省略する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜330を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜330をパターニングする。これにより、NMOSトランジスタ14が形成される素子領域234を露出する開口部280と、Nチャネル型DTMOSトランジスタ26が形成される素子領域236を露出する開口部280とが、フォトレジスト膜278に形成される。
次に、フォトレジスト膜278及びゲート電極186、204をマスクとし、例えばイオン注入法により、ゲート電極186,204の両側の半導体基板152内にN型のドーパント不純物を導入する。N型のドーパント不純物としては、例えば砒素(As)を用いる。加速エネルギーは、例えば1keV〜5keV程度とする。ドーズ量は、例えば1.0×1014〜1.5×1015cm−2程度とする。これにより、エクステンションソース/ドレイン構造の浅い領域を形成するN型のエクステンション領域(低濃度不純物領域)196,212が形成される(図69及び図70参照)。
次に、必要に応じて、ポケット領域(Halo領域)(図示せず)を形成する。ポケット領域を形成する場合には、フォトレジスト膜330及びゲート電極186,204をマスクとし、例えばイオン注入法により、P型のドーパント不純物を斜め注入する。
この後、例えばアッシングにより、フォトレジスト膜330を除去する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜334を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜334をパターニングする。これにより、PMOSトランジスタ12が形成される素子領域230を露出する開口部336と、Pチャネル型DTMOSトランジスタ24が形成される素子領域232を露出する開口部336とが、フォトレジスト膜334に形成される。
次に、フォトレジスト膜334及びゲート電極184,202をマスクとし、例えばイオン注入法により、ゲート電極184,202の両側の半導体基板152内にP型のドーパント不純物を導入する。P型のドーパント不純物としては、例えばBを用いる。加速エネルギーは、例えば0.2keV〜1keV程度とする。ドーズ量は、例えば1.0×1014〜1.5×1015cm−2程度とする。これにより、エクステンションソース/ドレイン構造の浅い領域を形成するP型のエクステンション領域(低濃度不純物領域)188,206が形成される(図71及び図72参照)。
次に、必要に応じて、ポケット領域(図示せず)を形成する。ポケット領域を形成する場合には、フォトレジスト膜334及びゲート電極184,202をマスクとし、例えばイオン注入法により、N型のドーパント不純物を斜め注入する。
この後、例えばアッシングにより、フォトレジスト膜334を除去する。
この後のサイドウォールスペーサ190を形成する工程は、図45及び図46を用いて上述した第1実施形態による半導体装置の製造方法と同様であるため省略する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜338を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜338をパターニングする。これにより、NMOSトランジスタ14が形成される素子領域234とウェルタップ領域238とを露出する開口部340がフォトレジスト膜338に形成される。また、Nチャネル型DTMOSトランジスタ26が形成される素子領域236を露出する開口部340がフォトレジスト膜338に形成される。
次に、サイドウォールスペーサ190が形成されたゲート電極186,204とフォトレジスト膜286とをマスクとし、例えばイオン注入法により、ゲート電極186,204の両側の半導体基板152内にN型のドーパント不純物を導入する。N型のドーパント不純物としては、例えばPを用いる。加速エネルギーは、例えば5keV〜10keV程度とする。ドーズ量は、例えば3.0×1015〜1.5×1016cm−2程度とする。これにより、エクステンションソース/ドレイン構造の深い領域を形成するN型の高濃度不純物領域198、214が形成される。N型の低濃度不純物領域196とN型の高濃度不純物領域198とにより、NMOSトランジスタ14のソース/ドレイン領域200が形成される。N型の低濃度不純物領域212とN型の高濃度不純物領域214とにより、Nチャネル型DTMOSトランジスタ24のソース/ドレイン領域216が形成される。また、ウェルタップ領域238には、N型のコンタクト層169が形成される(図73及び図74参照)。
この後、例えばアッシングにより、フォトレジスト膜338を除去する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜342を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜342をパターニングする。これにより、PMOSトランジスタ12が形成される素子領域230とウェルタップ領域240とを露出する開口部344がフォトレジスト膜342に形成される。また、Pチャネル型DTMOSトランジスタ24が形成される素子領域232を露出する開口部344がフォトレジスト膜342に形成される。
次に、サイドウォールスペーサ190が形成されたゲート電極184,202とフォトレジスト膜342とをマスクとし、例えばイオン注入法により、ゲート電極184,202の両側の半導体基板152内にP型のドーパント不純物を導入する。P型のドーパント不純物としては、例えばBを用いる。加速エネルギーは、例えば2keV〜6keV程度とする。ドーズ量は、例えば3.0×1015〜1.5×1016cm−2程度とする。これにより、エクステンションソース/ドレイン構造の深い領域を形成するP型の高濃度不純物領域192,194が形成される。P型の低濃度不純物領域188とP型の高濃度不純物領域192とにより、PMOSトランジスタ12のソース/ドレイン領域194が形成される。P型の低濃度不純物領域206とP型の高濃度不純物領域208とにより、Pチャネル型DTMOSトランジスタ24のソース/ドレイン領域210が形成される。また、ウェルタップ領域240には、P型のコンタクト層181が形成される(図75及び図76参照)。
この後、例えばアッシングにより、フォトレジスト膜342を除去する。
次に、ドーパント不純物を活性化するための熱処理(アニール)を行う。熱処理温度は、例えば950〜1050℃程度とする。熱処理方法は、例えばスパイクアニールとする。熱処理を行う際の雰囲気は、窒素雰囲気とする。
この後の層間絶縁膜294を形成する工程から層間絶縁膜300を形成する工程までは、図51及び図52を用いて上述した第1実施形態による半導体装置の製造方法と同様であるため省略する。
次に、フォトリソグラフィ技術を用い、配線302a〜302fを埋め込むための溝304を層間絶縁膜300に形成する。これにより、導体プラグ296a〜296cの上部が溝304内に露出される。
次に、全面に、例えばスパッタリング法により、例えば膜厚2〜5nm程度のTaのバリアメタル膜(図示せず)を形成する。
次に、全面に、例えばスパッタリング法により、例えば膜厚3〜7nm程度のCuのシード層(図示せず)を形成する。
次に、全面に、例えば電解めっき法により、例えば膜厚800nm〜1μm程度のCu膜を形成する。
次に、例えばCMP法により、層間絶縁膜300の表面が露出するまで、Cu膜及びバリアメタル膜を研磨する。こうして、電源電位VDDに電気的に接続されるCuの配線(電源線)302aが層間絶縁膜300に埋め込まれる。また、接地電位VSSに電気的に接続されるCuの配線(電源線)302bが層間絶縁膜300に埋め込まれる。また、Cuの配線(信号線)302cが層間絶縁膜300に埋め込まれる。また、ゲート電極202とウェルタップ領域238とを接続する導電体298c上にもCuの導電体302dが形成される。また、ゲート電極204とウェルタップ領域240とを接続する導電体298c上にもCuの導電体302dが形成される。また、Pチャネル型DTMOSトランジスタ24のソース領域210に電気的に接続されるCuの配線302eが層間絶縁膜300に埋め込まれる。また、Nチャネル型DTMOSトランジスタ26のソース領域216に電気的に接続されるCuの配線302fが層間絶縁膜300に埋め込まれる(図77及び図78参照)。
次に、例えばCVD法により、例えば膜厚350〜500nm程度の炭素を添加したシリコン酸化膜の層間絶縁膜346を形成する。
次に、フォトリソグラフィ技術を用い、配線302e、302fにそれぞれ達するコンタクトホール348を層間絶縁膜346に形成する。
次に、フォトリソグラフィ技術を用い、配線350a、350bを埋め込むための溝352を層間絶縁膜346に形成する。
次に、次に、全面に、例えばスパッタリング法により、例えば膜厚2〜5nm程度のTaのバリアメタル膜(図示せず)を形成する。
次に、全面に、例えばスパッタリング法により、例えば膜厚3〜7nm程度のCuのシード層(図示せず)を形成する。
次に、全面に、例えば電解めっき法により、例えば膜厚800nm〜1μm程度のCu膜を形成する。
次に、例えばCMP法により、層間絶縁膜346の表面が露出するまで、Cu膜及びバリア膜を研磨する。こうして、電源電位VDDに電気的に接続されるCuの配線(電源線)350a及びビア(導体プラグ)354が層間絶縁膜346に一体的に埋め込まれる。また、接地電位VSSに電気的に接続されるCuの配線(電源線)350b及びビア354が層間絶縁膜346に一体的に埋め込まれる。
こうして、本実施形態による半導体装置が製造される。
[変形実施形態]
上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、論理セル10の例として、バッファ回路10a、AND回路10b、OR回路10c、フリップフロップ回路10dを挙げたが、論理セル10の種類はこれらに限定されるものではない。様々な種類の論理セル10に適用することが可能である。
また、上記実施形態では、NMOSトランジスタ14とPMOSトランジスタ12とがインバータ回路を形成し、Nチャネル型DTMOSトランジスタ26とPチャネル型DTMOSトランジスタ24とがインバータを形成する場合を例に説明した。しかし、これに限定されるものではない。即ち、NMOSトランジスタ14とPMOSトランジスタ12とがインバータ回路を形成しなくてもよい。また、Nチャネル型DTMOSトランジスタ26とPチャネル型DTMOSトランジスタ24とがインバータ回路を形成しなくてもよい。NMOSトランジスタが形成される領域14AとPチャネル型DTMOSトランジスタが形成される領域24Aとが隣接していればよい。また、PMOSトランジスタが形成される領域12AとNチャネル型DTMOSトランジスタが形成される領域26Aとが隣接していればよい。インバータ回路等が形成されなくても、NMOSトランジスタが形成される領域14AとPチャネル型DTMOSトランジスタが形成される領域24Aとが隣接していれば、ウェル170aを一体に形成することができ、小型化を実現することができる。また、インバータ回路等が形成されなくても、PMOSトランジスタが形成される領域12AとNチャネル型DTMOSトランジスタが形成される領域26Aとが隣接していれば、ウェル158aを一体に形成することができ、小型化を実現することができる。