JPH0758212A - Ｃｍｏｓ集積回路 - Google Patents

Ｃｍｏｓ集積回路

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JPH0758212A
JPH0758212A JP5228298A JP22829893A JPH0758212A JP H0758212 A JPH0758212 A JP H0758212A JP 5228298 A JP5228298 A JP 5228298A JP 22829893 A JP22829893 A JP 22829893A JP H0758212 A JPH0758212 A JP H0758212A
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circuit
voltage
semiconductor substrate
cmos
well
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Nobuhiko Osawa
信彦 大澤
Shinichi Ito
信一 伊藤
Hideji Abe
秀司 阿部
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Sony Corp
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Abstract

(57)【要約】 【目的】 正負両極性の高電圧回路と大規模な低電圧回
路を同一チップ上に構成可能なＣＭＯＳ集積回路を提供
する。 【構成】 ｐ型半導体基板１１上に形成したｎＭＯＳト
ランジスタ１５およびｐ型半導体基板１１上に形成され
たｎウェル１２内に形成したｐＭＯＳトランジスタ１６
からなるＣＭＯＳ回路によって高電圧回路２１を構成す
るとともに、ｐ型半導体基板１１上に形成されたｎウェ
ル１３内に形成したｐＭＯＳトランジスタ１８およびｎ
ウェル１３内に形成されたｐウェル１４内に形成したｎ
ＭＯＳトランジスタ１７からなるＣＭＯＳ回路によって
低電圧回路２２を構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ(Complementa
ry MOS) 集積回路に関し、特に半導体基板上に高電圧用
ＣＭＯＳ回路と低電圧用ＣＭＯＳ回路とを形成してなる
ＣＭＯＳ集積回路に関する。
【０００２】
【従来の技術】従来、異なる電源電圧で動作する複数の
回路（例えば、高電圧回路と低電圧回路）を備えたＣＭ
ＯＳ集積回路においては、使用する半導体基板を基準電
位に設定し、この半導体基板とは異なる導電型のウェル
を平面領域上で分割して設け、そのウェル内にＣＭＯＳ
トランジスタを形成して各回路を構成することにより、
各回路の電源を相互に分離するようにしていた（例え
ば、特願平２−２８４４６２号公報参照）。
【０００３】
【発明が解決しようとする課題】しかしながら、上記構
成の従来のＣＭＯＳ集積回路では、半導体基板の導電型
によって上記ウェルの電位が基準電位より正側か負側の
どちらか一方しか設定できないため、基準電位に対して
正負両極性の信号を扱う回路を構成することはできなか
った。このため、低電圧ロジック回路と正負両極性の信
号出力回路が必要なシステム（例えば、ＣＣＤカメラシ
ステムやディジタル通信インタフェース）では、各々別
チップとして基準電位を分けており、１チップ化による
小型化ができないという問題があった。
【０００４】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、正負両極性の高電圧
回路と大規模な低電圧回路を同一チップ上に構成可能な
ＣＭＯＳ集積回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明によるＣＭＯＳ集
積回路は、第１導電型の半導体基板上に高電圧用ＣＭＯ
Ｓ回路と低電圧用ＣＭＯＳ回路とを形成してなるＣＭＯ
Ｓ集積回路であって、半導体基板上に形成した第２導電
型の第１ＭＯＳトランジスタおよび半導体基板上に形成
された第２導電型の第１ウェル内に形成した第１導電型
の第２ＭＯＳトランジスタからなる高電圧用ＣＭＯＳ回
路と、半導体基板上に形成された第２導電型の第２ウェ
ル内に形成した第１導電型の第３ＭＯＳトランジスタお
よび第２導電型の第２ウェル内に形成された第１導電型
の第３ウェル内に形成した第２導電型の第４ＭＯＳトラ
ンジスタからなる低電圧用ＣＭＯＳ回路とを具備した構
成となっている。
【０００６】
【作用】上記構成のＣＭＯＳ集積回路において、高電圧
用ＣＭＯＳ回路を半導体基板上に直接形成するととも
に、低電圧用ＣＭＯＳ回路を半導体基板上に形成された
当該基板とは異なる導電型のウェル内に形成し、このウ
ェルによって低電圧用ＣＭＯＳ回路を半導体基板から電
位的に分離する。これにより、低電圧用ＣＭＯＳ回路の
正側電源電圧および負側電源電圧を、高電圧用ＣＭＯＳ
回路の正側電源電圧および負側電源電圧のいずれからも
独立して設定できる。その結果、低電圧用ＣＭＯＳ回路
および高電圧用ＣＭＯＳ回路を同一チップ上に構成でき
る。
【０００７】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明によるＣＭＯＳ集積回路の
一実施例を示す断面構造図であり、ｐ型半導体基板を用
いて構成した場合を示す。図１において、ｐ型半導体基
板１１は負側の電源電位ＶSS１にバイアスされている。
このｐ型半導体基板１１には第１のｎウェル１２が形成
されている。この第１のｎウェル１２は正側の高い電源
電圧ＶDD１にバイアスされている。また、ｐ型半導体基
板１１には、第２のｎウェル１３が第１のｎウェル１２
とは平面領域上分離して形成されている。この第２のｎ
ウェル１３は正側の低い電源電圧ＶDD２にバイアスされ
ている。第１のｎウェル１２と第２のｎウェル１３と
は、同一のイオン注入およびドライブイン工程により形
成される。
【０００８】ｐ型半導体基板１１にはさらに、第２のｎ
ウェル１３内に平面領域上包含されるようにｐウェル１
４が形成されている。このｐウェル１４は、電源電圧Ｖ
SS２としての例えば接地（ＧＮＤ）電位にバイアスされ
ている。ｐ型半導体基板１１上にはｎＭＯＳトランジス
タ（第１ＭＯＳトランジスタ）１５が形成され、第１の
ｎウェル１２内にはｐＭＯＳトランジスタ（第２ＭＯＳ
トランジスタ）１６が形成されている。そして、これら
のＭＯＳトランジスタ１５，１６は、各ゲートおよびド
レインが共通に接続されることによってＣＭＯＳ回路を
構成している。このＣＭＯＳ回路は、正負両極性の高電
圧を扱う高電圧回路２１として用いられる。
【０００９】また、ｐウェル１４内にはｎＭＯＳトラン
ジスタ（第４ＭＯＳトランジスタ）１７が形成され、第
２のｎウェル１３内にはｐＭＯＳトランジスタ（第３Ｍ
ＯＳトランジスタ）１８が形成されている。そして、こ
れらのＭＯＳトランジスタ１７，１８は、各ゲートおよ
びドレインが共通に接続されることによってＣＭＯＳ回
路を構成している。このＣＭＯＳ回路は、正極性の低電
圧を扱う低電圧回路２２として用いられる。なお、図１
において、１９は各ＭＯＳトランジスタのゲート電極、
２０はアルミ（Ａｌ）配線である。
【００１０】上述したように、高電圧回路２１をｐ型半
導体基板１１上に直接形成するとともに、低電圧回路２
２をｐ型半導体基板１１上に形成されたｎウェル１３内
に形成したことにより、このウェル１３によって低電圧
回路２２を半導体基板１１から電位的に分離できるの
で、低電圧回路２２の正側電源電圧ＶDD２および負側電
源電圧ＶSS２を高電圧回路２１の正側電源電圧ＶDD１お
よび負側基準電圧ＶSS１のいずれからも独立して設定で
きる。その結果、高電圧回路２１および低電圧回路２２
を同一チップ上にすべてＣＭＯＳ回路で構成することが
可能となる。また、高電圧回路２１を構成するＣＭＯＳ
回路をｐ型半導体基板１１上に形成したことにより、Ｍ
ＯＳ・ＦＥＴの高耐圧化において要求されるドレイン‐
基板間容量の降伏電圧の向上についても、基板濃度を充
分低く抑えることができるため容易に達成できる。
【００１１】さらに、高電圧回路２１のｎウェル１２
と、低電圧回路２２をｎ型半導体基板１１のバイアスか
ら分離するためのｎウェル１３とは、同一のイオン注入
およびドライブイン工程により形成されているため、通
常の高耐圧ＣＭＯＳ工程に比べてわずかな工程数の増加
で済むことになる。またさらに、上記構成によれば、異
なる電源電圧で動作する回路間の基準電位を揃える必要
がなくなるため、低電圧回路２２として例えば５Ｖの振
幅のロジック回路を用いた場合には、基準電位をＧＮＤ
レベルとし、＋５Ｖ／０Ｖで動作させることができ、外
部とのインタフェースが容易となる。
【００１２】また、従来、外部とのインタフェースを考
慮すると、高電圧回路２１として例えば＋１５Ｖ／−９
Ｖを電源電圧とする回路を具備する場合、前段のコント
ロール回路については基準電位を揃える必要があること
から、＋５Ｖ／−９Ｖの動作電圧で構成せざるを得なか
った。ところが、上記構成によれば、＋５Ｖ／０Ｖの５
Ｖ動作電圧による回路構成が可能となるため、低耐圧の
ＦＥＴが使用でき、低消費電力ならびに大規模な集積が
実現できることにもなる。
【００１３】上記構成の高電圧回路２１と低電圧回路２
２は、例えば図２に示す如きＣＣＤ型固体撮像装置にお
いて、高耐圧垂直ドライバ２３とＣＣＤ駆動用の低電圧
タイミング発生器２４として用いられる。図２におい
て、ＣＣＤ型固体撮像装置は、マトリクス状に２次元配
列された多数のフォトセンサ２５およびこのフォトセン
サ２５の垂直列毎に配されてフォトセンサ２５から読み
出された信号電荷を垂直転送する垂直レジスタ２６を含
む撮像部２７と、垂直レジスタ２６から転送された信号
電荷を水平転送する水平レジスタ２８と、この水平レジ
スタ２８によって転送されてきた信号電荷を検出して信
号電圧に変換する電荷検出部２９とから構成されてお
り、垂直ドライバ２３によって垂直レジスタ２６の転送
駆動が行われるようになっている。
【００１４】図３に、ＣＣＤ型固体撮像装置の垂直ドラ
イバ２３およびタイミング発生器２４に適用された高電
圧回路２１および低電圧回路２２の回路図を示す。図３
において、高電圧回路２１を構成するｎＭＯＳトランジ
スタ１５およびｐＭＯＳトランジスタ１６からなるＣＭ
ＯＳ回路の低レベル側の電源電圧ＶSS１は垂直ドライバ
２３の基準電位となり、この基準電位としては例えば−
９Ｖが設定され、またその高レベル側の電源電圧ＶDD１
は垂直ドライバ２３の正側電源電圧となり、この正側電
源電圧としては例えば＋１５Ｖが設定される。一方、低
電圧回路２２を構成するｎＭＯＳトランジスタ１７およ
びｐＭＯＳトランジスタ１８からなるＣＭＯＳ回路の低
レベル側の電源電圧ＶSS２はタイミング発生器２４の負
側電源電圧となり、この負側電源電圧としてはＧＮＤレ
ベルが設定され、またその高レベル側の電源電圧ＶDD２
はタイミング発生器２４の基準電位となり、この基準電
位としては例えば＋５Ｖが設定される。
【００１５】このように、高電圧回路２１および低電圧
回路２２をＣＣＤ型固体撮像装置の垂直ドライバ２３お
よびタイミング発生器２４に適用し、図１に示したよう
に、低電圧回路２２であるタイミング発生器２４をｎウ
ェル１３によってｐ型半導体基板１１から電位的に分離
したことにより、このタイミング発生器２４の基準電位
および負側電源電圧を、高電圧回路２１である垂直ドラ
イバ２３の正側電源電圧および基準電位のいずれからも
独立して設定できる。よって、５Ｖ／０Ｖ振幅で動作す
るタイミング発生器２４と＋１５Ｖ／−９Ｖ振幅の出力
信号を発生する垂直ドライバ２３とを同一チップ上にす
べてＣＭＯＳ回路で構成することが可能となる。
【００１６】低電圧回路２２と高電圧回路２１の間に
は、信号レベルの変換を行うためのレベル変換回路３０
が配置されている。このレベル変換回路３０は、図４に
その回路構成の一例を示すように、各々ドレイン同士が
共通接続された１対のｐＭＯＳトランジスタＰ１，ｎＭ
ＯＳトランジスタＮ１からなる第１のＣＭＯＳ回路３
１、同様に１対のｐＭＯＳトランジスタＰ２，ｎＭＯＳ
トランジスタＮ２からなる第２のＣＭＯＳ回路３２、お
よび同様に１対のｐＭＯＳトランジスタＰ３，ｎＭＯＳ
トランジスタＮ３からなる第３のＣＭＯＳ回路３３の３
つのＣＭＯＳ回路によって構成されている。
【００１７】第１のＣＭＯＳ回路３１のｐＭＯＳトラン
ジスタＰ１のソースは、低電圧回路２２の正側電源電圧
である＋５Ｖにバイアスされ、第１，第２のＣＭＯＳ回
路３１，３２のｎＭＯＳトランジスタＮ１，Ｎ２の各ソ
ースは共通接続されかつ高電圧回路２１の負側電源電圧
である−９Ｖにバイアスされている。第１のＣＭＯＳ回
路３１のｐＭＯＳトランジスタＰ１およびｎＭＯＳトラ
ンジスタＮ１のドレイン共通接続点Ａは第２のＣＭＯＳ
回路３２のｎＭＯＳトランジスタＮ２のゲートに接続さ
れ、第２のＣＭＯＳ回路３２のｐＭＯＳトランジスタＰ
２およびｎＭＯＳトランジスタＮ２のドレイン共通接続
点Ｂは第１のＣＭＯＳ回路３１のｎＭＯＳトランジスタ
Ｎ１のゲートに接続されている。
【００１８】第２，第３のＣＭＯＳ回路３２，３３のｐ
ＭＯＳトランジスタＰ２，Ｐ３の各ソースは共通接続さ
れかつ高電圧回路２１の正側電源電圧である＋１５Ｖに
バイアスされており、第３のＣＭＯＳ回路３３のｎＭＯ
ＳトランジスタＮ３のソースは、低電圧回路２２の負側
電源電圧である接地電位（０Ｖ）にバイアスされてい
る。第２のＣＭＯＳ回路３２のｐＭＯＳトランジスタＰ
２およびｎＭＯＳトランジスタＮ２のドレイン共通接続
点Ｂは第３のＣＭＯＳ回路３３のｐＭＯＳトランジスタ
Ｐ３のゲートに接続され、第３のＣＭＯＳ回路３３のｐ
ＭＯＳトランジスタＰ３およびｎＭＯＳトランジスタＮ
３のドレイン共通接続点Ｃは第２のＣＭＯＳ回路３２の
ｐＭＯＳトランジスタＰ２のゲートに接続されている。
【００１９】そして、第１のＣＭＯＳ回路３１のｐＭＯ
ＳトランジスタＰ１のゲートと第３のＣＭＯＳ回路３３
のｎＭＯＳトランジスタＮ３のゲートが共通接続されて
回路入力ＩＮとなり、第２のＣＭＯＳ回路３２のｐＭＯ
ＳトランジスタＰ２およびｎＭＯＳトランジスタＮ２の
ドレイン共通接続点Ｂが回路出力ＯＵＴとなる。すなわ
ち、ｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジ
スタＮ３の各ゲートには、低電圧回路２２（本例では、
タイミング発生器２４）の出力信号が入力され、ｐＭＯ
ＳトランジスタＰ２およびｎＭＯＳトランジスタＮ２の
ドレイン共通接続点Ｂからはレベル変換された信号が導
出され、その出力信号が高電圧回路２１（本例では、垂
直ドライバ２３）に供給される。
【００２０】次に、このレベル変換回路３０の回路動作
について、図５のタイミングチャートを参照しつつ説明
する。第１のＣＭＯＳ回路３１のｐＭＯＳトランジスタ
Ｐ１およびｎＭＯＳトランジスタＮ３の各ゲートに、タ
イミング発生器２４の出力の低レベル（本例では、０
Ｖ）が印加されると、第１のＣＭＯＳ回路３１のｐＭＯ
ＳトランジスタＰ１がオン状態となり、Ａ点の電位が＋
５Ｖとなる。これにより、第２のＣＭＯＳ回路３２のｎ
ＭＯＳトランジスタＮ２がオン状態となる。よって、Ｂ
点の電位は−９Ｖになり、第１のＣＭＯＳ回路３１のｎ
ＭＯＳトランジスタＮ１はオフ状態となるが、第３のＣ
ＭＯＳ回路３３のｐＭＯＳトランジスタＰ３はオン状態
になるため、Ｃ点の電位は＋１５Ｖになる。これによ
り、第２のＣＭＯＳ回路３２のｐＭＯＳトランジスタＰ
２はオフ状態となり、回路出力ＯＵＴであるＢ点の電位
は−９Ｖに保持される。
【００２１】一方、第１のＣＭＯＳ回路３１のｐＭＯＳ
トランジスタＰ１およびｎＭＯＳトランジスタＮ３の各
ゲートに、タイミング発生器２４の出力の高レベル（本
例では、＋５Ｖ）が印加されると、第１のＣＭＯＳ回路
３１のｐＭＯＳトランジスタＰ１はオフ状態となるが、
第３のＣＭＯＳ回路３３のｎＭＯＳトランジスタＮ３は
オン状態になるため、Ｃ点の電位は０Ｖとなり、第２の
ＣＭＯＳ回路３２のｐＭＯＳトランジスタＰ２をオン状
態とする。したがって、Ｂ点は＋１５Ｖとなり、第３の
ＣＭＯＳ回路３３のｐＭＯＳトランジスタＰ３はオフ状
態となるが、第１のＣＭＯＳ回路３１のｎＭＯＳトラン
ジスタＮ１はオン状態となるため、Ａ点の電位は−９Ｖ
となり、第２のＣＭＯＳ回路３２のｎＭＯＳトランジス
タＮ２をオフ状態とする。これにより、回路出力端であ
るＢ点の電位は＋１５Ｖに保持される。
【００２２】なお、上記実施例においては、高電圧回路
２１および低電圧回路２２をＣＣＤ型固体撮像装置の垂
直ドライバ２３およびタイミング発生器２４に適用した
場合について説明したが、これに限定されるものではな
く、例えばディジタル通信インタフェースなどに適用す
ることも可能である。また、上記実施例では、ｐ型半導
体基板１１上にＣＭＯＳ回路を形成したが、ｎ型半導体
基板にも同様に適用可能であり、上記実施例の場合と同
様の効果を得ることができる。
【００２３】図６は、ｎ型半導体基板を用いて構成した
本発明の他の実施例を示す断面構造図である。図６にお
いて、ｎ型半導体基板４１は正側の高い電源電圧ＶDD１
にバイアスされている。このｎ型半導体基板４１には第
１のｐウェル４２が形成されている。この第１のｐウェ
ル４２は負側の電源電位ＶSS１にバイアスされている。
また、ｎ型半導体基板４１には、第２のｐウェル４３が
第１のｐウェル４２とは平面領域上分離して形成されて
いる。この第２のｐウェル４３は、電源電圧ＶSS２とし
ての例えばＧＮＤレベルにバイアスされている。第１の
ｐウェル４２と第２のｐウェル４３とは、同一のイオン
注入およびドライブイン工程により形成される。
【００２４】ｎ型半導体基板４１にはさらに、第２のｐ
ウェル４３内に平面領域上包含されるようにｎウェル４
４が形成されている。このｎウェル４４は、正側の低い
電源電圧ＶDD２にバイアスされている。ｎ型半導体基板
４１上にはｐＭＯＳトランジスタ（第１ＭＯＳトランジ
スタ）４５が形成され、第１のｐウェル４２内にはｎＭ
ＯＳトランジスタ４６（第２ＭＯＳトランジスタ）が形
成されている。そして、これらのＭＯＳトランジスタ４
５，４６は、各ゲートおよびドレインが共通に接続され
ることによってＣＭＯＳ回路を構成している。このＣＭ
ＯＳ回路は、正負両極性の高電圧を扱う高電圧回路２１
として用いられる。
【００２５】また、ｎウェル４４内にはｐＭＯＳトラン
ジスタ（第４ＭＯＳトランジスタ）４７が形成され、第
２のｐウェル４３内にはｎＭＯＳトランジスタ（第３Ｍ
ＯＳトランジスタ）４８が形成されている。そして、こ
れらのＭＯＳトランジスタ４７，４８は、各ゲートおよ
びドレインが共通に接続されることによってＣＭＯＳ回
路を構成している。このＣＭＯＳ回路は、正極性の低電
圧を扱う低電圧回路２２として用いられる。なお、図６
において、４９は各ＭＯＳトランジスタのゲート電極、
５０はＡｌ配線である。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
高電圧用ＣＭＯＳ回路を半導体基板上に直接形成すると
ともに、低電圧用ＣＭＯＳ回路を半導体基板上に形成さ
れた当該基板とは異なる導電型のウェル内に形成する構
成としたことにより、このウェルによって低電圧用ＣＭ
ＯＳ回路が半導体基板から電位的に分離されるため、低
電圧用ＣＭＯＳ回路の正側電源電圧および負側電源電圧
を、高電圧用ＣＭＯＳ回路の正側電源電圧および負側電
源電圧のいずれからも独立して設定できる。これによ
り、正負両極性の高電圧用ＣＭＯＳ回路および大規模な
低電圧用ＣＭＯＳ回路を同一チップ上に構成できること
になる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す断面構造図であり、ｐ
型半導体基板を用いて構成した場合を示している。
【図２】本発明が適用されるＣＣＤ型固体撮像装置の一
例を示す構成図である。
【図３】本発明に係る回路構成の一例を示す回路図であ
る。
【図４】レベル変換回路の回路構成の一例を示す回路図
である。
【図５】レベル変換回路の回路動作を説明するためのタ
イミングチャートである。
【図６】本発明の他の実施例を示す断面構造図であり、
ｎ型半導体基板を用いて構成した場合を示している。
【符号の説明】
１１ ｐ型半導体基板 １２ 第１のｎウェル １３ 第２のｎウェル １４ ｐウェル １５，１７ ｎＭＯＳトランジスタ １６，１８ ｐＭＯＳトランジスタ ２１ 高電圧回路 ２２ 低電圧回路 ２３ 垂直ドライバ ２４ タイミング発生器 ３０ レベル変換回路 ３１ 第１のＣＭＯＳ回路 ３２ 第２のＣＭＯＳ回路 ３３ 第３のＣＭＯＳ回路

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板上に高電圧用Ｃ
    ＭＯＳ回路と低電圧用ＣＭＯＳ回路とを形成してなるＣ
    ＭＯＳ集積回路であって、 前記半導体基板上に形成した第２導電型の第１ＭＯＳト
    ランジスタおよび前記半導体基板上に形成された第２導
    電型の第１ウェル内に形成した第１導電型の第２ＭＯＳ
    トランジスタからなる高電圧用ＣＭＯＳ回路と、 前記半導体基板上に形成された第２導電型の第２ウェル
    内に形成した第１導電型の第３ＭＯＳトランジスタおよ
    び前記第２導電型の第２ウェル内に形成された第１導電
    型の第３ウェル内に形成した第２導電型の第４ＭＯＳト
    ランジスタからなる低電圧用ＣＭＯＳ回路とを具備した
    ことを特徴とするＣＭＯＳ集積回路。
  2. 【請求項２】 前記第１導電型の半導体基板は、ｐ型半
    導体基板であることを特徴とする請求項１記載のＣＭＯ
    Ｓ集積回路。
  3. 【請求項３】 前記第１導電型の半導体基板は、ｎ型半
    導体基板であることを特徴とする請求項１記載のＣＭＯ
    Ｓ集積回路。
  4. 【請求項４】 前記高電圧用ＣＭＯＳ回路は、固体撮像
    装置のドライブ回路を構成することを特徴とする請求項
    １記載のＣＭＯＳ集積回路。
  5. 【請求項５】 前記低電圧用ＣＭＯＳ回路は、固体撮像
    装置のロジック回路を構成することを特徴とする請求項
    １記載のＣＭＯＳ集積回路。
  6. 【請求項６】 前記高電圧用ＣＭＯＳ回路の低レベル側
    および高レベル側の電源電圧として負側および正側の電
    源電圧が設定され、 前記低電圧用ＣＭＯＳ回路の低レベル側および高レベル
    側の電源電圧として接地電位および正側の電源電圧が設
    定されたことを特徴とする請求項１記載のＣＭＯＳ集積
    回路。
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