DE19913081C1 - Integrierte Schaltung mit zwei Transistoren unterschiedlichen Leitungstyps und Verfahren zu ihrem Betrieb - Google Patents

Abstract

Die integrierte Schaltung weist einen ersten dotierten Bereich (10) eines ersten Dotierungstyps (p) und einen zweiten dotierten Bereich (2) eines zweiten Dotierungstyps (n) auf, die in einem Substrat (1) angeordnet sind. Ein erster Transistor (T1) eines ersten Leitungstyps ist im ersten dotierten Bereich (10) ausgebildet und ein zweiter Transistor (T2) eines zweiten Leitungstyps im zweiten dotierten Bereich (20). Der zweite dotierte Bereich (20) ist zwischen dem ersten dotierten Bereich (10) und dem Substrat (1) in einer Weise angeordnet, daß er beide voneinander trennt.

Description

Die Erfindung betrifft eine integrierte Schaltung mit zwei Transistoren unterschiedlichen Leitungstyps und ein Verfahren zu ihrem Betrieb.

Die US 4 138 782 zeigt die Topologie zweier benachbarter Transistoren unterschiedlichen Leitungstyps einer integrier­ ten Schaltung. Die Schaltung weist ein p-dotiertes Substrat auf, in dem die Source-/Drain-Anschlüsse eines n-Kanal-Tran­ sistors durch n-Dotierungen ausgebildet sind. Das Substrat weist außerdem eine n-dotierte Wanne auf, in dem die p-do­ tierten Source-/Drain-Anschlüsse eines p-Kanal-Transistors ausgebildet sind. Das Substrat ist mit Masse und die n-do­ tierte Wanne mit einem positiven Versorgungspotential verbunden.

Manchmal ist es wünschenswert, daß beide Transistoren unter­ schiedlichen Leitungstyps in jeweils einer im Substrat ange­ ordneten Wanne ausgebildet sind. Dies ermöglicht, beide Wan­ nen mit Potentialen zu versorgen, die vom Potential des Sub­ strats abweichen. Um Leckströme zu vermeiden, ist es notwen­ dig, eine der Wannen, die den gleichen Dotierungstyp wie das Substrat, jedoch ein anderes Potential als dieses aufweist, vom Substrat durch n-dotierte Gebiete zu trennen.

Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Schaltung (mit entsprechendem Betriebsverfahren) mit zwei Transistoren unterschiedlichen Leitungs­ typs anzugeben, die jeweils in einer Wanne unterschiedlichen Dotierungstyps angeordnet sind, von denen eine den gleichen Dotierungstyp wie ein Substrat der integrierten Schaltung aufweist, wobei diese Wanne vom Substrat durch Gebiete vom zu ihrem Dotierungstyp entgegengesetzten Dotierungstyp getrennt ist.

Diese Aufgabe wird mit einer integrierten Schaltung gemäß Pa­ tentanspruch 1 gelöst.

Die Erfindung sieht vor, daß ein Teilbereich des zweiten do­ tierten Bereichs, der vom zum Substrat entgegengesetzten Do­ tierungstyp ist, zwischen dem ersten dotierten Bereich und dem Substrat so angeordnet ist, daß er beide voneinander trennt. Anstelle also den ersten dotierten Bereich mit einem zusätzlichen Bereich des zweiten Dotierungstyps zu umgeben, um die notwendige Trennung gegenüber dem Substrat vorzuneh­ men, wird erfindungsgemäß das Vorhandensein des zweiten do­ tierten Bereiches zur Realisierung der Trennung des ersten dotierten Bereiches vom Substrat genutzt. Dies ermöglicht ei­ ne platzsparende Realisierung der beiden dotierten Bereiche im Substrat, die außerdem nur einen geringen Herstellungsauf­ wand erfordert.

Eine vorteilhafte Ausführungsform des erfindungsgemäßen Betriebsverfahrens sieht vor, daß bei der integrierten Schaltung während ihres Betriebes das Substrat ein erstes Potential aufweist, daß zwischen dem ersten dotierten Bereich und dem Substrat eine erste Spannung anliegt und daß zwischen dem zweiten dotierten Bereich und dem Substrat eine zweite Spannung anliegt, die entgegenge­ setztes Vorzeichen zur ersten Spannung hat.

Ausführungsbeispiele der Erfindung werden im folgenden anhand der Figuren näher erläutert. Es zeigen:

Fig. 1 ein Schaltbild der beiden Transistoren der erfin­ dungsgemäßen integrierten Schaltung,

Fig. 2 das Layout der Schaltung aus Fig. 1 in einer Quer­ schnittdarstellung,

Fig. 3 ein Ausschnitt des Layouts aus Fig. 2 in einer Draufsicht und

Fig. 4 an den Anschlüssen der Schaltung aus Fig. 1 auftre­ tende Signale.

Beim Ausführungsbeispiel gemäß Fig. 1 weist die integrierte Schaltung zwischen einem Schaltungsknoten A und Masse eine Reihenschaltung eines n-Kanal-Transistors T1 und eines p- Kanal-Transistors T2 auf. Die im folgenden beispielhaft er­ läuterten Potentiale an verschiedenen Anschlußpunkten der in­ tegrierten Schaltung treten selbstverständlich nur während ihres Betriebes auf. Das Gate B des n-Kanal-Transistors T1 hat ein Potential von 3 Volt. Ein Wannenanschluß D des n- Kanal-Transistors T1 hat ein Potential von -2 Volt. Ein Wan­ nenanschluß E des p-Kanal-Transistors T2 hat ein Potential von 3 Volt.

Eine Schaltungseinheit 30 dient zur Beeinflussung des Poten­ tials am Schaltungsknoten A. Eine Steuereinheit 40 erzeugt die Potentiale am Gate C des p-Kanal-Transistors T2. In Fig. 1 sind die Schaltungseinheit 30 und die Steuereinheit 40 nicht genauer dargestellt, da ihre konkrete Realisierung für die Erfindung unerheblich ist. Wichtig ist nur, daß sie die im folgenden noch erläuterten Potentiale am Schaltungsknoten A bzw. am Gate C erzeugen.

Fig. 4 zeigt während des Betriebs auftretende Potentiale am Schaltungsknoten A und am Gate C des p-Kanal-Transistors T2. Die Schaltungseinheit 30 erzeugt in einem ersten Betriebszu­ stand am Schaltungsknoten A ein Potential von -2 Volt. Durch die 3 Volt am Gate B des n-Kanal-Transistors T1 liegen diese -2 Volt auch am p-Kanal-Transistor T2 an. An dessen Gate C erzeugt die Steuereinheit 40 zu diesem Zeitpunkt 3 Volt, so daß er sperrt und das Potential am Schaltungsknoten A nicht beeinflußt.

Die Schaltungseinheit 30 erzeugt in einem zweiten Betriebszu­ stand am Schaltungsknoten A ein Potential von 4 Volt. Die Ga­ te-/Source-Spannung des n-Kanal-Transistors T1 ist dann nega­ tiv, so daß dieser sperrt. Die Steuereinheit 40 erzeugt gleichzeitig am Gate C des p-Kanal-Transistors T2 ein Poten­ tial von 3 Volt, damit auch dieser Transistor sperrt. Wieder­ um haben die beiden Transistoren T1, T2 keinen Einfluß auf das Potential am Schaltungsknoten A.

Dagegen ist die Erzeugung eines Potentials von 0 Volt am Schaltungsknoten A unabhängig von der Schaltungseinheit 30, da deren Ausgang in einem dritten Betriebszustand hochohmig ist. Die Steuereinheit 40 erzeugt dann am Gate C des p-Kanal- Transistors T2 ein Potential von -2 Volt. Hierdurch wird der Schaltungsknoten A über die beiden Transistoren T1, T2 mit Masse verbunden.

Fig. 2 zeigt das Layout der Schaltung aus Fig. 1 in einer Querschnittdarstellung. Die integrierte Schaltung weist ein Substrat 1 auf, welches p-dotiert ist. Der n-Kanal-Transistor T1 ist in einer p-dotierten Wanne 10 ausgebildet. Der p- Kanal-Transistor T2 ist in einer n-dotierten Wanne 21 ausge­ bildet. Die n-dotierte Wanne 21 ist Bestandteil eines n- dotierten Bereiches 20, der die p-Wanne 10 vom Substrat 1 trennt. Anders ausgedrückt, umschließt der n-dotierte Bereich 20 die p-Wanne 10. Beim Ausführungsbeispiel gemäß Fig. 2 setzt sich der n-dotierte Bereich 20 aus zwei Teilbereichen 21, 22 zusammen, die die p-Wanne 10 nach unten (durch eine vergrabene Schicht 22 = buried layer) sowie in Richtung der vier übrigen Seiten (durch die n-Wanne 21) umgeben.

Die Herstellung der p-Wanne 10 und des n-dotierten Bereiches 20 erfolgt folgendermaßen: Zunächst wird im Substrat 1 die vergrabene Schicht 22 erzeugt. Anschließend wird die n-Wanne 21 zur Begrenzung der noch zu erzeugenden p-Wanne 10 nach den übrigen vier Seiten erzeugt. Abschließend wird dann die p- Wanne 10 gebildet. Insgesamt werden also drei Maskenschritte zur Erzeugung der beiden Wannen 10, 21 und der vergrabenen Schicht 22 benötigt.

In Fig. 2 wurden auch die Anschlußpunkte A bis E aus Fig. 1 eingezeichnet. Das Gateoxid der Transistoren T1, T2 wurde in Fig. 2 schraffiert dargestellt.

Das p-Substrat 1 ist mit Masse verbunden. Am Wannenanschluß D des n-Kanal-Transistors T1 liegen konstant -2 Volt an. Hier­ durch wird erreicht, daß die pn-Diode, die durch die p-Wanne 10 und sein Source-/Drain-Gebiet, das mit dem Schaltungskno­ ten A verbunden ist, gebildet ist, während des Betriebs der integrierten Schaltung niemals in Durchlaßrichtung betrieben wird.

Das Anliegen von 4 Volt am Schaltungsknoten A während des zweiten Betriebszustands der Schaltungseinheit 30 führt auf­ grund des konstanten Potentials von 3 Volt am Gate des n- Kanal-Transistors T1 zu einem Potential von nahezu 3 Volt zwischen den beiden Transistoren T1, T2. Das Potential am Wannenanschluß E des n-dotierten Bereichs 20 beträgt konstant 3 Volt. Über den Wannenanschluß E ist sowohl die n-Wanne 21 als auch die mit dieser verbundene vergrabene n-dotierte Schicht 22 mit 3 Volt verbunden. Dies bedingt, daß die aus dem zweiten dotierten Bereich 20 und dem entsprechenden Sour­ ce-/Drain-Gebiet des p-Kanal-Transistors T2 gebildete pn- Diode ebenfalls niemals in Durchlaßrichtung betrieben wird.

Das Potential der p-Wanne 10 und des n-dotierten Bereichs 20, in denen die Transistoren T1, T2 ausgebildet sind, wurde also an die jeweils während des Betriebs an deren Source-/Drain- Gebieten anliegenden Spannungen angepaßt. Allgemein gilt, daß bei einem n-Kanal-Transistor die p-dotierte Wanne bzw. das Substrat, in dem er ausgebildet ist, höchstens auf dem nied­ rigsten am Transistor während des Betriebs anliegenden Poten­ tial liegen darf, um Leckströme zwischen der Wanne und dem entsprechenden Source-/Drain-Gebiet zu verhindern. Außerdem gilt, daß bei einem p-Kanal-Transistor die Wanne bzw. das Substrat mindestens mit dem höchsten während des Betriebs an­ liegenden Potential verbunden werden muß, da auch hier an­ dernfalls ein Leckstrom über die durch das entsprechende Source-/Drain-Gebiet und die Wanne gebildete pn-Diode fließt. Die Potentiale werden entsprechend den genannten Grenzwerten gewählt, um die Gate-Wannen-Spannungen möglichst gering zu halten und das Gateoxid nicht zu stark zu belasten.

Fig. 3 zeigt den rechten Teil der Fig. 2 in einer Drauf­ sicht. Die Drain-/Source-Gebiete des n-Kanal-Transistors T1 sind links und rechts von seinem Gate angeordnet. Der n- Kanal-Transistor T1 ist in der p-Wanne ausgebildet, die von der n-Wanne 20 in Form eines n-Wannen-Ringes umgeben ist. Letztere trennt die p-Wanne 10 nach vier Seiten vom p- Substrat 1. Zur Isolierung der p-Wanne 10 nach unten dient die vergrabene Schicht 22, die in Fig. 3 nicht sichtbar ist.

Claims (3)

1. Integrierte Schaltung

• - mit einem Substrat (1) eines ersten Dotierungstyps (p),
• - mit einem ersten dotierten Bereich (10) des ersten Dotie­ rungstyps (p) und mit einem zweiten dotierten Bereich (20) eines zweiten Dotierungstyps (n), die im Substrat (1) an­ geordnet sind,
• - mit einem ersten Transistor (T1) eines ersten Leitungs­ typs, dessen steuerbare Strecke im ersten dotierten Be­ reich (10) ausgebildet ist,
• - und mit einem zweiten Transistor (T2) eines zweiten Lei­ tungstyps, dessen steuerbare Strecke im zweiten dotierten Bereich (20) ausgebildet ist,
• - dessen zweiter dotierter Bereich (20) einen Teilbereich aufweist, der zwischen dem ersten dotierten Bereich (10) und dem Substrat (1) in einer Weise angeordnet ist, daß er beide voneinander trennt.

2. Verfahren zum Betrieb einer integrierten Schaltung nach Anspruch 1, bei der während ihres Betriebes

• - das Substrat (1) ein erstes Potential aufweist,
• - zwischen dem ersten dotierten Bereich (10) und dem Sub­ strat (1) eine erste Spannung anliegt,
• - und zwischen dem zweiten dotierten Bereich (20) und dem Substrat (1) eine zweite Spannung anliegt, die entgegenge­ setztes Vorzeichen zur ersten Spannung hat.

3. Verfahren nach Anspruch 2, bei dem das erste Potential Masse ist, die erste Spannung -2 V und die zweite Spannung +3 V beträgt.