DE102004022376B4 - Halbleitervorrichtung mit einer RESURF-Struktur, Verfahren zum Herstellen einer solchen Halbleitervorrichtung sowie Verfahren zum Auswerten eines Herstellungsprozesses einer solchen Halbleitervorrichtung - Google Patents

Halbleitervorrichtung mit einer RESURF-Struktur, Verfahren zum Herstellen einer solchen Halbleitervorrichtung sowie Verfahren zum Auswerten eines Herstellungsprozesses einer solchen Halbleitervorrichtung Download PDF

Info

Publication number
DE102004022376B4
DE102004022376B4 DE102004022376A DE102004022376A DE102004022376B4 DE 102004022376 B4 DE102004022376 B4 DE 102004022376B4 DE 102004022376 A DE102004022376 A DE 102004022376A DE 102004022376 A DE102004022376 A DE 102004022376A DE 102004022376 B4 DE102004022376 B4 DE 102004022376B4
Authority
DE
Germany
Prior art keywords
region
semiconductor layer
impurity region
trench isolation
resurf
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE102004022376A
Other languages
English (en)
Other versions
DE102004022376A1 (de
Inventor
Kazuhiro Shimizu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE102004022376A1 publication Critical patent/DE102004022376A1/de
Application granted granted Critical
Publication of DE102004022376B4 publication Critical patent/DE102004022376B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C23/00—Other surface treatment of glass not in the form of fibres or filaments
    • C03C23/0075—Cleaning of glass
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B08—CLEANING
    • B08B—CLEANING IN GENERAL; PREVENTION OF FOULING IN GENERAL
    • B08B3/00—Cleaning by methods involving the use or presence of liquid or steam
    • B08B3/04—Cleaning involving contact with liquid
    • B08B3/041—Cleaning travelling work
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/1303—Apparatus specially adapted to the manufacture of LCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nonlinear Science (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Geochemistry & Mineralogy (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Optics & Photonics (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

Halbleitervorrichtung, die folgendes aufweist:
ein Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps;
eine auf dem Halbleitersubstrat vorgesehene Halbleiterschicht (2) eines zweiten Leitfähigkeitstyps;
einen ersten Fremdstoffbereich (3) des ersten Leitfähigkeitstyps, der in der Halbleiterschicht vorgesehen ist und sich von einer oberen Oberfläche der Halbleiterschicht bis zum Erreichen einer Grenzfläche mit dem Halbleitersubstrat erstreckt, wobei der erste Fremdstoffbereich einen RESURF-Isolierbereich bildet;
eine erste Grabenisolierstruktur (8a), die in der Halbleiterschicht in dem RESURF-Isolierbereich in Verbindung mit dem ersten Fremdstoffbereich vorgesehen ist und sich von einer oberen Oberfläche der Halbleiterschicht bis zum Erreichen zumindest eines Bereichs in der Nähe der Grenzfläche mit dem Halbleitersubstrat erstreckt, wobei die erste Grabenisolierstruktur und der erste Fremdstoffbereich zusammen einen ersten Grabenisolierbereich in dem RESURF-Isolierbereich bilden;
ein Halbleiterelement (QN, QP), das in der Halbleiterschicht in dem RESURF-Isolierbereich außerhalb von dem ersten Grabenisolierbereich vorgesehen ist; und
einen ersten MOS-Transistor (103), der folgendes aufweist:
einen zweiten...

Description

  • Die vorliegende Erfindung befaßt sich mit der Halbleitertechnologie, die vom RESURF-Effekt Gebrauch macht (wobei RESURF steht für Reduced Surface Field bzw. reduziertes Oberflächenfeld).
  • Aus der Druckschrift US 5 894 156 A ist eine Halbleitervorrichtung bekannt, die ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, eine auf dem Halbleitersubstrat vorgesehene Halbleiterschicht eines zweiten Leitfähigkeitstyps, und einen ersten Fremdstoffbereich des ersten Leitfähigkeitstyps aufweist, der in der Halbleiterschicht vorgesehen ist und sich von einer oberen Oberfläche der Halbleiterschicht bis zum Erreichen einer Grenzfläche mit dem Halbleitersubstrat erstreckt. Dabei bildet der erste Fremdstoffbereich einen RESURF-Isolierbereich.
  • Die herkömmliche Halbleitervorrichtung weist ferner eine erste Isolierstruktur auf, die in der Halbleiterschicht in dem RESURF-Isolierbereich in Verbindung mit dem ersten Fremdstoffbereich vorgesehen ist und sich von einer oberen Oberfläche der Halbleiterschicht bis zum Erreichen zumindest eines Bereichs in der Nähe der Grenzfläche mit dem Halbleitersubstrat erstreckt. Die erste Isolierstruktur und der erste Fremdstoffbereich bilden in denn RESURF-Isolierbereich zusammen einen ersten Isolierbereich.
  • Ferner weist die herkömmliche Vorrichtung ein Halbleiterelement, das in der Halbleiterschicht in dem RESURF-Isolierbereich außerhalb von dem ersten Grabenisolierbereich vorgesehen ist, und einen ersten MOS-Transistor auf. Das Halbleiterelement und der MOS-Transistor weisen dabei einen zweiten Fremdstoffbereich des zweiten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht in dem ersten Isolierbereich vorgesehen ist, einen dritten Fremdstoffbereich des ersten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht zwischen dem ersten und dem zweiten Fremdstoffbereich vorgesehen ist, und einen ersten Sourcebereich des zweiten Leitfähigkeitstyps auf, der in einer oberen Oberfläche des dritten Fremdstoffbereichs vorgesehen ist. Dabei ist der zweite Fremdstoffbereich mit einer Drainelektrode des ersten MOS-Transistors verbunden.
  • Die aus diesem Stand der Technik bekannte Halbleitervorrichtung weist ferner einen vergrabenen Fremdstoffbereich des zweiten Leitfähigkeitstyps auf, der unter dem zweiten Fremdstoffbereich sowie an der Grenzfläche zwischen der Halbleiterschicht und dem Halbleitersubstrat vorgesehen ist, wobei der vergrabene Fremdstoffbereich eine höhere Fremdstoffkonzentration aufweist als die Halbleiterschicht.
  • Aus der Druckschrift US 6 246 101 B1 ist eine weitere Halbleitervorrichtung bekannt.
  • Als ein Beispiel für die Technologie zum Verbessern einer Durchbruchspannung unter Verwendung des RESURF-Effekts wird auf die japanische Offenlegungsschrift Nr. 9-283716 (1997) verwiesen, die in ihres 12 eine Halbleitervorrichtung zeigt, die einen n-Kanal-RESURF-MOSFET sowie einen RESURF-Isolierinselbereich aufweist. Bei dieser Halbleitervorrichtung sind eine n–-leitende Epitaxieschicht 2 und ein n+-leitender vergrabener Diffusionsbereich 4 von einem p-leitenden Diffusionsbereich 3 umgeben, so daß eine RESURF-Struktur gebildet ist.
  • Bei der Halbleitervorrichtung gemäß 12 der vorstehend genannten japanischen Offenlegungsschrift erstreckt sich eine Aluminium-Zwischenverbindungsleitung, an die ein hohes Potential angelegt wird, über den p-leitenden Diffusionsbereich 3, der auf dem gleichen Potential wie das Substratpotential liegt. Die Erweiterung einer Verarmungsschicht wird somit durch das elektrische Feld unterbunden, das von der Aluminium-Zwischenverbindungsleitung 8 angelegt wird, so daß es zu einem Abfall in der Durchbruchspannung kommt.
  • Als Reaktion darauf schlägt die japanische Offenlegungsschrift Nr.9-283716 (1997) in den 1 und 2 eine Halbleitervorrichtung vor, die keine RESURF-Struktur zwischen dem n-Kanal-RESURF-MOSFET und dem RESURF-Isolierinselbereich aufweist. Stattdessen ist dazwischen ein schmaler Bereich 1a als Teil eines p–-leitenden Substrats 1 ausgebildet, der eine von dem p–-leitenden Substrat 1 freiliegende obere Oberfläche aufweist.
  • Wenn n-leitende Diffusionsbereiche 12a und 12b einem hohen Potential ausgesetzt werden, kommt es zur Verarmung des zwischen den n-leitenden Diffusionsbereichen 12a und 12b befindlichen Bereichs 1a, so daß keine nennenswerte Potentialdifferenz zwischen dem Bereich 1a und den n-leitenden Diffusionsbereichen 12a, 12b entsteht. Infolgedessen wird die Potentialdifferenz zwischen der Aluminium-Zwischenverbindungsleitung 8 und der Oberfläche das darunter befindlichen p–-leitenden Substrats 1 auf einen niedrigen Wert gesteuert, so daß das vorstehend geschilderte Problem vermieden wird.
  • Die Halbleitertechnologie unter Verwendung des RESURF-Effekts kommt auch zum Einsatz zum Beispiel in den Patenten US 4 292 642 und US 801 418 sowie in der Veröffentlichung "Dünnschicht-Hochspannungsvorrichtungen (RESURF-Vorrichtungen)", Seiten 1–13, J.A. Appels et al., Philips Journal of Research, Band 35, Nr. 1, 1980. Die japanische Offenlegungsschrift Nr. 5-190693 (1993) schlägt eine Technik zum Stabilisieren eines elektrischen Feldes einer Oberfläche eines Halbleitersubstrats durch kapazitive Kopplung zwischen Feldplatten in einer Mehrschicht-Konstruktion vor, die gegenüber ihrer Umgebung isoliert sind. Die japanische Offenlegungsschrift Nr. 10-12607 (1998) schlägt eine Technik zum Verhindern der Entstehung eines Leckstroms durch Polarisierung eines Formharzes vor.
  • Bei der Halbleitervorrichtung der 1 und 2 der japanischen Offenlegungsschrift Nr. 9-283716 (1997) macht die Bildung der n-leitenden Diffusionsbereiche 12a und 12b einen Diffusionsvorgang zum Schaffen des Bereichs 1a zwischen den n-leitenden Diffusionsbereichen 12a und 12b erforderlich. Das heißt, daß eine solche Halbleitervorrichtung in inhärenter Weise einer Überspannungs-Durchbruchspannung ausgesetzt ist.
  • Eine Aufgabe der vorliegenden Erfindung besteht daher in der Schaffung einer Halbleitertechnologie, die eine Verbesserung hinsichtlich der Überspannungs-Durchbruchspannung zuläßt.
  • Gelöst wird diese Aufgabe mit einer Halbleitervorrichtung, wie sie im Anspruch 1 angegeben ist, Herstellungsverfahren wie in den Ansprüchen 12, 13 und 14 sowie einem Auswerteverfahren wie im Anspruch 15.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung weist folgendes auf: ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, eine Halbleiterschicht eines zweiten Leitfähigkeitstyps, einen ersten Fremdstoffbereich des ersten Leitfähigkeitstyps, eine Grabenisolierstruktur, ein Halbleiterelement und einen MOS-Transistor. Die Halbleiterschicht ist auf dem Halbleitersubstrat vorgesehen.
  • Der erste Fremdstoffbereich ist in der Halbleiterschicht vorgesehen und erstreckt sich von einer oberen Oberfläche der Halbleiterschicht bis zum Erreichen einer Grenzfläche mit dem Halbleitersubstrat, um einen RESURF-Isolierbereich zu bilden. Die Grabenisolierstruktur ist in der Halbleiterschicht in dem RESURF-Isolierbereich in Verbindung mit dem ersten Fremdstoffbereich vorgesehen und erstreckt sich von der oberen Oberfläche des Halbleitersubstrats bis zum Erreichen zumindest des Bereichs in der Nähe der Grenzfläche mit dem Halbleitersubstrat.
  • Die Grabenisolierstruktur und der erste Fremdstoffbereich bilden zusammen einen Grabenisolierbereich in dem RESURF-Isolierbereich. Das Halbleiterelement ist in der Halbleiterschicht in dem RESURF-Isolierbereich mit Ausnahme bzw. außerhalb von dem Grabenisolierbereich vorgesehen. Der MOS-Transistor beinhaltet einen zweiten Fremdstoffbereich des zweiten Leitfähigkeitstyps, der mit einer Drainelektrode des MOS-Transistors verbunden ist, einen dritten Fremdstoffbereich des ersten Leitfähigkeitstyps sowie einen Sourcebereich des zweiten Leitfähigkeitstyps.
  • Der zweite Fremdstoffbereich ist in der oberen Oberfläche der Halbleiterschicht in dem Grabenisolierbereich vorgesehen. Der dritte Fremdstoffbereich ist in der oberen Oberfläche der Halbleiterschicht zwischen dem ersten und dem zweiten Fremdstoffbereich vorgesehen. Der Sourcebereich ist in einer oberen Oberfläche des dritten Fremdstoffbereichs vorgesehen.
  • Die Halbleitervorrichtung beinhaltet ferner einen vergrabenen Fremdstoffbereich des zweiten Leitfähigkeitstyps mit einer höheren Fremdstoffkonzentration als der Halbleiter schicht. Der vergrabene Fremdstoffbereich ist unter dem zweiten Fremdstoffbereich sowie an der Grenzfläche zwischen der Halbleiterschicht und dem Halbleitersubstrat vorgesehen.
  • Der MOS-Transistor ist in dem durch den ersten Fremdstoffbereich und die Grabenisolierstruktur gebildeten Grabenisolierbereich angeordnet. Ein Lecken eines Source-Drain-Stroms des MOS-Transistors in die Halbleiterschicht, in der das Halbleiterelement vorgesehen ist, wird dadurch unterdrückt.
  • Ferner ist der vergrabene Fremdstoffbereich mit höherer Fremdstoffkonzentration als der Halbleiterschicht unter dem zweiten Fremdstoffbereich vorgesehen, um eine Verbindung mit der Drainelektrode herzustellen. Wenn ein hohes Potential an die Drainelektrode angelegt wird, wird eine Überspannungs-Durchbruchspannung in entsprechender Weise verbessert.
  • Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
  • Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Darstellungen mehrerer Ausführungsbeispiele unter Bezugnahme auf die Begleitzeichnungen noch näher erläutert. In den Zeichnungen zeigen:
  • 1 ein Blockdiagramm der Konfiguration einer Halbleitervorrichtung gemäß einem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 2 eine Draufsicht auf die Konstruktion der Halbleitervorrichtung gemäß dem ersten bevorzugten Ausführungsbeispiel;
  • 3 eine Schnittansicht der Konstruktion der Halbleitervorrichtung gemäß dem ersten bevorzugten Ausführungsbeispiel;
  • 4 eine Draufsicht auf die Konstruktion der Halbleitervorrichtung gemäß dem ersten bevorzugten Ausführungsbeispiel;
  • 5 bis 11 Schnittansichten zur Erläuterung eines Verfahrens zum Bilden einer Grabenisolierstruktur gemäß dem ersten bevorzugten Ausführungsbeispiel;
  • 12 eine Schnittansicht der Konstruktion der Halbleitervorrichtung gemäß dem ersten bevorzugten Ausführungsbeispiel;
  • 13 eine Draufsicht auf die Konstruktion der Halbleitervorrichtung gemäß dem ersten bevorzugten Ausführungsbeispiel;
  • 14 eine Schnittansicht der Konstruktion einer Halbleitervorrichtung gemäß einem zweiten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 15 eine Draufsicht auf die Konstruktion der Halbleitervorrichtung gemäß dem zweiten bevorzugten Ausführungsbeispiel;
  • 16 eine Draufsicht auf die Konstruktion der Halbleitervorrichtung gemäß dem ersten bevorzugten Ausführungsbeispiel;
  • 17 eine Draufsicht auf die Konstruktion einer Halbleitervorrichtung gemäß einem dritten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 18 und 19 Schnittansichten der Konstruktion der Halbleitervorrichtung gemäß dem dritten bevorzugten Ausführungsbeispiel;
  • 20 eine Schnittansicht einer Grabenisolierstruktur 8a gemäß einem vierten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 21 und 22 Schnittansichten zur Erläuterung eines Verfahrens zum Bilden der Grabenisolierstruktur 8a gemäß dem vierten bevorzugten Ausführungsbeispiel;
  • 23 eine graphische Darstellung zur Erläuterung der Beziehung einer Distanz zwischen Isolierschichten und einem Leckstrom in einer Grabenisolierstruktur;
  • 24 eine Draufsicht auf Teststrukturen 53 gemäß einem fünften bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 25 ein Flußdiagramm zur Erläuterung eines Verfahrens zum Auswerten eines Herstellungsprozesses gemäß dem fünften bevorzugten Ausführungsbeispiel;
  • 26 eine Schnittansicht der Konstruktion einer Halbleitervorrichtung gemäß einem sechsten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 27 eine Draufsicht auf die Konstruktion der Halbleitervorrichtung gemäß dem sechsten bevorzugten Ausführungsbeispiel;
  • 28 eine Schnittansicht der Konstruktion der Halbleitervorrichtung gemäß dem sechsten bevorzugten Ausführungsbeispiel;
  • 29 und 30 Schnittansichten zur Erläuterung eines Verfahrens zum Herstellen der Halbleitervorrichtung gemäß dem sechsten bevorzugten Ausführungsbeispiel;
  • 31 und 32 Draufsichten auf die Konstruktion einer Halbleitervorrichtung gemäß einem siebten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 33 eine Schnittansicht der Konstruktion der Halbleitervorrichtung gemäß dem siebten bevorzugten Ausführungsbeispiel;
  • 34 eine Draufsicht auf die Konstruktion einer Halbleitervorrichtung gemäß einem achten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 35 eine Schnittansicht der Konstruktion der Halbleitervorrichtung gemäß dem achten bevorzugten Ausführungsbeispiel; und
  • 36 bis 40 Schnittansichten zur Erläuterung eines Verfahrens zum Herstellen der Halbleitervorrichtung gemäß dem achten bevorzugten Ausführungsbeispiel.
  • Im folgenden werden die bevorzugten Ausführungsbeispiele der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen erläutert.
  • Erstes bevorzugtes Ausführungsbeispiel
  • 1 zeigt ein Blockdiagramm der Konfiguration einer Halbleitervorrichtung 100 gemäß einem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. Bei der Halbleitervorrichtung 100 handelt es sich um eine integrierte Schaltung hoher Spannungen, die eine Verbesserung in der Durchbruchspannung unter Verwendung des RESURF-Effekts realisiert. Als ein Beispiel ist die Halbleitervorrichtung 100 betriebsmäßig dazu ausgebildet, einen IGBT (Bipolartransistor mit isoliertem Gate) mit höherem Potential anzusteuern, der mit einem weiteren IGBT in einer Totem-Pole-Konfiguration verbunden ist.
  • Unter Bezugnahme auf 1 weist die Halbleitervorrichtung 100 des ersten bevorzugten Ausführungsbeispiels eine Schnittstellenschaltung 101 (die hier auch als IF-Schaltung bezeichnet wird, wobei IF für interface steht), eine Impulserzeugungsschaltung 102, nMOS-Transistoren 103 und 104 für hohe Spannungen sowie eine Steuerschaltung 105 auf.
  • Die Schnittstellenschaltung 101 führt einen Wellenform-Formgebungsvorgang an einem Signal HIN aus, das von außen in die Halbleitervorrichtung 100 eingespeist wird, und gibt das resultierende Signal an die Impulserzeugungsschaltung 102 ab. Auf der Basis von Übergängen von hoch nach niedrig und niedrig nach hoch des Signals HIN nach der Ausführung des Wellenform-Formgebungsvorgangs an diesem erzeugt die Impulserzeugungsschaltung 102 Impulssignale P1 bzw. P2. Das Impulssignal P1 wird auf das Gate des nMOS-Transistors 103 gegeben, und das Impulssignal P2 wird auf das Gate des nMOS-Transistors 104 gegeben.
  • Ausgelöst durch die Impulssignale P1 bzw. P2 werden die nMOS-Transistoren 103 und 104 eingeschaltet und ausgeschaltet. Zum Minimieren des Stromverbrauchs (Wärmeerzeugung) der nMOS-Transistoren 103 und 104 sind die Impulssignale P1 und P2 derart ausgeführt, daß sie jeweils eine so kurze Impulsdauer von bis zu mehreren hundert Nanosekunden aufweisen.
  • Ein Stromquellenpotential VCC und ein Massepotential GND werden beide an die Schnittstellenschaltung 101 und die Impulserzeugungsschaltung 102 angelegt, und dadurch werden die Schnittstellenschaltung 101 und die Impulserzeugungsschaltung 102 in einen Betriebszustand gebracht. Das Massepotential GND wird auch an jede Sourceelektrode der nMOS-Transistoren 103 und 104 angelegt. Zum Beispiel ist das Stromquellenpotential VCC auf +15V eingestellt.
  • Die Steuerschaltung 105 weist Widerstände 106 und 107, eine Sperrschaltung 108, eine RS-Flipflopschaltung 109, einen pMOS-Transistor 110 sowie einen nMOS-Transistor 111 auf.
  • Ein hohes Potential VB wird von außerhalb der Halbleitervorrichtung 100 an die Sourceelektrode des pMOS-Transistors 110 angelegt. Das Potential VB wird über die Widerstände 106 bzw. 107 auch an die Drainelektrode der nMOS-Transistoren 103 und 104 angelegt.
  • Ein Drainpotential V1 des nMOS-Transistors 103 und ein Drainpotential V2 des nMOS-Transistors 104 werden in die Sperrschaltung 108 eingespeist. Auf der Basis der Drainpotentiale V1 bzw. V2 erzeugt die Sperrschaltung 108 Signale S und R. Die Signale S und R werden dann an den Setz-Eingang bzw. an den Rücksetz-Eingang der Flipflopschaltung 109 angelegt.
  • Wenn der Setz-Eingang und der Rücksetz-Eingang der RS-Flipflopschaltung 109 beide ein Signal auf hohem Pegel erhalten, wird das Ausgangssignal der RS-Flipflopschaltung 109 im allgemeinen instabil. Die Sperrschaltung 108 ist betriebsmäßig zum Verhindern einer solchen Instabilität ausgebildet.
  • Das Ausgangssignal der RS-Flipflopschaltung 100 wird als Signal Q in die jeweiligen Gates des pMOS-Transistors 110 und des nMOS-Transistors 111 eingespeist. Der pMOS-Transistor 110 und der nMOS-Transistor 111 werden in Abhängigkeit von dem Signal Q eingeschaltet und ausgeschaltet.
  • Die jeweiligen Drainelektroden des pMOS-Transistors 110 und des nMOS-Transistors 111 sind miteinander verbunden. Die Verbindungsstelle davon führt ein Potential, das als Signal HO nach außerhalb der Halbleitervorrichtung 100 abgegeben wird. Die Sourceelektrode des nMOS-Transistors 111 wird mit einem Potential VS von außerhalb der Halbleitervorrichtung 100 beaufschlagt.
  • Die Potentiale VB und VS betragen zum Beispiel mehrere hundert Volt, und das Potential VB ist auf +15V relativ zu dem Potential VS eingestellt. Die Potentiale VB und VS werden jeweils an die Sperrschaltung 108 und die RS-Flipflopschaltung 109 angelegt, so daß die Sperrschaltung 108 und die RS-Flipflopschaltung 109 hierdurch in einen Betriebszustand gebracht werden.
  • Das Signal HO von der Halbleitervorrichtung 100 wird dem Gate eines IGBT (nicht gezeigt) mit höherem Potential zugeführt, der mit einem weiteren IGBT (nicht gezeigt) in einer Totem-Pole-Konfiguration verbunden ist. Diese beiden IGBTs sind zwischen einem hohen Potential von einigen hundert Volt und Massepotential angeordnet. Der IGBT mit höherem Potential wird in Abhängigkeit von dem Signal HO ein- und ausgeschaltet. Das Potential VS wird auch an den Emitter des IGBT mit höherem Potential angelegt.
  • Im folgenden wird die Arbeitsweise der Halbleitervorrichtung 100 des ersten bevorzugten Ausführungsbeispiels erläutert. Wenn das Signal HIN den Übergang von niedrig nach hoch ausführt, gibt die Impulserzeugungsschaltung 102 das Impulssignal P2 ab. Der nMOS-Transistor 104 wird durch das dem Gate des nMOS-Transistors 104 zugeführte Impulssignal P2 in den Ein-Zustand gebracht, so daß ein Strom durch den Widerstand 107 fließt, der dadurch einen Spannungsabfall erfährt. Das Drainpotential V2 ändert sich entsprechend, so daß eine Potentialdifferenz zwischen dem Potential VB und dem Drainpotential V2 entsteht. Infolgedessen wird das Impulssignal P2 auf einen höheren Potentialpegel verlagert.
  • Wenn die Änderung des Drainpotentials V2 festgestellt wird, gibt die Sperrschaltung 108 das Signal R auf einem niedrigen Pegel und das Signal S auf einem hohen Pegel an den Rücksetz-Eingang bzw. den Setz-Eingang der RS-Flipflopschaltung 109 ab. Das Signal Q als Ausgangssignal der RS-Flipflopschaltung 109 wird dadurch niedrig, so daß der pMOS- Transistor 110 und der nMOS-Transistor 111 eingeschaltet bzw. ausgeschaltet werden. Infolgedessen wird das Signal HO auf hohem Pegel nach außerhalb der Halbleitervorrichtung 100 abgegeben, um dadurch den IGBT mit höherem Potential einzuschalten.
  • Wenn das Signal HIN einen Übergang von hoch nach niedrig ausführt, gibt die Impulserzeugungsschaltung 102 das Impulssignal P1 ab. Der nMOS-Transistor 101 wird durch das dem Gate des nMOS-Transistors 103 zugeführte Impulssignal P1 in den Ein-Zustand gebracht, so daß ein Strom durch den Widerstand 106 fließt, der dadurch einen Spannungsabfall erfährt. Das Drainpotential V1 ändert sich entsprechend, so daß eine Potentialdifferenz zwischen dem Potential VB und dem Drainpotential V1 entsteht. Infolgedessen wird das Impulssignal P1 auf einen höheren Potentialpegel verlagert.
  • Wenn die Anderung des Drainpotentials V1 festgestellt wird, gibt die Sperrschaltung 108 das Signal S auf einem niedrigen Pegel und das Signal R auf einem hohen Pegel an den Setz-Eingang bzw. den Rücksetz-Eingang der RS-Flipflopschaltung 109 ab. Das Signal Q als Ausgangssignal der RS-Flipflopschaltung 109 wird dadurch hoch, so daß der pMOS-Transistor 110 und der nMOS-Transistor 111 dadurch ausgeschaltet bzw. eingeschaltet werden. Infolgedessen wird das Signal HO auf niedrigem Pegel nach außerhalb der Halbleitervorrichtung 100 abgegeben, um dadurch den IGBT mit höherem Potential auszuschalten.
  • Wie vorstehend erläutert, ist die Halbleitervorrichtung 100 des ersten bevorzugten Ausführungsbeispiels betriebsmäßig dazu ausgebildet, das Umschalten des IGBT mit höherem Potential zu steuern.
  • Als Nächstes wird die Konstruktion der Halbleitervorrichtung 100 erläutert. 2 zeigt eine Draufsicht auf die Konstruktion der Halbleitervorrichtung 100 gemäß dem ersten bevorzugten Ausführungsbeispiel. 3 zeigt eine Schnittdarstellung entlang einer mit Pfeilen bezeichneten Linie D-D der 2. Zur einfacheren Beschreibung ist die Konstruktion über einer n–-leitenden Halbleiterschicht 2 der 3 (einschließlich einer Trennisolierschicht 10) aus 2 weggelassen.
  • Wie in den 2 und 3 gezeigt, ist die n–-leitende Halbleiterschicht 2 über einem p–-leitenden Halbleitersubstrat 1 vorgesehen. Zum Beispiel handelt es sich bei der n–-leitenden Halbleiterschicht 2 um eine Epitaxieschicht, die Silizium beinhaltet. Die Trennisolierschicht 10, bei der es sich beispielsweise um eine Siliziumoxidschicht handeln kann, ist in der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 vorgesehen.
  • Ein p-leitender Fremdstoffbereich 3 ist in der n–-leitenden Halbleiterschicht 2 vorgesehen und erstreckt sich von der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 bis zum Erreichen der Grenzfläche mit dem p–-leitenden Halbleitersubstrat 1. Der p-leitende Fremdstoffbereich 3 umgibt einen Teil der n–-leitenden Halbleiterschicht 2, so daß in der n–-leitenden Halbleiterschicht 2 ein RESURF-Isolierbereich A gebildet ist, der den vorstehend genannten nMOS-Transistor 103 und die Steuerschaltung 105 beinhaltet.
  • Eine Grabenisolierstruktur 8a ist in der n–-leitenden Halbleiterschicht 2 in dem RESURF-Isolierbereich A gebildet und erstreckt sich von der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 bis zum Erreichen der Grenzfläche mit dem p–-leitenden Halbleitersubstrat 1. Die Grabenisolierstruktur 8a ist mit dem p–-leitenden Fremdstoffbereich 3 verbunden, wobei diese zusammen einen Teil der n–-leitenden Halbleiterschicht 2 in dem RESURF-Isolierbereich A umschließen.
  • Das heißt, der p-leitende Fremdstoffbereich 3 und die Grabenisolierstruktur 8a bilden zusammen einen Grabenisolierbereich B, der den in dem RESURF-Isolierbereich A gebildeten nMOS-Transistor 103 beinhaltet. Die Steuerschaltung 105 ist in einem Bereich in dem RESURF-Isolierbereich A mit Ausnahme bzw. außerhalb von dem Grabenisolierbereich B angeordnet, wobei dieser Bereich auch als "Bereich C zum Bilden der Steuerschaltung" bezeichnet wird.
  • Eine Grabenisolierstruktur 8b ist in der n–-leitenden Halbleiterschicht 2 in dem RESURF-Isolierbereich A gebildet und erstreckt sich von der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 bis zum Erreichen der Grenzfläche mit dem p–-leitenden Halbleitersubstrat 1. Die Grabenisolierstruktur 8b erstreckt sich entlang des Randbereichs des RESURF-Isolierbereichs A. Der Grabenisolierbereich 8b ist an seiner Oberfläche mit Ausnahme der Oberfläche, die von der oberen Oberfläche der n–-leitenden Halbleiter- Schicht 2 freiliegt, von dem p-leitenden Fremdstoffbereich umgeben. Die Grabenisolierstrukturen 8b und 8a sind miteinander gekoppelt.
  • Die Grabenisolierstruktur 8a beinhaltet eine leitfähige Schicht 8aa und eine isolierende Schicht 8ab. Die Grabenisolierstruktur 8b beinhaltet eine leitfähige Schicht 8ba und eine isolierende Schicht 8bb. Die leitfähigen Schichten 8aa und 8ba, bei denen es sich zum Beispiel um Polysiliziumschichten handeln kann, sind miteinander gekoppelt. Die leitfähigen Schichten 8aa und 8ba sind in der n–-leitenden Halbleiterschicht 2 vorgesehen und erstrecken sich von der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 bis zum Erreichen der Grenzfläche mit dem p–-leitenden Halbleitersubstrat 1.
  • Die leitfähige Schicht 8aa ist an der in der n–-leitenden Halbleiterschicht 2 und dem p–-leitenden Halbleitersubstrat 1 vergrabenen Oberfläche mit Ausnahme von der von der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 freiliegenden Oberfläche mit der isolierenden Schicht 8ab bedeckt. Die leitfähige Schicht 8ba ist an ihrer Oberfläche mit Ausnahme der von der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 freiliegenden Oberfläche mit der isolierenden Schicht 8bb bedeckt. Die Isolierschichten 8ab und 8bb, bei denen es sich beispielsweise um Siliziumoxidschichten handeln kann, sind miteinander gekoppelt.
  • In dem Bereich C zum Bilden der Steuerschaltung ist ein n+-leitender, vergrabener Fremdstoffbereich 20 an der Grenzfläche zwischen der n–-leitenden Halbleiterschicht 2 und dem p–-leitenden Halbleitersubstrat 1 selektiv vorgesehen. In der oberen Oberfläche der n–-leitenden Halbleiterschicht 2, die über dem n+-leitenden vergrabenen Fremdstoffbereich 20 gebildet ist, sind ein p+-leitender Fremdstoffbereich 30, der betriebsmäßig als Widerstand 106 der Steuerschaltung 105 wirkt, und ein n+-leitender Fremdstoffbereich 31 einander benachbart vorgesehen. In 3 sind ein nMOS-Transistor QN und ein pMOS-Transistor QP gezeigt, die einen CMOS-Transistor der Sperrschaltung 108 in der Steuerschaltung 105 bilden.
  • In dem Bereich C zum Bilden der Steuerschaltung sind Grabenisolierstrukturen 21 in der n–-leitenden Halbleiterschicht 2 vorgesehen und erstrecken sich von der oberen Ober fläche der n–-leitenden Halbleiterschicht 2 bis zum Erreichen des n+-leitenden, vergrabenen Fremdstoffbereichs 20. Die Grabenisolierstrukturen 21 trennen den p+-leitenden und den n+-leitenden Fremdstoffbereich 30 und 31, den nMOS-Transistor QN und den pMOS-Transistor QP voneinander.
  • Die Grabenisolierstrukturen 21 beinhalten jeweils eine leitfähige Schicht 21a und eine isolierende Schicht 21b. Die leitfähige Schicht 21a ist in der n–-leitenden Halbleiterschicht 2 vorgesehen und erstreckt sich von der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 bis zum Erreichen des n+-leitenden vergrabenen Fremdstoffbereichs 20. Die leitfähige Schicht 21 ist an ihrer Oberfläche mit Ausnahme ihres von der oberen Oberfläche der n–-leitenden Halblleiterschicht 2 freiliegenden Oberflächenbereichs von der isolierenden Schicht 21b umgeben.
  • Die n–-leitende Halbleiterschicht 2 weist in ihrer oberen Oberfläche einen p-leitenden Wannenbereich 22 über dem n+-leitenden vergrabenen Fremdstoff-bereich 20 auf. Der nMOS-Transistor QN ist in dem p-leitenden Wannenbereich 22 gebildet. Der p-leitende Wannenbereich 22 weist in seiner oberen Oberfläche n+-leitende Fremdstoffbereiche 23 und 24 auf, die jeweils als Sourcebereich und Drainbereich des nMOS-Transistors QN dienen.
  • Eine Gateelektrode 26 ist über dem p-leitenden Wannenbereich 22 vorgesehen und zwischen den n+-leitenden Fremdstoffbereichen 23 und 24 gehalten. Der p-leitende Wannenbereich 22 weist in seiner oberen Oberfläche einen p+-leitenden Fremdstoffbereich 25 dem n+-leitenden Fremdstoffbereich 23 benachbart auf. Der p+-leitende Fremdstoff-bereich 25 und der n+-leitende Fremdstoffbereich 30 halten die Trennisolierschicht 10 dazwischen.
  • Der pMOS-Transistor QP und der nMOS-Transistor QN sind einander benachbart vorgesehen, wobei sie die Grabenisolierstruktur 21 dazwischen aufweisen. Die n–-leitende Halbleiterschicht 2 über dem n+-leitenden vergrabenen Fremdstoffbereich 20 beinhaltet in ihrer oberen Oberfläche p+-leitende Fremdstoffbereiche 33 und 34, die jeweils als Sourcebereich und Drainbereich des pMOS-Transistors QP dienen. Eine Gateelektrode 36 ist über der n–-leitenden Halbleiterschicht 2 vorgesehen und zwischen den p+-leitenden Fremdstoffbereichen 33 und 34 gehalten.
  • Die n–-leitende Halbleiterschicht 2 weist in ihrer oberen Oberfläche einen n+-leitenden Fremdstoffbereich 35 auf, der dem p+-leitenden Fremdstoffbereich 33 benachbart ist. Der n+-leitende Fremdstoffbereich 35 und der p+-leitende Fremdstoffbereich 30 halten die Trennisolierschicht 10 dazwischen. Die obere Oberfläche jeder Grabenisolierstruktur 21 ist von der Trennisolierschicht 10 bedeckt.
  • In dem Grabenisolierbereich B ist ein n+-leitender Fremdstoffbereich 7 in der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 vorgesehen. Ein p+-leitender Fremdstoffbereich 6 ist in der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 vorgesehen und zwischen dem n+-leitenden Fremdstoffbereich 7 und dem p-leitenden Fremdstoffbereich 3 angeordnet.
  • Der p+-leitende Fremdstoffbereich 6 weist in seiner oberen Oberfläche einen n+-leitenden Fremdstoffbereich als Sourcebereich 5 des nMOS-Transistors 103 auf. Die zwischen dem p+-leitenden Fremdstoffbereich 6 und dem n+-leitenden Fremdstoffbereich 7 gebildete n–-leitende Halbleiterschicht 2 sowie der n+-leitende Fremdstoffbereich 7 sind zusammen betriebsmäßig dazu ausgebildet, als Drainbereich des nMOS-Transistors 103 zu wirken.
  • Ein n+-leitender vergrabener Fremdstoffbereich 4 ist unter dem n+-leitenden Fremdstoffbereich 7 sowie an der Grenzfläche zwischen der n–-leitenden Halbleiterschicht 2 und dem p–-leitenden Halbleitersubstrat 1 selektiv vorgesehen. Der n+-leitende vergrabene Fremdstoffbereich 4 weist eine höhere Fremdstoffkonzentration als die n–-leitende Halbleiterschicht 2 auf.
  • Eine Gateelektrode 9 und Feldplatten bzw. Feldelektroden 12a, 12b und 12c sind über der n–-leitenden Halbleiterschicht 2 zwischen dem p+-leitenden Fremdstoffbereich 6 und dem n+-leitenden Fremdstoffbereich 7 vorgesehen, wobei diese die Trennisolierschicht 10 an der n–-leitenden Halbleiterschicht 2 halten. Die Gateelektrode 9 und die Feldelektroden 12a, 12b und 12c sind in dieser Reihenfolge in einer Richtung von dem p+-leitenden Fremdstoffbereich 6 in Richtung auf den n+-leitenden Fremdstoffbereich 7 angeordnet. Die Feldelektroden 12a und 12b erstrecken sich entlang des Umfangs des RESURF-Isolierbereichs A.
  • Die Gateelektrode 9 bedeckt einen Endbereich des p+-leitenden Fremdstoffbereichs 6 ohne Kontaktherstellung dazwischen, wobei an die Gateelektrode 9 ein Gatepotential angelegt wird. Die Feldelektrode 12c steht in Berührung mit einem Endbereich des n+-leitenden Fremdstoffbereichs 7. Bei den Feldplatten bzw. Feldelektroden 12a und 12b handelt es sich um Floating-Elektroden, die gegenüber ihrer Umgebung isoliert sind.
  • Die Feldelektroden 12a und 12b sind zwischen der Gateelektrode 9 und der Feldelektrode 12c angeordnet, um jeweils eine kapazitive Kopplung mit der Gateelektrode 9 und der Feldelektrode 12c zu bilden, so daß ein durch die Potentialdifferenz zwischen der Sourceelektrode und der Drainelektrode des nMOS-Transistors 103 erzeugtes elektrisches Feld an der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 abgeschwächt wird.
  • Eine Feldelektrode 13 ist über der n–-leitenden Halbleiterschicht 2 zwischen dem p+-leitenden Fremdstoffbereich 30 und dem n+-leitenden Fremdstoffbereich 7 vorgesehen und hält die Trennisolierschicht 10 an der n–-leitenden Halbleiterschicht 2. 4 zeigt eine vergrößerte Draufsicht des Grabenisolierbereichs B und seines Randbereichs, wie diese in 2 dargestellt sind.
  • 4 zeigt die Konstruktion über der n–-leitenden Halbleiterschicht 2, die die Feldelektrode 13, eine Zwischenverbindungsleitung 15 über der Feldelektrode 13, die Gateelektrode 9 und eine Drainelektrode 14 beinhaltet. Die linke Hälfte der Schnittdarstellung der 3 ist entlang der mit Pfeilen bezeichneten Linie E-E der 4 dargestellt.
  • Wie unter Bezugnahme auf die 3 und 4 zu sehen ist, ist die Feldelektrode 13 über der Grabenisolierstruktur 8a angeordnet, die sich zwischen dem p+-leitenden Fremdstoffbereich 30 und dem n+-leitenden Fremdstoffbereich 7 befindet, und steht mit einem Endbereich des n+-leitenden Fremdstoffbereichs 7 in Berührung. Die Feldelektrode 13 ist dadurch mit der n–-leitenden Halbleiterschicht 2 in dem Grabenisolierbereich B elektrisch verbunden.
  • Die Gateelektrode 9, die Feldelektroden 12a bis 12c sowie die Feldelektrode 13 beinhalten zum Beispiel Polysilizium. Die Grabenisolierstrukturen 8a und 8b und der p-leitende Fremdstoffbereich 3 weisen obere Oberflächen auf, die von der Trennisolierschicht 10 bedeckt sind.
  • Eine Isolierschicht 18 ist zum Überdecken der n–-leitenden Halbleiterschicht 2, der Trennisolierschicht 10, der Gateelektroden 9, 26 und 36 sowie der Feldplatten 12a bis 12c und 13 vorgesehen. Eine Sourceelektrode 11 des nMOS-Transistors 103, die mit dem p+-leitenden Fremdstoffbereich 7 und dem Sourcebereich 5 in Berührung steht, sowie die Drainelektrode 14 des nMOS-Transistors 103, die mit dem n+-leitenden Fremdstoffbereich 7 in Berührung steht, erstrecken sich beide durch die Isolierschicht 18 hindurch bzw. durchsetzen diese.
  • Eine Elektrode 16, die mit einem Endbereich des p+-leitenden Fremdstoffbereichs 30 in Berührung steht, erstreckt sich durch die Isolierschicht 18 hindurch und ist durch die Zwischenverbindungsleitung 15 mit der Drainelektrode 14 verbunden. Die Zwischenverbindungsleitung 15, bei der es sich zum Beispiel um eine Aluminiumleitung handeln kann, ist über der Feldelektrode 13 angeordnet.
  • Eine Elektrode 17, die mit einem anderen Ende des p+-leitenden Fremdstoffbereichs 30 und dem n+-leitenden Fremdstoffbereich 31 in Berührung steht, erstreckt sich ebenfalls durch die Isolierschicht 18 hindurch. Elektroden 29, 28 und 27 erstrecken sich durch die Isolierschicht 18 hindurch und stehen mit dem p+-leitenden Fremdstoffbereich 25 sowie den n+-leitenden Fremdstoffbereichen 23 bzw. 24 in Berührung. Elektroden 39, 38 und 37 erstrecken sich ebenfalls durch die Isolierschicht 18 hindurch und stehen mit dem n+-leitenden Fremdstoffbereich 35 sowie den p+-leitenden Fremdstoffbereichen 33 bzw. 34 in Berührung.
  • Als Beispiel wird Aluminium zum Bilden der Source- und der Drainelektrode 11 und 14, der Elektroden 16, 17, 27 bis 29 sowie der Elektroden 37 bis 39 verwendet. Zur Vereinfachung der 3 sind eine Gateisolierschicht des nMOS-Transistors 103 sowie jeweilige Gateisolierschichten des nMOS-Transistors QN und des pMOS-Transistors QP der Steuerschaltung 105 als Teil der Isolierschicht 18 dargestellt.
  • Eine Isolierschicht 40 ist zum Überdecken der Source- und der Drainelektrode 11 und 14, der Elektroden 16, 17, 27 bis 29, 37 bis 39 sowie der Isolierschicht 18 vorgesehen.
  • Es ist zwar nicht dargestellt, jedoch sind die Bestandteile der Halbleitervorrichtung 100 gemäß dem ersten bevorzugten Ausführungsbeispiel, bei dem es sich nicht um den nMOS-Transistor 103 und die Steuerschaltung 105 handelt, nämlich die Schnittstellenschaltung 101, die Impulserzeugungsschaltung 102 und der nMOS-Transistor 104, in der n–-leitenden Halbleiterschicht 2 außerhalb von dem RESURF-Isolierbereich A angeordnet.
  • Das Potential VB wird an die Elektrode 17 angelegt. Bei Anlegen eines positiven Potentials an die Gateelektrode 9 wird der nMOS-Transistor 103 eingeschaltet, damit ein Strom durch den p+-leitenden Fremdstoffbereich 30 fließt, so daß eine Potentialdifferenz zwischen der Elektrode 17 und der Zwischenverbindungsleitung 15 erzeugt wird. Durch das Feststellen einer solchen Potentialdifferenz wird das an die Gateelektrode 9 angelegte logische Signal, d.h. das Impulssignal P1, auf einen höheren Potentialpegel verlagert.
  • Bei der Halbleitervorrichtung 100 des ersten bevorzugten Ausführungsbeispiels führt das Anlegen des Potentials VB sowie des Massepotentials GND an die Elektrode 17 bzw. das p–-leitende Halbleitersubstrat 1 dazu, daß sich eine Verarmungsschicht mittels eines RESURF-Effekts in einer Richtung von dem p-leitenden Fremdstoffbereich 30 in Richtung auf die Steuerschaltung 105 erstreckt. Diese Verarmungsschicht erstreckt sich anschließend entlang des Randbereichs des RESURF-Isolierbereichs A, so daß sie die Steuerschaltung 105 umschließt. Infolgedessen kann die Steuerschaltung 105 eine verbesserte Durchbruchspannung aufweisen.
  • In dem Grabenisolierbereich B erstreckt sich eine Verarmungsschicht fast vollständig in der n–-leitenden Halbleiterschicht 2, die zwischen dem p-leitenden Fremdstoffbereich 3 und dem n+-leitenden vergrabenen Fremdstoffbereich 4 gebildet ist. Der nMOS-Transistor kann dadurch eine verbesserte Durchbruchspannung aufweisen.
  • Im folgenden wird ein Verfahren zum Bilden der Grabenisolierstrukturen 8a, 8b und 21 erläutert. Die Grabenisolierstrukturen 8a, 8b und 21 werden in der gleichen Weise gebildet, und aus diesem Grund wird unter Bezugnahme auf die 5 bis 7 erläutert, wie die Grabenisolierstruktur 8a als repräsentatives Beispiel gebildet wird. Die 5 bis 7 zeigen vergrößerte Draufsichten auf den Bereich, der zwischen den in 3 gezeigten n+-leitenden vergrabenen Fremdstoffbereichen 4 und 20 gebildet ist.
  • Unter Bezugnahme auf 5 wird ein anisotropes Ätzen ausgeführt, um zuerst die obere Oberfläche der n–-leitenden Halbleiterschicht 2 zu ätzen, um dadurch einen Graben 8ac in einer Weise bis zum Erreichen der Grenzfläche zwischen der n–-leitenden Halbleiterschicht 2 und dem p–-leitenden Halbleitersubstrat 1 zu bilden. Unter Bezugnahme auf 6 werden die Innenwand des Grabens 8ac und die obere Oberfläche der n–-leitenden Halbleiterschicht 2 anschließend oxidiert, um ein Isolierschichtmaterial 8ad auf die innere Oberfläche des Grabens 8ac und die obere Oberfläche der n–-leitenden Halbleiterschicht 2 aufzubringen. Anschließend wird ein leitfähiges Material 8ae, bei dem es sich zum Beispiel um Polysilizium handeln kann, auf das Isolierschichtmaterial 8ad aufgebracht, um den Graben 8ac zu füllen.
  • Anschließend werden das Isolierschichtmaterial 8ad und das leitfähige Material 8ae, die sich über dem Graben 8ac befinden, entfernt. Die resultierende Grabenisolierstruktur 8a ist in 7 dargestellt und beinhaltet die leitfähige Schicht 8aa aus Polysilizium und die isolierende Schicht 8ab als Siliziumoxidschicht. Anschließend wird die Trennisolierschicht 10 auf den oberen Oberflächen der Grabenisolierstruktur 8a und der n–-leitenden Halbleiterschicht 2 vorgesehen.
  • Wie erläutert, werden bei der Halbleitervorrichtung 100 des ersten bevorzugten Ausführungsbeispiels der nMOS-Transistor 103 und die Steuerschaltung 105 in dem RESURF-Isolierbereich A gebildet, der durch den p-leitenden Fremdstoffbereich 3 definiert ist. Dies verhindert, daß sich die ein hohes Potential führende Zwischenverbindungsleitung 15 über den p-leitenden Fremdstoffbereich 3 verläuft, wenn der nMOS-Transistor 103 und der Widerstand 106 der Steuerschaltung 105 miteinander verbunden sind.
  • Infolgedessen kann sich eine Verarmungsschicht mittels des RESURF-Effekts in der n–-leitenden Halbleiterschicht 2 ohne Einschränkung erstrecken, so daß der anfängliche Pegel einer Durchbruchspannung in einem Konstruktionsstadium aufrechterhalten werden kann.
  • Der nMOS-Transistor 103 ist in dem Grabenisolierbereich B gebildet, der von dem p-leitenden Fremdstoffbereich 3 und der Grabenisolierstruktur 8a umgeben ist. Das heißt, es wird eine Isolierung in der n–-leitenden Halbleiterschicht 2 zwischen dem den nMOS-Transistor 103 beinhaltenden Bereich 3 und dem die Steuerschaltung 105 beinhaltenden Bereich hergestellt.
  • Ein Lecken des Source-Drain-Stroms des nMOS-Transistors 103 in die n–-leitende Halbleiterschicht 2 in dem Bereich C zum Bilden der Steuerschaltung wird entsprechend unterdrückt, um auf diese Weise einen Kurzschluß zwischen der Elektrode 17, an die das Potential VB angelegt wird, und der Drainelektrode 14 des nMOS-Transistors 103 zu verhindern. Infolgedessen kann das der Gateelektrode 9 des nMOS-Transistors 103 zugeführte Impulssignal P1 mit Zuverlässigkeit auf einen höheren Potentialpegel verschoben werden.
  • Der n+-leitende vergrabene Fremdstoffbereich 4 mit höherer Fremdstoffkonzentration als der n–-leitenden Halbleiterschicht 2 ist unter dem n+-leitenden Fremdstoffbereich 7 vorgesehen, der mit der Drainelektrode 14 verbunden ist. Somit wird eine Überspannungs-Durchbruchspannung im Fall der Anlegung eines hohen Potentials an die Drainelektrode 14 verbessert.
  • Das erste bevorzugte Ausführungsbeispiel macht die Feldelektrode 13 zwischen der Grabenisolierstruktur 8a und der Zwischenverbindungsleitung 15 erforderlich, wobei dies betriebsmäßig die Wirkung hat, die Grabenisolierstruktur 8a gegenüber dem elektrischen Feld der Zwischenverbindungsleitung 15 abzuschirmen. Ein Abfallen der Durchbruchspannung als Ergebnis des elektrischen Feldes von der Zwischenverbindungsleitung 15 wird entsprechend unterdrückt.
  • Bei dem ersten bevorzugten Ausführungsbeispiel bilden eine leitfähige Schicht und eine isolierende Schicht die Grabenisolierstrukturen 8a, 8b und 21, wobei diese Ausbildung nicht darauf begrenzt ist. Im folgenden wird ein alternatives und exemplarisches Verfahren zum Bilden der Grabenisolierstruktur 8a erläutert, bei dem die isolierende Schicht der einzige Bestandteil ist. Wie bei den 5 bis 7 zeigt auch 8 eine vergrößerte Draufsicht auf den in 3 dargestellten Bereich zwischen den n+-leitenden Fremdstoffbereichen 4 und 20.
  • Wie unter Bezugnahme auf 5 erläutert worden ist, wird zuerst der Graben 8ac gebildet. Anschließend wird eine Isolierschicht 45, bei der es sich zum Beispiel um eine Siliziumoxidschicht handeln kann, über der n–-leitenden Halbleiterschicht 2 vorgesehen, um den Graben 8ac zu füllen. Die Grabenisolierstruktur 8a und die Trennisolierschicht 10, die beide die Isolierschicht 45 aufweisen, werden gleichzeitig gebildet.
  • Bei dem ersten bevorzugten Ausführungsbeispiel ist die Grabenisolierstruktur 8a so dargestellt, daß sie sich von der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 weg bis zum Erreichen der Grenzfläche zwischen der n–-leitenden Halbleiterschicht 2 und dem p–-leitenden Halbleitersubstrat 1 erstreckt. Es ist jedoch nicht unbedingt notwendig, daß die Grabenisolierstruktur 8a das p–-leitende Halbleitersubstrat 1 erreichen muß, wobei ein Beispiel hierfür in 9 dargestellt ist.
  • Unter Bezugnahme auf 9 entsteht bei der Grabenisolierstruktur 8a, die das p–-leitende Halbleitersubstrat 1 nicht erreicht, ein teilweises Lecken des Source-Drain-Stroms 46 des nMOS-Transistors 103 in die n–-leitende Halbleiterschicht 2 hinein, die in dem Bereich C zum Bilden der Steuerschaltung gebildet ist. Die Potentialdifferenz zwischen der Elektrode 17 und der Drainelektrode 14, d.h. die Differenz zwischen dem Potential VB und dem Drainpotential V1, wird somit auf einen niedrigeren Pegel gesteuert, wenn der nMOS-Transistor 103 im Ein-Zustand ist.
  • Andererseits kommt es bei der Grabenisolierstruktur 8a, die den Bereich nahe der Grenzfläche zwischen der n–-leitenden Halbleiterschicht 2 und dem p–-leitenden Halbleitersubstrat 1 erreicht, zu einem Leckstrom, der durch einen schmalen Stromweg mit hohem parasitärem Widerstand fließt, so daß die Reduzierung der durch den Leckstrom verursachen Potentialdifferenz zwischen der Elektrode 17 und der Drainelektrode 14 vernachlässigbar ist.
  • Mit anderen Worten, es kann der untere Endbereich der Grabenisolierstruktur 8a nahe an die Grenzfläche der n–-leitenden Halbleiterschicht 2 und dem p–-leitenden Halbleitersubstrat 1 heran reichen, und zwar in einem Ausmaß, in dem die Reduzierung der durch den Leckstrom verursachten Potentialdifferenz zwischen der Elektrode 17 und der Drainelektrode 14 im wesentlichen keinen Einfluß auf den Betrieb einer Halbleitervorrichtung hat.
  • Genauer gesagt, es wird die Distanz zwischen dem unteren Endbereich der Grabenisolierstruktur 8a und der oberen Oberfläche des p–-leitenden Halbleitersubstrats 1 derart gesteuert, daß die Potentialdifferenz zwischen der Elektrode 17 und der Drainelektrode 14 nicht geringer sein sollte als ein Schwellwert der Sperrschaltung 108 zum Detektieren dieser Potentialdifferenz. Der Source-Drain-Strom 46 des nMOS-Transistors 103 wird im folgenden als "MOS-Strom 46" bezeichnet.
  • Wie vorstehend erläutert, muß sich die Grabenisolierstruktur 8a mindestens bis zu dem Bereich nahe der Grenzfläche zwischen der n–-leitenden Halbleiterschicht 2 und dem p–-leitenden Halbleitersubstrat 1 erstrecken. Das heißt, der Graben 8ac zum Bilden der Grabenisolierstruktur 8a muß nicht unbedingt das p–-leitende Halbleitersubstrat 1 erreichen, solange er sich von der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 zumindest bis zu dem Bereich in der Nähe der Grenzfläche mit dem p–-leitenden Halbleitersubstrat 1 erstreckt.
  • Unter Bezugnahme auf 10 kann sich die Grabenisolierstruktur 8 auch auf eine größere Tiefe als die Tiefe der oberen Oberfläche des p–-leitenden Halbleitersubstrats 1 erstrecken und eine Tiefe erreichen, die ausreichend größer ist als die größte mögliche Tiefe der n+-leitenden vergrabenen Fremdstoffbereiche 4 und 20. In diesem Fall ergibt sich folgendes Problem.
  • Wenn das p–-leitende Halbleitersubstrat 1 und die n–-leitende Halbleiterschicht 2 mit dem Massepotential GND bzw. dem Potential VB beaufschlagt werden, wird eine Verarmungsschicht auch in dem p–-leitenden Halbleitersubstrat 1 gebildet. Gestrichelte Linien 47 in 10 zeigen das Ende einer solchen Verarmungsschicht. Wenn der untere Endbereich der Grabenisolierstruktur 8a eine Tiefe erreicht, die größer ist als die Tiefe des Endes der Verarmungsschicht, führt der untere Endbereich der Grabenisolierstruktur 8a das gleiche Potential wie das p–-leitende Halbleitersubstrat 1, d.h. das Massepotential GND.
  • Aus diesem Grund besteht die Wahrscheinlichkeit, daß ein Leckstrom zwischen der n–-leitenden Halbleiterschicht 2 und dem p–-leitenden Halbleitersubstrat 1 fließt, der durch die isolierende Schicht 8ab an der Seitenfläche der leitfähigen Schicht 8aa der Grabenisolierstruktur 8a, die leitfähige Schicht 8aa sowie die isolierende Schicht 8ab an der Bodenfläche der leitfähigen Schicht 8aa hindurch geht. Ein derartiger Verlauf des Leckstroms ist in 10 als Stromweg 44 dargestellt.
  • Die leitfähige Schicht 8aa, bei der es sich um Polysilizium handelt, weist eine beträchtlich höhere elektrische Leitfähigkeit als die isolierende Schicht 8ab auf, bei der es sich um eine Siliziumoxidschicht handelt. Das heißt, die Isolierung zwischen dem p–-leitenden Halbleitersubstrat 1 und der n–-leitenden Halbleiterschicht 2 wird durch die an der Seitenfläche und der Bodenfläche der leitfähigen Schicht 8aa gebildete isolierende Schicht 8ab im wesentlichen aufrechterhalten.
  • In 10 ist eine elektrostatische Kapazität, die durch die n–-leitende Halbleiterschicht 2, die leitfähige Schicht 8aa sowie die dazwischen gebildete isolierende Schicht 8ab gebildet ist, in äquivalenter Weise als Kondensator 44a dargestellt. Eine elektrostatische Kapazität, die durch die leitfähige Schicht 8aa, das p–-leitende Halbleitersubstrat 1 und die dazwischen gebildete isolierende Schicht 8ab gebildet ist, ist in entsprechender Weise als Kondensator 44b dargestellt.
  • Wenn zum Beispiel das Potential VB von 600 V an die n–-leitende Halbleiterschicht 2 angelegt wird, dann wird die isolierende Schicht 8ab auf der einen Seite mit 300 V beaufschlagt, so daß die Isolierung zwischen dem p–-leitenden Halbleitersubstrat 1 und der n–-leitenden Halbleiterschicht 2 aufrechterhalten bleibt. Zum Sicherstellen der Isolierfestigkeit für dieses Potential sollte die isolierende Schicht 8ab minimal eine Dicke von 300 nm aufweisen. Zur Gewährleistung der Zuverlässigkeit über eine lange Zeitdauer muß die isolierende Schicht 8ab eine Dicke vom Doppelten dieses Wertes oder mehr aufweisen.
  • Hinsichtlich der Einschränkungen beim Bearbeiten von Wafern kann es zu Schwierigkeiten bei der Schaffung einer großen Dicke der an der Innenfläche des Grabens 8ac zu bildenden isolierenden Schicht 8ab kommen. In diesem Fall kann die Halbleitervorrichtung 100 nicht die Fähigkeit haben, einem Potential von 1000 V oder mehr standzuhalten, da die Durchbruchspannung der Halbleitervorrichtung 100 durch die Isolierfestigkeit der isolierenden Schicht 8ab gesteuert wird.
  • Unter Bezugnahme auf 11 erreicht der untere Endbereich der Grabenisolierstruktur 8a somit wünschenswerterweise eine Tiefe, die geringer ist als die größtmögliche Tiefe der n+-leitenden vergrabenen Fremdstoffbereiche 4 und 20, so daß der untere Endbereich der Grabenisolierstruktur 8a einfach in die Verarmungsschicht hineingenommen wird.
  • Die n–-leitende Halbleiterschicht 2 hat einen Potentialgradienten in der Verarmungsschicht, und aus diesem Grund ist die genannte Potentialdifferenz zwischen der n–-leitenden Halbleiterschicht 2 und dem unteren Endbereich der Grabenisolierstruktur 8a unwahrscheinlich. Infolgedessen braucht die isolierende Schicht 8ab keine große Dicke aufzuweisen, so daß sich eine Verbesserung in der Durchbruchspannung der Halbleitervorrichtung 100 in einfacher Weise realisieren läßt.
  • Bei dem ersten bevorzugten Ausführungsbeispiel ist die Feldelektrode 13 mit der n–-leitenden Halbleiterschicht 2 elektrisch verbunden, die in dem Grabenisolierbereich B gebildet ist. Alternativ hierzu kann es sich bei der Feldelektrode 13 um eine Floating-Elektrode handeln, die gegenüber ihrer Umgebung isoliert ist, wie dies in 12 gezeigt ist. Die Feldelektrode 13 kann in weiter alternativer Weise mit der n–-leitenden Halbleiter schicht 2 elektrisch verbunden sein, die in dem Bereich C zum Bilden der Steuerschaltung gebildet ist.
  • 13 zeigt im spezielleren diese Alternative. Eine die isolierende Schicht 18 durchsetzende Elektrode 46 ist in Berührung mit der Feldelektrode 13 vorgesehen, die zwischen der Zwischenverbindungsleitung 15 und der Grabenisolierstruktur 8a vorgesehen ist. Eine auf der isolierenden Schicht 18 ausgebildete Zwischenverbindungsleitung 43 ist betriebsmäßig dazu ausgebildet, die Elektroden 42 und 17 zu verbinden.
  • Zum Beispiel beinhalten die Elektrode 42 und die Zwischenverbindungsleitung 43 Aluminium. Die Feldelektrode 13 ist dadurch mit der n–-leitenden Halbleiterschicht 2 elektrisch verbunden, die in dem Bereich C zum Bilden der Steuerschaltung gebildet ist.
  • Die in den 12 und 13 gezeigten Konstruktionen sind auch betriebsmäßig dazu ausgebildet, die Grabenisolierstruktur 8a gegenüber dem elektrischen Feld der Zwischenverbindungsleitung 15 abzuschirmen, um dadurch ein Abfallen der Durchbruchspannung auf Grund des elektrischen Feldes von der Zwischenverbindungsleitung 15 zu unterdrücken.
  • Das erste bevorzugte Ausführungsbeispiel benötigt die Grabenisolierstruktur 8b, die sich entlang des Randbereichs des RESURF-Isolierbereichs A erstreckt. Die Isolierung in der n–-leitenden Halbleiterschicht 2 zwischen dem Grabenisolierbereich B und dem Bereich C zum Bilden der Steuerschaltung kann in alternativer Weise hergestellt werden. Zum Beispiel führt auch die mit dem p-leitenden Fremdstoffbereich 3 verbundene Grabenisolierstruktur 8a zu einer solchen Isolierung. Bei der Grabenisolierstruktur 8b handelt es sich somit nicht um ein unverzichtbares Element.
  • Zweites bevorzugtes Ausführungsbeispiel
  • Die 14 und 15 zeigen eine Schnittansicht bzw. eine Draufsicht der Konstruktion einer Halbleitervorrichtung gemäß einem zweiten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. Die Schnittdarstellung der 14 ist entlang einer Linie dargestellt, die der mit Pfeilen bezeichneten Linie D-D der 2 entspricht. Mit Ausnahme der Gateelektrode 9 ist die Konstruktion über der n–-leitenden Halbleiterschicht 2 (einschließlich der Trennisolierschicht 10) aus 15 weggelassen. Die linke Hälfte der Schnittdarstellung der 14 ist entlang der mit Pfeilen bezeichneten Linie F-F der 15 dargestellt.
  • Die Halbleitervorrichtung des zweiten bevorzugten Ausführungsbeispiels integriert Grabenisolierstrukturen 8c und 8d in die Halbleitervorrichtung 100 des ersten bevorzugten Ausführungsbeispiels.
  • Unter Bezugnahme auf die 14 und 15 ist die Grabenisolierstruktur 8c in der n–-leitenden Halbleiterschicht 2 vorgesehen, wobei sie zwischen der Grabenisolierstruktur 8a und dem n+-leitenden vergrabenen Fremdstoffbereich 4 gebildet ist und sich von der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 bis zum Erreichen der Grenzfläche mit dem p–-leitenden Halbleitersubstrat 1 erstreckt. Die Grabenisolierstrukturen 8c und 8a sind über eine bestimmte Distanz voneinander getrennt.
  • Die Grabenisolierstruktur 8d ist in der n–-leitenden Halbleiterschicht 2 vorgesehen, wobei sie zwischen der Grabenisolierstruktur 8a und dem n+-leitenden vergrabenen Fremdstoffbereich 20 gebildet ist und sich von der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 bis zum Erreichen der Grenzfläche mit dem p–-leitenden Halbleitersubstrat 1 erstreckt. Die Grabenisolierstrukturen 8b und 8a sind ebenfalls über eine bestimmte Distanz voneinander getrennt.
  • Die Grabenisolierstrukturen 8c und 8d sind mit dem p-leitenden Fremdstoffbereich 3 verbunden. Zusammen mit der Grabenisolierstruktur 8a und dem p-leitenden Fremdstoffbereich 3 sind die Grabenisolierstrukturen 8c und 8d betriebsmäßig dazu ausgebildet, den Grabenisolierbereich B zum bilden, der den nMOS-Transistor 103 in der n–-leitenden Halbleiterschicht 2 darin beinhaltet.
  • Die Grabenisolierstruktur 8c beinhaltet eine leitfähige Schicht 8ca und eine isolierende Schicht 8cb. Die Grabenisolierstruktur 8d beinhaltet eine leitfähige Schicht 8da und eine isolierende Schicht 8db. Die leitfähigen Schichten 8ca und 8da, bei denen es sich beispielsweise um Polysiliziumschichten handeln kann, sind in der n–-leitenden Halbleiter schicht 2 angeordnet und erstrecken sich von der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 bis zum Erreichen der Grenzfläche mit dem p–-leitenden Halbleitersubstrat 1.
  • Die leitfähige Schicht 8ca ist mit der isolierenden Schicht 8cb bedeckt, und zwar an der in der n–-leitenden Halbleiterschicht 2 sowie dem p–-leitenden Halbleitersubstrat 1 vergrabenen Oberfläche. Die leitfähige Schicht 8da ist mit der isolierenden Schicht 8db bedeckt, und zwar an der in der n–-leitenden Halbleiterschicht 2 und dem p–-leitenden Halbleitersubstrat 1 vergrabenen Oberfläche.
  • Bei den isolierenden Schichten 8cb und 8db kann es sich zum Beispiel um Siliziumoxidschichten handeln. Die übrigen Bestandteile sind die gleichen wie die der Halbleitervorrichtung 100 des ersten bevorzugten Ausführungsbeispiels, so daß auf eine nochmalige Beschreibung davon verzichtet werden kann.
  • Bei der Halbleitervorrichtung des zweiten bevorzugten Ausführungsbeispiels bilden die Grabenisolierstrukturen 8a, 8c und 8d eine Mehrschicht-Konstruktion, wie dies erläutert worden ist. Ein Lecken des Source-Drain-Stroms des nMOS-Transistors 103 in die n–-leitende Halbleiterschicht 2 in dem Bereich C zum Bilden der Steuerschaltung ist somit weniger wahrscheinlich. Infolgedessen kann das auf die Gateelektrode 9 des nMOS-Transistors gegebene Impulssignal P1 mit höherer Zuverlässigkeit auf einen höheren Potentialpegel verschoben werden.
  • Drittes bevorzugtes Ausführungsbeispiel
  • Wenn die Halbleitervorrichtung 100 hinsichtlich ihrer Fähigkeiten bezüglich der Durchbruchspannung noch weiter verbessert werden soll, kann es bei dem ersten bevorzugten Ausführungsbeispiel zu einem Problem hinsichtlich der Isolierung zwischen dem p-leitenden Fremdstoffbereich 3 und dem n+-leitenden Fremdstoffbereich 7 kommen, an die das Massepotential GND bzw. ein hohes Potential angelegt werden. Dieses Problem wird unter Bezugnahme auf 16 erläutert.
  • 16 zeigt eine Draufsicht auf die Konstruktion der Halbleitervorrichtung 100 gemäß dem ersten bevorzugten Ausführungsbeispiel. Die Feldelektrode 13, die Zwischenverbindungsleitung 15 und die Drainelektrode 14, wie diese in 4 dargestellt sind, sind in 16 weggelassen.
  • Wenn ein hohes Potential und das Massepotential GND an den n+-leitenden Fremdstoffbereich 7 bzw. den p-leitenden Fremdstoffbereich 3 angelegt werden, wird eine Verarmungsschicht gebildet, die sich nahezu vollständig in der zwischen dem p-leitenden Fremdstoffbereich 3 und dem n+-leitenden vergrabenen Fremdstoffbereich 4 gebildeten n–-leitenden Halbleiterschicht 2 erstreckt, wie dies erläutert worden ist.
  • Dies führt dazu, daß ein Leckstrom in einfacher Weise durch ausgerichtete Bereiche 80a der Grabenisolierstruktur 8a und der damit verbundenen Grabenisolierstruktur 8b hindurchgeht und somit zwischen dem n+-leitenden Fremdstoffbereich 7 und dem p-leitenden Fremdstoffbereich 3 fließt. Ein derartiger Verlauf des Leckstroms ist in 16 als Stromweg 48 dargestellt.
  • Wie in 16 gezeigt ist, beginnen die ausgerichteten Bereiche 80a ausgehend von dem p-leitenden Fremdstoffbereich 3, wobei sie entlang der Richtung von dem Sourcebereich 5 in Richtung auf den n+-leitenden Fremdstoffbereich 7 verlaufen, nämlich in einer Richtung von dem p-leitenden Fremdstoffbereich 3 in Richtung auf den n+-leitenden Fremdstoffbereich 7. Die ausgerichteten Bereiche 80a liegen einander gegenüber, wobei sie die n–-leitende Halbleiterschicht 2 in dem Grabenisolierbereich B zwischen sich schließen.
  • Die leitfähige Schicht 8aa ist mit der leitfähigen Schicht 8ba der Grabenisolierstruktur 8b an den ausgerichteten Bereichen 80a verbunden. Die leitfähigen Schichten 8aa und 8ba weisen eine beträchtlich höhere elektrische Leitfähigkeit als die isolierenden Schichten 8ab und 8bb auf. Das heißt, die Isolierung zwischen dem n+-leitenden Fremdstoffbereich 7 und dem p-leitenden Fremdstoffbereich 3 wird in erster Linie durch die isolierende Schicht 8ab, die an der Seitenfläche der leitfähigen Schicht 8aa an den ausgerichteten bzw. aufgereihten Bereichen 80a gebildet ist, sowie die isolierende Schicht 8bb aufrecht erhalten, die auf der leitfähigen Schicht 8ba ausgebildet ist.
  • In 16 ist eine elektrostatische Kapazität, die durch die n–-leitende Halbleiterschicht 2, die leitfähige Schicht 8aa sowie die dazwischen gebildete isolierende Schicht 8ab gebildet ist, äquivalent als Kondensator 48a dargestellt. Eine elektrostatische Kapazität, die durch die leitfähige Schicht 8ba, den p-leitenden Fremdstoffbereich 3 und die dazwischen gebildete isolierende Schicht 8bb gebildet ist, ist äquivalent bzw. als Ersatzschaltbild als Kondensator 48b dargestellt.
  • Wie bei dem ersten bevorzugten Ausführungsbeispiel erläutert worden ist, sollten die isolierenden Schichten 8ab und 8bb in Abhängigkeit von der Anlegung eines hohen Potentials an die n–-leitende Halbleiterschicht 2, die zum Beispiel 600 V betragen kann, eine beträchtlich hohe Dicke aufweisen. Auf Grund der Einschränkungen bei der Wafer-Bearbeitung kann es bei der Schaffung einer großen Dicke der isolierenden Schichten 8ab und 8bb zu Schwierigkeiten kommen. In diesem Fall ist die Schaffung einer Halbleitervorrichtung 100 mit hoher Durchbruchspannung unwahrscheinlich.
  • Darauf ansprechend schlägt ein drittes bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung eine Technik vor, die eine verbesserte Isolierung zwischen dem p-leitenden Fremdstoffbereich 3 und dem n+-leitenden Fremdstoffbereich 7 zuläßt.
  • 17 zeigt eine Draufsicht auf die Konstruktion einer Halbleitervorrichtung gemäß dem dritten bevorzugten Ausführungsbeispiel. 18 zeigt eine Schnittansicht entlang einer mit Pfeilen bezeichneten Linie G-G in 17. Bei der Halbleitervorrichtung des dritten bevorzugten Ausführungsbeispiels sind die ausgerichteten Bereiche 80a der Grabenisolierstruktur 8a des ersten bevorzugten Ausführungsbeispiels fragmentiert, wobei die Details hiervon im folgenden erläutert werden. Mit Ausnahme der Gateelektrode 9 ist die Konstruktion über der n–-leitenden Halbleiterschicht 2 (einschließlich der Trennisolierschicht 10) in 17 weggelassen.
  • Unter Bezugnahme auf die 17 und 18 beinhalten die ausgerichteten Bereiche 80a der Grabenisolierstruktur 8a jeweils eine Vielzahl von voneinander beabstandeten leitfähigen Schichten 8aa. Die leitfähigen Schichten 8aa sind an den in der n–-leitenden Halbleiterschicht 2 und dem p–-leitenden Halbleitersubstrat 1 vergrabenen Oberflächen mit einer jeweiligen Isolierschicht 8ab bedeckt. Einander benachbarte der isolierenden Schichten 8ab sind über eine gewisse Distanz d voneinander getrennt.
  • In diesem Fall handelt es sich bei der Distanz d um den Raum zwischen der Seitenfläche von einer isolierenden Schicht 8ab, die ihrer die entsprechende leitfähige Schicht 8aa überdeckenden Oberfläche entgegengesetzt ist, und der Seitenfläche einer weiteren, benachbarten isolierenden Schicht 8ab, die der ersten isolierenden Schicht 8ab zugewandt ist und der Oberfläche entgegengesetzt ist, die die entsprechende leitfähige Schicht 8aa bedeckt.
  • Bei der Halbleitervorrichtung des dritten bevorzugten Ausführungsbeispiels weisen die ausgerichteten Bereiche 80a der Grabenisolierstruktur 8a jeweils die mehreren voneinander beabstandeten leitfähigen Schichten 8aa auf, die an den in der n–-leitenden Halbleiterschicht 2 und dem p–-leitenden Halbleitersubstrat 1 vergrabenen Oberflächen mit jeweiligen isolierenden Schichten 8ab bedeckt sind.
  • Hinsichtlich eines Leckstroms, der wahrscheinlich durch die ausgerichteten Bereiche 80a hindurch geht, um zwischen dem n+-leitenden Fremdstoffbereich 7 und dem p-leitenden Fremdstoffbereich 3 zu fließen, so wird ein derartiger Leckstrom dazu veranlaßt, durch die isolierenden Schichten 8ab hindurch zu fließen, die in entsprechender Weise an den jeweiligen leitfähigen Schichten 8aa vorgesehen sind. Im Vergleich zu der Halbleitervorrichtung 100 des ersten bevorzugten Ausführungsbeispiels, bei dem die leitfähige Schicht 8aa nicht in ausgerichtete Bereiche 80a unterteilt ist, durchfließt ein solcher Leckstrom eine größere Anzahl von isolierenden Schichten 8ab.
  • Zusätzlich zu den Kondensatoren 48a und 68b führt dies bei Darstellung in einem Ersatzschaltbild zu einer Vielzahl von Kondensatoren, die bei der Passage des Leckstroms zwischen dem n+-leitenden Fremdstoffbereich 7 und dem p-leitenden Fremdstoffbereich 3 in Reihe geschaltet sind. Der Leckstrom kann somit nur schwer fließen, wobei dies zu einer verbesserten Isolierung zwischen dem n+-leitenden Fremdstoffbereich 7 und dem p-leitenden Fremdstoffbereich 3 und letztendlich zu einer Halbleitervorrichtung mit einer höheren Durchbruchspannung führt.
  • Bei dem dritten bevorzugten Ausführungsbeispiel sind einander benachbarte der isolierenden Schichten 8ab in jedem ausgerichteten Bereich 80a durch die Distanz d voneinander getrennt, so daß ein Teil 46a des MOS-Stroms 46 dazu veranlaßt wird, durch die Öffnungen zwischen einander benachbarten isolierenden Schichten 8ab hindurchzutreten und somit als Leckstrom in die n–-leitende Halbleiterschicht 2 zu gelangen, die in dem Bereich C zum Bilden der Steuerschaltung gebildet ist. Somit wird die Potentialdifferenz zwischen der Elektrode 17 und der Drainelektrode 14 reduziert, wenn sich der nMOS-Transistor 103 im Bin-Zustand befindet.
  • Ansprechend darauf wird die Distanz d zwischen einander benachbarten isolierenden Schichten 8ab derart gesteuert, daß eine solche Reduzierung der Potentialdifferenz im wesentlichen keinen Einfluß auf den Betrieb einer Halbleitervorrichtung hervorruft. Derjenige Teil 46a des MOS-Stroms 46, der in die n–-leitende Halbleiterschicht 2 in dem Bereich C zum Bilden der Steuerschaltung hinein leckt, wird im folgenden als "Leckstrom 46a" bezeichnet.
  • Bei dem dritten bevorzugten Ausführungsbeispiel ist die Grabenisolierstruktur 8a des ersten bevorzugten Ausführungsbeispiels teilweise fragmentiert. Die Grabenisolierstrukturen 8a, 8c und 8d des zweiten bevorzugten Ausführungsbeispiels, das in 15 dargestellt ist, können ebenfalls teilweise fragmentiert sein. 19 zeigt eine Draufsicht auf die Halbleitervorrichtung gemäß dem dritten bevorzugten Ausführungsbeispiel, bei dem die Grabenisolierstrukturen 8a, 8c und 8d teilweise fragmentiert sind.
  • Unter Bezugnahme auf 19 ist die Grabenisolierstruktur 8a teilweise fragmentiert, wie dies auch bei der Grabenisolierstruktur 8a der 17 der Fall ist. Ausgerichtete Bereiche 80c der Grabenisolierstruktur 8c beinhalten jeweils eine Vielzahl von voneinander beabstandeten leitfähigen Schichten 8ca. Ausgerichtete Bereiche 80d der Grabenisolierstruktur 8d beinhalten jeweils eine Vielzahl von voneinander beabstandeten leitfähigen Schichten 8da.
  • Wie bei den ausgerichteten Bereichen 80a erstrecken sich auch die ausgerichteten Bereiche 80c von dem p-leitenden Fremdstoffbereich 3 in Richtung auf den n+-leitenden Fremdstoffbereich 7. Die ausgerichteten Bereiche 80c liegen einander gegenüber, wobei die n–-leitende Halbleiterschicht 2 in dem Grabenisolierbereich B dazwischen angeordnet ist.
  • Wie bei den ausgerichteten Bereichen 80a und 80c erstrecken sich auch die ausgerichteten Bereiche 80d von dem p-leitenden Fremdstoffbereich 3 in Richtung auf den n+-leitenden Fremdstoffbereich 7. Die ausgerichteten Bereiche 80d sind einander gegenüberliegend angeordnet, wobei die n–-leitende Halbleiterschicht 2 in dem Grabenisolierbereich B dazwischen angeordnet ist.
  • Bei jedem der ausgerichteten Bereiche 80c der Grabenisolierstruktur 8c sind die leitfähigen Schichten 8ca an den in der n–-leitenden Halbleiterschicht 2 und dem p–-leitenden Halbleitersubstrat 1 vergrabenen Oberflächen mit jeweiligen isolierenden Schichten 8cb bedeckt. Einander benachbarte der isolierenden Schichten 8cb sind durch die Distanz d voneinander getrennt. Hierbei handelt es sich bei der Distanz d um den Raum zwischen der Seitenfläche von einer isolierenden Schicht 8cb, die ihrer die entsprechende leitfähige Schicht 8ca bedeckenden Oberfläche entgegengesetzt ist, und der Seitenfläche einer anderen, benachbarten isolierenden Schicht 8cb, die der erstgenannten isolierenden Schicht 8cb zugewandt ist und ihrer Oberfläche entgegengesetzt ist, die die entsprechende leitfähige Schicht 8ca bedeckt.
  • Bei jedem der ausgerichteten Bereiche 80d der Grabenisolierstruktur 8d sind die leitfähigen Schichten 8da an den in der n–-leitenden Halbleiterschicht 2 und den p–-leitenden Halbleitersubstrat 1 vergrabenen Oberflächen mit jeweiligen isolierenden Schichten 8db bedeckt. Einander benachbarte der isolierenden Schichten 8db sind durch die Distanz d voneinander getrennt.
  • Bei der Distanz d handelt es sich hier um den Raum zwischen der Seitenfläche von einer isolierenden Schicht 8db, die ihrer die entsprechende leitfähige Schicht 8da überdeckenden Oberfläche entgegengesetzt ist, sowie der Seitenfläche einer weiteren, benachbarten isolierenden Schicht 8db, die der erstgenannten isolierenden Schicht 8db zugewandt ist und ihrer die entsprechende leitfähige Schicht 8da überdeckenden Oberfläche entgegengesetzt ist.
  • Wenn die Grabenisolierstrukturen 8a, 8c und 8d jeweils teilweise fragmentiert sind, wird der Leckstrom 46a bei der Halbleitervorrichtung des zweiten bevorzugten Ausführungsbeispiels vermindert. Der Grund hierfür besteht darin, daß der MOS-Strom 46 zusätzlich zu den Öffnungen zwischen benachbarten isolierenden Schichten 8ab durch die Öffnungen zwischen einander benachbarten isolierenden Schichten 8cb sowie zwischen einander benachbarten isolierenden Schichten 8db hindurchgehen sollte, um als Leckstrom in die n–-leitende Halbleiterschicht 2 in dem Bereich C zum Bilden der Steuerschaltung zu gelangen, so daß es zu einem Anstieg des Widerstandswerts in dem Verlauf für den Leckstrom 46a kommt. Infolgedessen kann die Distanz d größer werden als die Distanz d bei der Halbleitervorrichtung der 17, wobei dies zu einer verbesserten Ausbildungsflexibilität hinsichtlich der Distanz d führt.
  • Wenn unter Bezugnahme auf 19 die Grabenisolierstrukturen 8a, 8c und 8d in der erläuterten Weise teilweise fragmentiert sind, können die Öffnungen zwischen den isolierenden Schichten 8ab und die Öffnungen zwischen den isolierenden Schichten 8cb in einer Richtung von dem Sourcebereich 5 in Richtung auf den n+-leitenden Fremdstoffbereich 7 voneinander versetzt sein.
  • Die Öffnungen zwischen den isolierenden Schichten 8ab und die Öffnungen zwischen den isolierenden Schichten 8db können ebenfalls in der Richtung von dem Sourcebereich 5 zu dem n+-leitenden Fremdstoffbereich 7 hin voneinander versetzt sein. Eine solche versetzte Anordnung führt zu einer längeren Passage des Leckstroms 46a, wie dies aus 19 ersichtlich ist, sowie zu einem höheren Widerstandswert auf dieser Passage, so daß sich der Leckstrom 46a in einem stärkeren Ausmaß vermindern läßt.
  • Viertes bevorzugtes Ausführungsbeispiel
  • 20 zeigt eine Schnittansicht der Konstruktion einer Halbleitervorrichtung gemäß einem vierten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung, und zwar entlang einer Linie, die der mit Pfeilen bezeichneten Linie G-G der 17 entspricht. Unter Bezugnahme auf 20 unterscheidet sich die Halbleitervorrichtung des vierten bevorzugten Ausführungsbeispiels von der Halbleitervorrichtung des dritten bevorzugten Ausführungsbeispiels darin, daß die Öffnungen zwischen einander benachbarten leit fähigen Schichten 8aa in den ausgerichteten Bereichen 80a mit den isolierenden Schichten 8ab gefüllt sind. Die übrige Konfiguration ist die gleiche wie bei dem dritten bevorzugten Ausführungsbeispiel, so daß auf eine weitere Beschreibung verzichtet wird.
  • Bei dem vierten bevorzugen Ausführungsbeispiel sind die Öffnungen zwischen den einander benachbarten leitfähigen Schichten 8aa mit den isolierenden Schichten 8ab gefüllt, so daß im Vergleich zu der Halbleitervorrichtung des dritten bevorzugten Ausführungsbeispiels die Reduzierung des Leckstroms 46a noch weiter unterstützt werden kann.
  • Im folgenden wird erläutert, wie die Konstruktion der 20 gebildet wird, wobei die Verfahrensschritte dafür in den 21 und 22 veranschaulicht sind. Wie in 20 sind auch die Schnittdarstellungen der 21 und 22 jeweils entlang einer Linie dargestellt, die der mit Pfeilen bezeichneten Linie G-G der 17 entspricht.
  • Unter Bezugnahme auf 21 wird die n–-leitende Halbleiterschicht 2 auf dem p–-leitenden Halbleitersubstrat 1 vorgesehen. Anschließend wird eine Vielzahl von Gräben 8ac in der n–-leitenden Halbleiterschicht 2 derart ausgebildet, daß sich diese von der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 bis zum Erreichen der Grenzfläche mit dem p–-leitenden Halbleitersubstrat 1 erstrecken.
  • Die Vielzahl von Gräben 8ac ist durch eine bestimmte Distanz voneinander getrennt. Unter Bezugnahme auf zwei einander benachbarte Gräben 8ac wird eine Distanz D zwischen der Seitenfläche von einem Graben 8ac und der Seitenfläche des anderen Grabens 8ac, die dem erstgenannten Graben 8ac zugewandt ist, derart gesteuert, daß sie nicht mehr als eine Dicke t der in dem nachfolgenden Schritt zu bildenden isolierenden Schichten 8ab beträgt.
  • Unter Bezugnahme auf 22 werden die jeweiligen Innenwände der Gräben 8ac als Nächstes oxidiert, um die isolierenden Schichten 8ab auf den jeweiligen Innenflächen der Gräben 8ac zu bilden. Im spezielleren wird die Hälfte der Dicke der isolierenden Schichten 8ab auf den Innenflächen der durch die Gräben 8ac freiliegenden n–-leitenden Halbleiterschicht 2 und des p–-leitenden Halbleitersubstrats 1 gebildet, während die andere Hälfte davon innerhalb der Oberflächen der n–-leitenden Halbleiterschicht 2 und des p–-leitenden Halbleitersubstrats 1 gebildet wird.
  • Die Distanz D zwischen einander benachbarten Gräben 8ac wird derart gesteuert, daß sie nicht größer ist als die Dicke t der isolierenden Schichten 8ab, so daß die auf den jeweiligen Innenflächen von einander benachbarten Gräben 8ac gebildeten isolierenden Schichten 8ab miteinander in Berührung stehen. In 22 sind die inneren Oberflächen der Gräben 8ac vor der Bildung der isolierenden Schichten 8ab durch gestrichelte Linien dargestellt.
  • Anschließend werden die leitfähigen Schichten 8aa vorgesehen, um die Gräben 8ac auszufüllen, so daß die in 20 dargestellte Konstruktion erreicht wird.
  • Wie erläutert worden ist, werden durch Steuern der Distanz D zwischen einander benachbarten Gräben 8ac in einer derartigen Weise, daß diese nicht mehr beträgt als die Dicke t der isolierenden Schichten 8ab, die Öffnungen zwischen einander benachbarten leitfähigen Schichten 8aa mit den isolierenden Schichten 8ab gefüllt. Der Leckstrom 46a läßt sich in entsprechender Weise reduzieren.
  • Fünftes bevorzugtes Ausführungsbeispiel
  • Die Halbleitervorrichtung des dritten bevorzugten Ausführungsbeispiels beinhaltet die Bildung der Öffnungen zwischen den isolierenden Schichten 8ab jedes ausgerichteten Bereichs 80a, wobei dies mit zunehmender Distanz d zu einer Erhöhung des Leckstroms 46a führt, wie dies in 23 dargestellt ist. In Anbetracht davon ist die Messung des Leckstroms 46a erforderlich, um den Herstellungsprozeß der ausgerichteten Bereiche 80a der Grabenisolierstruktur 8a auszuwerten. Andererseits ist es schwierig, nur den Leckstrom 46a direkt zu messen.
  • Ansprechend darauf ist bei einem fünften bevorzugten Ausführungsbeispiel der vorliegenden Erfindung eine Vielzahl von Teststrukturen 53 an der Halbleitervorrichtung des dritten bevorzugten Ausführungsbeispiels vorgesehen, um dadurch den Herstellungsprozeß der ausgerichteten Bereiche 80a der Grabenisolierstruktur 8a auszuwerten.
  • Als Erstes werden Details der Teststrukturen 53 erläutert. Unter Bezugnahme auf 24 weisen die an der Halbleitervorrichtung des dritten bevorzugten Ausführungsbeispiels vorgesehenen Teststrukturen 53 jeweils Grabenisolierstrukturen 68a und 68b sowie Elektrodenflächen 69a und 69b auf.
  • Die Grabenisolierstruktur 68b ist in der n–-leitenden Halbleiterschicht 2 vorgesehen und erstreckt sich von der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 bis zum Erreichen der Grenzfläche mit dem p–-leitenden Halbleitersubstrat 1. Die Grabenisolierstruktur 68b umgibt einen Teil der n–-leitenden Halbleiterschicht 2, um darin einen Bereich M zu bilden.
  • Die Grabenisolierstruktur 68b beinhaltet eine Vielzahl von leitfähigen Schichten 68ba, die entlang des Randbereichs des Bereichs M angeordnet sind. Wie die leitfähigen Schichten 8aa der Grabenisolierstruktur 8a sind auch die leitfähigen Schichten 68ba in der n–-leitenden Halbleiterschicht 2 derart vorgesehen, daß sie sich von der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 bis zum Erreichen der Grenzfläche mit dem p–-leitenden Halbleitersubstrat 1 erstrecken. Die leitfähigen Schichten 68ba sind an den in der n–-leitenden Halbleiterschicht 2 und dem p–-leitenden Halbleitersubstrat 1 vergrabenen Oberflächen jeweils mit isolierenden Schichten 68bb bedeckt. Die isolierenden Schichten 68bb sind voneinander getrennt.
  • Die Erstreckung der Öffnung zwischen einander benachbarten Schichten 68bb ist bei der Vielzahl der Teststrukturen 53 unterschiedlich. Genauer gesagt, es ist bei zwei einander benachbarten isolierenden Schichten 68bb eine Distanz d1 innerhalb der Vielzahl von Teststrukturen 53 unterschiedlich, wobei es sich bei dieser Distanz d1 um den Raum zwischen der Seitenfläche von einer isolierenden Schicht 68bb, die ihrer die entsprechende leitfähige Schicht 68ba bedeckenden Oberfläche entgegengesetzt ist, und der der erstgenannten isolierenden Schicht 68bb zugewandten Seitenfläche der anderen isolierenden Schicht 68bb handelt, die ihrer die entsprechende leitfähige Schicht 68ba bedeckenden Oberfläche entgegengesetzt ist. Unter Bezugnahme auf die beiden in 24 dargestellten Teststrukturen 53 ist die Distanz d1 bei der oberen Teststruktur kleiner als die Distanz d1 in der unteren Teststruktur.
  • Die Grabenisolierstruktur 68a ist in der n–-leitenden Halbleiterschicht 2 die Grabenisolierstruktur 68b umgebend vorgesehen und erstreckt sich von der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 bis zum Erreichen der Grenzfläche mit dem p–-leitenden Halbleitersubstrat 1. Die Grabenisolierstruktur 68a beinhaltet eine leitfähige Schicht 68aa und eine isolierende Schicht 68ab.
  • Wie die leitfähigen Schichten 68ba der Grabenisolierstruktur 68b ist auch die leitfähige Schicht 68aa in der n–-leitenden Halbleiterschicht 2 derart vorgesehen, daß sie sich von der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 bis zum Erreichen der Grenzfläche mit dem p–-leitenden Halbleitersubstrat 1 erstreckt. Die leitfähige Schicht 68aa ist an der in der n–-leitenden Halbleiterschicht 2 und dem p–-leitenden Halbleitersubstrat 1 vergrabenen Oberfläche von der isolierenden Schicht 68ab bedeckt.
  • In dem Bereich M ist die Elektrodenfläche 69a auf der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 vorgesehen. Genauer gesagt, es ist die Elektrodenfläche 69b auf der oberen Oberfläche der zwischen den Grabenisolierstrukturen 68a und 68b gebildeten n–-leitenden Halbleiterschicht 2 vorgesehen.
  • Zum Beispiel handelt es sich bei den leitfähigen Schichten 68aa und 68ba um Polysiliziumschichten, bei den isolierenden Schichten 68ab und 68bb um Siliziumoxidschichten und bei den Elektrodenflächen 69a und 69b um Aluminiumflächen.
  • Die Vielzahl der Teststrukturen 53 ist zum Beispiel über dem Endbereich des p–-leitenden Halbleitersubstrats 1 vorgesehen, wobei es sich um einen Wafer handeln kann. Auf den Teststrukturen 53 sind keine isolierenden Schichten 18 und 40 vorhanden. Die Grabenisolierstrukturen 68a und 68b jeder Teststruktur 53 werden gleichzeitig mit der Grabenisolierstruktur 8a gebildet.
  • Die Teststrukturen 53 sind betriebsmäßig dazu ausgebildet, als Überwachungseinrichtung zum Auswerten des Herstellungsprozesses der ausgerichteten Bereiche 80a der Grabenisolierstruktur 8a zu wirken, und aus diesem Grund werden die Grabenisolierstruktur 68b jeder Teststruktur 53 und die ausgerichteten Bereiche 80a unter den gleichen Bedingungen gebildet.
  • Die leitfähigen Schichten 68ba der Grabenisolierstruktur 68b und die leitfähigen Schichten 8aa an jedem ausgerichteten Bereich 80a werden mit der gleichen Formgebung ausgebildet. Die isolierenden Schichten 68bb der Grabenisolierstruktur 68b und die isolierenden Schichten 8ab an jedem ausgerichteten Bereich 80a werden mit der gleichen Dicke ausgebildet.
  • Das vierte bevorzugte Ausführungsbeispiel beinhaltet beispielsweise drei Teststrukturen 53. Bei der einen Teststruktur 53 ist die Distanz d1 zwischen den isolierenden Schichten 68bb der Grabenisolierstruktur 68b die gleiche wie die Distanz d zwischen den isolierenden Schichten 8ab an den ausgerichteten Bereichen 80a. Bei den übrigen beiden Teststrukturen 53 ist die Distanz d1 größer bzw. kleiner als die Distanz d. Die Teststruktur 53 mit der Distanz d1, die gleich der Distanz d ist, wird im folgenden als "Teststruktur 53a" bezeichnet, während die Teststrukturen 53 mit der Distanz d1., die größer bzw. kleiner als die Distanz d ist, als "Teststruktur 53b" bzw. "Teststruktur 53c" bezeichnet werden.
  • Im folgenden wird erläutert, wie der Herstellungsprozeß der ausgerichteten Bereiche 80a der Grabenisolierstruktur 8a unter Verwendung der Teststrukturen 53 ausgewertet wird. 25 zeigt ein Flußdiagramm zur Erläuterung eines Verfahrens zum Auswerten des Herstellungsprozesses der ausgerichteten Bereiche 80a unter Verwendung der Teststrukturen 53. Als ein Beispiel erfolgt die Auswertung des Herstellungsprozesses der ausgerichteten Bereiche 80a in dem p–-leitenden Halbleitersubstrat 1, bei dem es sich um einen Wafer handelt.
  • Unter Bezugnahme auf 25 wird in jeder der Vielzahl von Teststrukturen 53 in einem Schritt s1 ein Leckstrom 54 gemessen, der zwischen der n–-leitenden Halbleiterschicht 2 in dem Bereich M und der den Bereich M in Bezug auf die Grabenisolierstruktur 68b gegenüberliegenden n–-leitenden Halbleiterschicht 2 fließt. Genauer gesagt, es werden bei jeder der Teststrukturen 53a, 53b und 53c das Potential VB und das Massepotential GND beispielsweise an die Elektrodenflächen 69a bzw. 69b angelegt, so daß der zwischen den Elektrodenflächen 69a und 69b fließende Strom gemessen wird.
  • Unter Verwendung des in dem Schritt S1 gemessenen Leckstroms 54 wird der Herstellungsprozeß der ausgerichteten Bereiche 68a der Grabenisolierstruktur 8a anschließend in einem Schritt s2 ausgewertet. Ein Beispiel für die Auswertung wird im folgenden ausführlich beschrieben.
  • Zuerst wird beurteilt, ob der in dem Schritt s1 gemessene Leckstrom 54 in einen vorab spezifizierten Bereich ref für den Leckstrom 46a des nMOS-Transistors 103 fällt. Bei dem spezifizierten Bereich bzw. der spezifizierten Spanne handelt es sich um eine zulässige Spanne für den Leckstrom 46a. Wenn der Leckstrom 46a innerhalb des spezifizierten Bereichs ref liegt, hat eine Reduzierung der Potentialdifferenz zwischen der Elektrode 17 und der Drainelektrode 14 keinen nennenswerten Einfluß auf den Betrieb einer Halbleitervorrichtung, wobei diese Reduzierung durch den Leckstrom 46a hervorgerufen wird, wenn sich der nMOS-Transistor 103 im Ein-Zustand befindet.
  • Die Grabenisolierstruktur 68b der Teststruktur 53a und die ausgerichteten Bereiche 80a der Grabenisolierstruktur 8a werden unter den gleichen Bedingungen usw. gebildet, und die Distanz d1 wird derart gesteuert, daß sie der Distanz d1 der ausgerichteten Bereiche 80a entspricht. Wenn der Leckstrom 54 in der Teststruktur 53a in den spezifizierten Bereich ref fällt, erfolgt daraus somit die indirekte Beurteilung, daß der Leckstrom 46a des nMOS-Transistors 103 ebenfalls in dem spezifizierten Bereich ref liegt. Infolgedessen kann die Halbleitervorrichtung möglicherweise als nicht fehlerhaftes Produkt betrachtet werden.
  • Trotz des Vorhandenseins eines Problems in dem Herstellungsprozeß der ausgerichteten Bereiche 80a, kann jedoch der Leckstrom 46a zufällig in dem spezifizierten Bereich ref liegen. In Anbetracht dieser Tatsache wird dann, wenn der in der Teststruktur 53a gemessene Leckstrom 54 in dem spezifizierten Bereich ref liegt, dieser mit dem Leckstrom 54 in der Teststruktur 53b oder in der Teststruktur 53c verglichen.
  • Die Distanz d1 ist bei der Teststruktur 53b größer als bei der Teststruktur 53a, und daher ist der Leckstrom 54 in der Teststruktur 53b vom Konstruktionsstandpunkt her größer als bei der Teststruktur 53a. Die Distanz d1 ist bei der Teststruktur 53c kleiner als bei der Teststruktur 53a, und aus diesem Grund ist der Leckstrom 54 in der Teststruktur 53c vom Konstruktionsstandpunkt her kleiner als bei der Teststruktur 53a.
  • Die jeweiligen Grabenisolierstrukturen 68b der Teststrukturen 53b und 53c und die ausgerichteten Bereiche 80a der Grabenisolierstruktur 8a werden unter den gleichen Bedingungen usw. gebildet. Wenn der tatsächlich gemessene Wert des Leckstroms 54 im wesentlichen keine Anderung beispielsweise zwischen den Teststrukturen 53a und 53b oder zwischen den Teststrukturen 53a und 53c aufweist, erfolgt somit die Beurteilung, daß bei dem Herstellungsprozeß der ausgerichteten Bereiche 80a ein Problem vorhanden ist. Auf der Basis dieses Ergebnisses werden die Herstellungsbedingungen und dergleichen für die ausgerichteten Bereiche 80a zurückgesetzt.
  • Wenn der Leckstrom 54 der Teststruktur 53a außerhalb des spezifizierten Bereichs ref liegt, erfolgt die Beurteilung, daß der Leckstrom 46a des nMOS-Transistors 103 ebenfalls außerhalb des spezifizierten Bereichs ref liegt. Infolgedessen wird die Halbleitervorrichtung als fehlerhaftes Produkt betrachtet. Der Leckstrom 54 ist jedoch betriebsmäßig nicht zu der Bestimmung in der Lage, welcher Teil in den ausgerichteten Bereichen 80a fehlerhaft ist.
  • In Anbetracht davon wird dann, wenn der in der Teststruktur 53a gemessene Leckstrom 54 außerhalb des spezifizierten Bereichs ref liegt, auch ein Vergleich des Leckstroms 54 zwischen den Teststrukturen 53a und 53b oder zwischen den Teststrukturen 53a und 53c vorgenommen.
  • Als ein Beispiel sei unter Bedingungen, in denen der Leckstrom 54 der Teststruktur 53a kleiner ist als die untere Grenze des spezifizierten Bereichs ref, während der tatsächlich gemessene Wert des Leckstroms 54 in der Teststruktur 53b größer ist als in der Teststruktur 53a und der tatsächlich gemessene Wert des Leckstroms 54 in den Teststrukturen 53c und 53a im wesentlichen gleich ist, angenommen, daß keine Öffnung zwischen den isolierenden Schichten 8ab der ausgerichteten Bereiche 80a vorhanden ist.
  • Das Nichtvorhandensein einer solchen Öffnung, die im wesentlichen gebildet werden sollte, führt zu der Bestimmung, daß bei dem Herstellungsprozeß der ausgerichteten Bereiche 80a ein Problem vorliegt. Auf der Basis dieses Ergebnisses werden die Herstellungsbedingungen usw. für die ausgerichteten Bereiche 80a zurückgesetzt.
  • Selbst wenn die direkte Messung des Leckstroms 46a als Teil des MOS-Stroms 46 mit gewissen Schwierigkeiten behaftet ist, kann der Herstellungsprozeß der ausgerichteten Bereiche 80a der Grabenisolierstruktur 8a mittels der Vielzahl von Teststrukturen 53 als Überwachungseinrichtung, die ihre jeweiligen Werte für die Distanz d1 aufweisen, ausgewertet werden.
  • Sechstes bevorzugtes Ausführungsbeispiel
  • Die 26 und 27 zeigen eine Schnittdarstellung bzw. eine Draufsicht auf die Konstruktion einer Halbleitervorrichtung gemäß einem sechsten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. 28 zeigt eine Schnittansicht entlang einer mit Pfeilen bezeichneten Linie I-I der 27. Die Schnittdarstellung der 26 ist entlang einer Linie dargestellt, die der mit Pfeilen bezeichneten Linie D-D der 2 entspricht.
  • Mit Ausnahme der Gateelektrode 9 ist die Konstruktion über der n–-leitenden Halbleiterschicht 2 (einschließlich der Trennisolierschicht 10) in 27 weggelassen. Die linke Hälfte der Schnittansicht der 26 ist entlang einer mit Pfeilen bezeichneten Linie H-H der 27 dargestellt.
  • Die Halbleitervorrichtung des sechsten bevorzugten Ausführungsbeispiels integriert einen p-leitenden Fremdstoffbereich 55 in die Halbleitervorrichtung des dritten bevorzugten Ausführungsbeispiels.
  • Unter Bezugnahme auf die 26 bis 28 ist der p-leitende Fremdstoffbereich 55 in der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 in dem RESURF-Isolierbereich vorgesehen, wobei er sich entlang des Randbereichs des Grabenisolierbereichs B erstreckt. Die isolierenden Schichten 8ab der Grabenisolierstruktur 8a sind an den Oberflächen, mit Ausnahme der von der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 freiliegenden Oberflächen von dem p-leitenden Fremdstoffbereich 55 bedeckt, der mit dem p-leitenden Fremdstoffbereich 3 in Verbindung steht.
  • In den ausgerichteten Bereichen 80a der Grabenisolierstruktur 8a umschließt der p-leitende Fremdstoffbereich 55 jede der Vielzahl von isolierenden Schichten 8ab und füllt die Öffnungen zwischen einander benachbarten isolierenden Schichten 8ab aus.
  • Bei der Halbleitervorrichtung des sechsten bevorzugten Ausführungsbeispiels ist die isolierende Schicht 21b jeder Grabenisolierstruktur 21 an der Oberfläche mit Ausnahme der an der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 freiliegenden Oberfläche ebenfalls von dem p-leitenden Fremdstoffbereich umschlossen.
  • Bei der Halbleitervorrichtung des sechsten bevorzugten Ausführungsbeispiels ist es erforderlich, daß der p-leitende Fremdstoffbereich 55 die Öffnungen zwischen den isolierenden Schichten 8ab der ausgerichteten Bereiche 80a in der beschriebenen Weise ausfüllt, um dadurch den Leckstrom 46a in einem stärkeren Ausmaß als im Vergleich zu der Halbleitervorrichtung des dritten bevorzugten Ausführungsbeispiels zu reduzieren.
  • Im folgenden wird erläutert, wie der p-leitende Fremdstoffbereich 55 gebildet wird. Die 29 und 30 zeigen Schnittansichten zur Erläuterung eines Verfahrens zum Bildend es p-leitenden Fremdstoffbereichs 55 entlang der mit Pfeilen bezeichneten Linie I-I der
  • 27.
  • Unter Bezugnahme auf 29 wird zuerst die n–-leitende Halbleiterschicht 2 auf dem p–-leitenden Halbleitersubstrat 1 gebildet. Anschließend werden die Vielzahl der Gräben 8ac in der n–-leitenden Halbleiterschicht 2 gebildet, wobei sich diese von der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 bis zum Erreichen der Grenzfläche mit dem p–-leitenden Substrat 1 erstrecken. Die Vielzahl der Gräben 8ac ist durch eine bestimmte Distanz voneinander getrennt. Anschließend wird ein Resist 60 auf der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 gebildet.
  • Als Nächstes werden die jeweiligen Innenwände der Gräben 8ac einer Ionenimplantation mit p-leitenden Fremdstoffen IM unterzogen, und zwar in schräg verlaufenden Richtungen relativ zu der zu der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 senkrechten Richtung. Das Resist 60 wird anschließend entfernt.
  • Unter Bezugnahme auf 30 werden dann die jeweiligen Innenwände der Gräben 8ac und die obere Oberfläche der n–-leitenden Halbleiterschicht 2 oxidiert, um das Isolierschichtmaterial 8ad auf die jeweiligen Innenflächen der Gräben 8ac und die obere Oberfläche der n–-leitenden Halbleiterschicht 2 aufzubringen. Anschließend wird das leitfähige Material 8ae auf das Isolierschichtmaterial 8ad aufgebracht, um die Gräben 8ac auszufüllen.
  • Anschließend werden das Isolierschichtmaterial 8ad und das leitfähige Material 8ae, wie dies oberhalb der Gräben 8ac vorhanden ist, entfernt, worauf eine Bearbeitung bei hoher Temperatur erfolgt, um dadurch gleichzeitig die isolierenden Schichten 8ab an den Innenflächen der Gräben 8ac sowie die die Gräben 8ac füllenden leitfähigen Schichten 8aa zu bilden. Ferner werden die Fremdstoffe IM eindiffundiert, um den p-leitenden Fremdstoffbereich 55 zu bilden, wobei damit die in 28 gezeigte Konstruktion erreicht ist.
  • Wie erwähnt, beinhaltet die Bildung der ausgerichteten Bereiche 80a der Grabenisolierstruktur 8a die Bildung des p-leitenden Fremdstoffbereichs 55, so daß dies zu einer kürzeren Zeitdauer für die Herstellung einer Halbleitervorrichtung im Vergleich zu dem Prozeß führt, der einen Schritt zum Bilden des p-leitenden Fremdstoffbereichs 55 sowie einen Schritt zum Bilden der ausgerichteten Bereiche 80a im Anschluß daran erforderlich macht.
  • Wenn das Potential VB und das Massepotential GND an die Elektrode 17 bzw. das p–-leitende Halbleitersubstrat 1 angelegt werden, wird der PN-Übergang zwischen dem p-leitenden Fremdstoffbereich 55 und der n–-leitenden Halbleiterschicht 2 einer Sperrspannung ausgesetzt. In diesem Fall wird der p-leitende Fremdstoffbereich 55 wünschenswerterweise vollständig einer Verarmung unterzogen.
  • Der Grund hierfür besteht darin, daß bei nicht vollständiger Verarmung des p-leitenden Fremdstoffbereichs 55 ein Abfall in der Durchbruchspannung als Ergebnis einer elektrischen Feldkonzentration in dem p-leitenden Fremdstoffbereich 55 auftreten kann.
  • Die Bedingungen, um den p-leitenden Fremdstoffbereich 55 in seiner Gesamtheit in einen Verarmungszustand zu bringen, werden im folgenden geschildert.
  • Wie erläutert worden ist, macht die Bildung des p-leitenden Fremdstoffbereichs 55 die Ionenimplantation der Fremdstoffe IM in die jeweiligen Innenwände der Gräben 8ac sowie eine anschließende Wärmediffusion der Fremdstoffe IM erforderlich. Eine Diffusionstiefe dm, wobei es sich um eine Tiefe in dem p-leitenden Fremdstoffbereich 55 in einer zu den Innenflächen der Gräben 8ac senkrechten Richtung handelt, sowie ein Durchschnittswert N der Fremdstoffkonzentration des p-leitenden Fremdstoffbereichs 55 werden derart gesteuert, daß die nachfolgend genannte Bedingung (1) erfüllt wird. N[cm–3] × dm[cm] ≈ 1,0 × 10–12 [cm–2] (1).
  • Die Diffusionstiefe dm und der Durchschnittswert N, die die Gleichung (1) erfüllen, bringen den p-leitenden Fremdstoffbereich 55 in einen verarmten Zustand, und zwar mit Ausnahme der Bereiche, die die Öffnungen zwischen den isolierenden Schichten 8ab der ausgerichteten Bereiche 80a ausfüllen. Die Gleichung (1) wird in dem US-Patent Nr. 4 292 642 sowie in der Veröffentlichung "Dünnschicht-Hochspannungsvorrichtungen (RESURF-Vorrichtungen)", Seiten 1 bis 13, J.A. Appels et al., Philips Journal of Research, Band 35, Nr. 1, 1980, als RESURF-Bedingungen eingeführt.
  • Ferner werden eine Breite W, wobei es sich um eine Breite der Gräben 8ac in einer zu der Erstreckungsrichtung der Grabenisolierstruktur 8a senkrechten Richtung handelt, sowie die Diffusionstiefe dm und der Durchschnittswert N der Fremdstoffkonzentration derart gesteuert, daß die nachfolgenden Gleichungen (2) und (3) erfüllt werden: N[cm–3] × W[cm] ≈ 2,0 × 10–12[cm–2] (2). W ≤ 2 × dm (3).
  • Die Breite W, die Diffusionstiefe dm und der Durchschnittswert N, die die Gleichungen (2) und (3) erfüllen, bringen den p-leitenden Fremdstoffbereich 55 in demjenigen Bereich in einen verarmten Zustand, der die Öffnungen zwischen den isolierenden Schichten 8ab der ausgerichteten Bereiche 80a füllt. Wenn die Distanz D zwischen einander benachbarten Gräben 8ac auf einen kleineren Wert als den Wert gesteuert wird, der das Doppelte der Diffusionstiefe dm ist, sind die Bereiche des p-leitenden Fremdstoffbereichs 55 an den Innenwänden von einem Graben 8ac und den Innenwänden des anderen, diesem benachbarten Graben 8ac miteinander verbunden.
  • Siebtes bevorzugtes Ausführungsbeispiel
  • 31 zeigt eine Draufsicht auf die Konstruktion einer Halbleitervorrichtung gemäß einem siebten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. 32 zeigt eine vergrößerte Draufsicht auf Grabenisolierbereiche B und J sowie deren Randbereiche, wie diese in 31 gezeigt sind. 33 zeigt eine Schnittdarstellung entlang einer mit Pfeilen bezeichneten Linie K-K der 32.
  • Zur Vereinfachung der Beschreibung ist die Konstruktion über der n–-leitenden Halbleiterschicht 2 der 33 (einschließlich der Trennisolierschicht 10) in 31 weggelassen. Mit Ausnahme der Gateelektroden 9 und 69 ist auch die Konstruktion über der n–-leitenden Halbleiterschicht 2 (einschließlich der Trennisolierschicht 10) in 32 weg gelassen.
  • Die Halbleitervorrichtung des siebten bevorzugten Ausführungsbeispiels unterscheidet sich von der Halbleitervorrichtung des ersten bevorzugten Ausführungsbeispiels im wesentlichen darin, daß zusätzlich eine Grabenisolierstruktur 8e zum Bilden des nMOS-Transistors 104 in dem RESURF-Isolierbereich A vorgesehen ist.
  • Wie in den 31, 32 und 33 zu sehen ist, ist die Grabenisolierstruktur 8e in der n–-leitenden Halbleiterschicht 2 in dem RESURF-Isolierbereich A gebildet und erstreckt sich von der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 bis zum Erreichen der Grenzfläche mit dem p–-leitenden Halbleitersubstrat 1. Die Grabenisolierstruktur 8e ist mit dem p-leitenden Fremdstoffbereich 3 verbunden.
  • Die Grabenisolierstruktur 8e und der p-leitende Fremdstoffbereich 3 umschließen zusammen einen Teil der n–-leitenden Halbleiterschicht 2 in dem RESURF-Isolierbereich A, so daß ein den nMOS-Transistor 104 beinhaltender Grabenisolierbereich J in der n–-leitenden Halbleiterschicht 2 in dem RESURF-Isolierbereich A gebildet ist.
  • Die Grabenisolierstruktur 8e beinhaltet eine leitfähige Schicht 8ea und eine isolierende Schicht 8eb und ist mit der Grabenisolierstruktur 8b gekoppelt. Die leitfähige Schicht 8ea, bei der es sich zum Beispiel um eine Polysiliziumschicht handeln kann, ist mit der leitfähigen Schicht 8ba der Grabenisolierstruktur 8b gekoppelt. Die leitfähige Schicht 8ea ist in der n–-leitenden Halbleiterschicht 2 vorgesehen und erstreckt sich von der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 bis zum Erreichen der Grenzfläche mit dem p–-leitenden Halbleitersubstrat 1.
  • Die leitfähige Schicht 8ea ist an der in der n–-leitenden Halbleiterschicht 2 und dem p–-leitenden Halbleitersubstrat 1 vergrabenen Oberfläche mit der isolierenden Schicht 8eb bedeckt. Bei der isolierenden Schicht 8eb kann es sich zum Beispiel um eine Siliziumoxidschicht handeln, wobei diese mit der Isolierschicht 8bb der Grabenisolierstruktur 8b gekoppelt ist.
  • In dem Grabenisolierbereich J ist ein n+-leitender Fremdstoffbereich 67 in der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 vorgesehen. Ferner beinhaltet die n–-leitende Halbleiterschicht 2 in ihrer oberen Oberfläche einen p+-leitenden Fremdstoffbereich 66, der zwischen dem n+-leitenden Fremdstoffbereich 67 und dem p-leitenden Fremdstoffbereich 33 zu halten ist.
  • Der p+-leitende Fremdstoffbereich 66 beinhaltet in seiner oberen Oberfläche einen n+-leitenden Fremdstoffbereich als Sourcebereich 65 des nMOS-Transistors 104. Die zwischen dem p+-leitenden Fremdstoffbereich 66 und dem n+-leitenden Fremdstoffbereich 67 gebildete n–-leitende Halbleiterschicht 2 sowie der n+-leitende Fremdstoff bereich 67 sind zusammen betriebsmäßig dazu ausgebildet, als Drainbereich des nMOS-Transistors 104 zu wirken.
  • Ein n+-leitender, vergrabener Fremdstoffbereich 64 ist selektiv unter dem n+-leitenden Fremdstoffbereich 67 sowie an der Grenzfläche zwischen der n–-leitenden Halbleiterschicht 2 und dem p–-leitenden Halbleitersubstrat 1 vorgesehen.
  • Die Gateelektrode 69 des nMOS-Transistors 104 sowie Feldplatten bzw. Feldelektroden 12a, 12b und 72c sind über der n–-leitenden Halbleiterschicht 2 zwischen dem p+-leitenden Fremdstoffbereich 66 und dem n+-leitenden Fremdstoffbereich 67 vorgesehen, wobei sie die Trennisolierschicht 10 an der n–-leitenden Halbleiterschicht 2 halten. Die Gateelektrode 69 und die Feldelektroden 12a, 12b und 72c sind in dieser Reihenfolge in einer Richtung von dem p+-leitenden Fremdstoffbereich 66 in Richtung auf den n+-leitenden Fremdstoffbereich 67 angeordnet.
  • Die Gateelektrode 69 überdeckt einen Endbereich des p+-leitenden Fremdstoffbereichs 66 ohne Berührung zwischen diesen und wird mit einem Gatepotential beaufschlagt. Die Feldelektrode 72c steht in Berührung mit einem Endbereich des n+-leitenden Fremdstoffbereichs 67. Die Feldelektroden 12a und 12b sind zwischen der Gateelektrode 69 und der Feldelektrode 72c angeordnet, um jeweils eine kapazitive Kopplung mit der Gateelektrode 69 und der Feldelektrode 72c zu bilden, so daß ein durch die Potentialdifferenz zwischen der Source und dem Drain des nMOS-Transistors 104 erzeugtes elektrisches Feld an der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 abgeschwächt wird.
  • Eine Feldelektrode 73 ist über der Grabenisolierstruktur 8e vorgesehen, wobei sich die Trennisolierschicht 10 dazwischen befindet. Die Feldelektrode 73 steht mit einem Endbereich des n+-leitenden Fremdstoffbereichs 67 in Berührung. Die Gateelektrode 69 und die Feldelektroden 72c und 73 beinhalten zum Beispiel Polysilizium. Die Grabenisolierstruktur 8e weist eine obere Oberfläche auf, die von der Trennisolierschicht 10 bedeckt ist.
  • Die Isolierschicht 18 bedeckt auch die Gateelektrode 69 und die Feldelektroden 72c und 73. Eine Sourceelektrode 61 des nMOS-Transistors 104, die mit dem p-leitenden Fremd stoffbereich 66 und dem Sourcebereich 65 in Berührung steht, sowie eine Drainelektrode 74 des nMOS-Transistors 104, die mit dem n+-leitenden Fremdstoffbereich 67 in Berührung steht, erstrecken sich beide durch die Isolierschicht 18 hindurch.
  • In dem Bereich C zum Bilden der Steuerschaltung ist ein p+-leitender Fremdstoffbereich (nicht gezeigt), der betriebsmäßig dazu ausgebildet ist, als Widerstand 107 zu wirken, in der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 vorgesehen. Dieser p+-leitende Fremdstoffbereich und die Drainelektrode 74 sind durch eine Zwischenverbindungsleitung 75 miteinander verbunden, bei der es sich um eine über der Feldelektrode 73 vorgesehene Aluminiumleitung handeln kann.
  • Zum Beispiel kann es sich bei der Sourceelektrode 61 und der Drainelektrode 74 um Aluminiumelektroden handeln. Zum Zweck der Vereinfachung ist in 33 eine Gateisolierschicht des nMOS-Transistors 104 als Teil der Isolierschicht 18 gebildet. Die Isolierschicht 40 überdeckt auch die Sourceelektrode 61 und die Drainelektrode 41.
  • Bei dem siebten bevorzugten Ausführungsbeispiel sind die nicht dargestellte Schnittstellenschaltung 101 und die nicht dargestellte Impulserzeugungsschaltung 102 in der n–-leitenden Halbleiterschicht 2 außerhalb von dem RESURF-Isolierbereich A angeordnet. Die übrigen Bestandteile sind die gleichen wie die der Halbleitervorrichtung 100 des ersten bevorzugten Ausführungsbeispiels, so daß auf eine nochmalige Beschreibung davon verzichtet wird.
  • Wenn die n–-leitende Halbleiterschicht 2 und das p–-leitende Halbleitersubstrat 1 in dem Bereich C zum Bilden der Steuerschaltung mit dem Potential VB bzw. dem Massepotential GND beaufschlagt werden, wird eine Verarmungsschicht in dem Grabenisolierbereich J wie auch in dem Grabenisolierbereich B gebildet, die sich vollständig in der n–-leitenden Halbleiterschicht 2 von dem p-leitenden Fremdstoffbereich 3 in Richtung auf den n+-leitenden vergrabenen Fremdstoffbereich 64 erstreckt. Infolgedessen kann der nMOS-Transistor 104 dann eine verbesserte Durchbruchspannung aufweisen.
  • Wie erläutert, weist die Halbleitervorrichtung des siebten bevorzugten Ausführungsbeispiels beide nMOS-Transistoren 103 und 104 in dem RESURF-Isolierbereich A auf, so daß sich ein höheres Ausmaß an Schrumpfung bzw. Platzeinsparung als bei der Halbleitervorrichtung 100 des ersten bevorzugten Ausführungsbeispiels erzielen läßt.
  • Die Grabenisolierstruktur 8e wird durch das gleiche Verfahren gebildet, wie dies auch für die Grabenisolierstruktur 8a verwendet wird. Aus dem gleichen Grund, der hinsichtlich der Grabenisolierstruktur 8a angeführt wurde, muß auch die Grabenisolierstruktur 8e nicht unbedingt das p–-leitende Halbleitersubstrat 1 erreichen. Die Grabenisolierstruktur 8e muß sich zumindest bis zu dem Bereich in der Nähe der Grenzfläche zwischen der n–-leitenden Halbleiterschicht 2 und dem p–-leitenden Halbleitersubstrat 1 erstrecken.
  • Achtes bevorzugtes Ausführungsbeispiel
  • 34 zeigt eine Draufsicht auf eine Halbleitervorrichtung gemäß einem achten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. Die Schnittdarstellung der 35 ist entlang einer mit Pfeilen bezeichneten Linie L-L der 34 dargestellt, bei der es sich um eine vergrößerte Draufsicht des Grabenisolierbereichs B und seiner Peripherie handelt. Mit Ausnahme der Gateelektrode 9 und der Feldelektroden 12a und 12b ist die Konstruktion über der n–-leitenden Halbleiterschicht 2 (mit Ausnahme der Trennisolierschicht 10) in 34 weggelassen. Die Isolierschichten 18 und 40 sind in 35 ebenfalls weggelassen worden.
  • Bei den Feldelektroden 12a und 12b handelt es sich um Floating-Elektroden, die gegenüber ihrer Umgebung in der Halbleitervorrichtung des dritten bevorzugten Ausführungsbeispiels isoliert sind, während bei der Halbleitervorrichtung des achten bevorzugten Ausführungsbeispiels die Feldelektroden 12a und 12b beide mit den leitfähigen Schichten 8aa an den ausgerichteten Bereichen 80a der Grabenisolierstruktur 8a verbunden sind.
  • Unter Bezugnahme auf die 34 und 35 liegen die leitfähigen Schichten 8aa an den ausgerichteten Bereichen 80a jeweils von der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 frei, ohne daß sich eine Trennisolierschicht 10 darauf befindet. Die Feldelektrode 12a, die über der n–-leitenden Halbleiterschicht 2 zwischen dem p-leitenden Fremdstoffbereich 3 und dem n+-leitenden vergrabenen Fremdstoffbereich 4 gebildet ist und die Trennisolierschicht 10 an der n–-leitenden Halbleiterschicht 2 hält, ist mit den leitfähigen Schichten 8aa an den ausgerichteten Bereichen 80a verbunden.
  • In gleicher Weise ist die Feldelektrode 12b in der n–-leitenden Halbleiterschicht 2 zwischen dem p-leitenden Fremdstoffbereich 3 und dem n+-leitenden vergrabenen Fremdstoffbereich 4 gebildet, wobei sie die Trennisolierschicht 10 an der n–-leitenden Halbleiterschicht 2 hält, und ferner ist sie mit den leitfähigen Schichten 8aa an den ausgerichteten Bereichen 80a verbunden, bei denen es sich nicht um die mit der Feldplatte 12a verbundenen Bereiche handelt.
  • Die leitfähigen Schichten 8aa, die in einem Floating-Zustand und isoliert gegenüber ihrer Umgebung angeordnet sind, sind kapazitiv mit einer Verarmungsschicht gekoppelt, die sich von dem p-leitenden Fremdstoffbereich 3 weg erstreckt, der mit dem Massepotential GND beaufschlagt wird. Das heißt, die leitfähigen Schichten 8aa nehmen in ihrem Potential allmählich in dem Ausmaß zu, in dem die leitfähigen Schichten 8aa in dem p-leitenden Fremdstoffbereich 3 weiter entfernt sind. Die Potentiale der leitfähigen Schichten 8aa werden durch das Potential der n–-leitenden Halbleiterschicht 2 stark beeinflußt, so daß eine Schwankung derselben unwahrscheinlich ist und diese im wesentlichen konstant gehalten bleiben.
  • Zum Abdecken der Isolierschicht 40 ist ein Formharz (nicht gezeigt) vorgesehen. Polarisationsänderungen in diesem Formharz können eine Erweiterung der Verarmungsschicht in der n–-leitenden Halbleiterschicht 2 unterbinden.
  • Bei der Halbleitervorrichtung des achten bevorzugten Ausführungsbeispiels sind die Feldelektroden 12a und 12b mit den leitfähigen Schichten 8aa an den ausgerichteten Bereichen 80a der Grabenisolierstruktur 8a verbunden. Die Feldelektroden 12a und 12b können somit stabile Potentiale führen, um dadurch den Bereich potentialmäßig zu stabilisieren, der sich in der Nähe der oberen Oberfläche der unter den Feldelektroden 12a und 12b gebildeten n–-leitenden Halbleiterschicht 2 befindet. Infolgedessen haben die Polarisationsänderungen in dem die Isolierschicht 40 bedeckenden Formharz weniger Einfluß, um dadurch einen Abfall in der Durchbruchspannung zu verhindern.
  • Als Nächstes wird die Bildung der Feldelektroden 12a und 12b unter Bezugnahme auf die Schnittdarstellungen der 36 bis 40 erläutert, die entlang der mit Pfeil bezeichneten Linie L-L der 34 dargestellt sind.
  • Unter Bezugnahme auf 36 wird die n–-leitende Halbleiterschicht 2 auf dem p–-leitenden Halbleitersubstrat 1 vorgesehen. Anschließend wird die Vielzahl der Gräben 8ac in der n–-leitenden Halbleiterschicht 2 und dem p–-leitenden Halbleitersubstrat 1 derart gebildet, daß diese über eine bestimmte Distanz voneinander getrennt sind.
  • Unter Bezugnahme auf 37 werden anschließend die jeweiligen Innenwände der Gräben 8ac oxidiert, um die isolierenden Schichten 8ab auf den jeweiligen Innenflächen der Gräben 8ac zu bilden. Dann wird die Trennisolierschicht 10 auf der oberen Oberfläche der n–-leitenden Halbleiterschicht 2 vorgesehen, wie dies in 38 gezeigt ist.
  • Unter Bezugnahme auf 39 wird ein leitfähiges Material, bei dem es sich zum Beispiel um Polysilizium handeln kann, anschließend zum Ausfüllen der Gräben 8ac aufgebracht, worauf die Bildung eines Resists 81 mit einem vorbestimmten Öffnungsmuster auf dem leitfähigen Material 82 folgt.
  • Das leitfähige Material 82 wird dann unter Verwendung des Resists 81 als Maske strukturiert, um gleichzeitig die leitfähigen Schichten 8aa an den ausgerichteten Bereichen 80a sowie die Feldelektroden 12a und 12b zu bilden, wie dies in 40 gezeigt ist.
  • Wie erläutert, erfolgen bei dem achten bevorzugten Ausführungsbeispiel die Bildung der Feldelektroden 12a und 12 und die Bildung der leitfähigen Schichten 8aa der ausgerichteten Bereiche 80a in gemeinsamer Weise, so daß sich eine kürzere Zeitdauer für die Herstellung einer Halbleitervorrichtung als im Vergleich zu dem Verfahren ergibt, der die jeweiligen Schritte der Bildung der Feldelektroden 12a und 12b sowie der Bildung der leitfähigen Schichten 8aa der ausgerichteten Bereiche 80a erforderlich macht.

Claims (15)

  1. Halbleitervorrichtung, die folgendes aufweist: ein Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps; eine auf dem Halbleitersubstrat vorgesehene Halbleiterschicht (2) eines zweiten Leitfähigkeitstyps; einen ersten Fremdstoffbereich (3) des ersten Leitfähigkeitstyps, der in der Halbleiterschicht vorgesehen ist und sich von einer oberen Oberfläche der Halbleiterschicht bis zum Erreichen einer Grenzfläche mit dem Halbleitersubstrat erstreckt, wobei der erste Fremdstoffbereich einen RESURF-Isolierbereich bildet; eine erste Grabenisolierstruktur (8a), die in der Halbleiterschicht in dem RESURF-Isolierbereich in Verbindung mit dem ersten Fremdstoffbereich vorgesehen ist und sich von einer oberen Oberfläche der Halbleiterschicht bis zum Erreichen zumindest eines Bereichs in der Nähe der Grenzfläche mit dem Halbleitersubstrat erstreckt, wobei die erste Grabenisolierstruktur und der erste Fremdstoffbereich zusammen einen ersten Grabenisolierbereich in dem RESURF-Isolierbereich bilden; ein Halbleiterelement (QN, QP), das in der Halbleiterschicht in dem RESURF-Isolierbereich außerhalb von dem ersten Grabenisolierbereich vorgesehen ist; und einen ersten MOS-Transistor (103), der folgendes aufweist: einen zweiten Fremdstoffbereich (7) des zweiten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht in dem ersten Grabenisolierbereich vorgesehen ist, wobei der zweite Fremdstoffbereich mit einer Drainelektrode (14) des ersten MOS-Transistors verbunden ist, einen dritten Fremdstoffbereich (6) des ersten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht zwischen dem ersten und dem zweiten Fremdstoffbereich vorgesehen ist, und einen ersten Sourcebereich (5) des zweiten Leitfähigkeitstyps, der in einer oberen Oberfläche des dritten Fremdstoffbereichs vorgesehen ist, wobei die Halbleitervorrichtung ferner einen vergrabenen Fremdstoffbereich (4) des zweiten Leitfähigkeitstyps aufweist, der unter dem zweiten Fremdstoffbereich sowie an der Grenzfläche zwischen der Halbleiterschicht und dem Halbleitersubstrat vorgesehen ist, wobei der vergrabene Fremdstoffbereich eine höhere Fremdstoffkonzentration aufweist als die Halbleiterschicht, und wobei der vergrabene Fremdstoffbereich (4) derart unter dem zweiten Fremdstoffbereich (7) angeordnet ist, daß er direkt unterhalb des zweiten Fremdstoffbereiches (7) liegt.
  2. Halbleitervorrichtung nach Anspruch 1, welche ferner eine zweite Grabenisolierstruktur (8c, 8d) aufweist, die über eine bestimmte Distanz von der ersten Grabenisolierstruktur getrennt ist, wobei die zweite Grabenisolierstruktur in der Halbleiterschicht in dem RESURF-Isolierbereich in Verbindung mit dem ersten Fremdstoffbereich vorgesehen ist und sich von der oberen Oberfläche der Halbleiterschicht zumindest bis zum Erreichen eines Bereichs in der Nähe der Grenzfläche mit dem Halbleitersubstrat erstreckt, wobei die zweite Grabenisolierstruktur, der erste Fremdstoffbereich und die erste Grabenisolierstruktur zusammen den ersten Grabenisolierbereich in dem RESURF-Isolierbereich bilden.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die erste Grabenisolierstruktur einen ausgerichteten Bereich (80a) aufweist, der sich von dem ersten Fremdstoffbereich in Richtung auf den zweiten Fremdstoffbereich erstreckt, wobei der ausgerichtete Bereich eine Vielzahl von voneinander beabstandeten leitfähigen Schichten (8aa), die in der Halbleiterschicht in dem RESURF-Isolierbereich vorgesehen sind und in Erstreckungsrichtung des ausgerichteten Bereichs ausgefluchtet sind, sowie eine Vielzahl erster isolierender Schichten (8ab) zum Bedecken der jeweiligen leitfähigen Schichten an in der Halbleiterschicht vergrabenen Oberflächen aufweist.
  4. Halbleitervorrichtung nach Anspruch 3, wobei Öffnungen zwischen einander benachbarten der mehreren leitfähigen Schichten mit den mehreren ersten isolierenden Schichten gefüllt sind.
  5. Halbleitervorrichtung nach Anspruch 2, wobei die erste und die zweite Grabenisolierstruktur jeweils einen ausgerichteten Bereich (80a, 80c, 80d) aufweisen, der sich von dem ersten Fremdstoffbereich in Richtung auf den zweiten Fremdstoffbereich erstreckt, wobei jeder ausgerichtete Bereich eine Vielzahl voneinander beabstandeter leitfähiger Schichten (8aa, 8ca, 8da), die in der Halbleiterschicht in dem RESURF-Isolier bereich vorgesehen sind und in Erstreckungsrichtung des ausgerichteten Bereichs ausgefluchtet sind, sowie eine Vielzahl isolierender Schichten (8ab, 8cb, 8db) zum Überdecken der jeweiligen der mehreren leitfähigen Schichten an in der Halbleiterschicht vergrabenen Oberflächen aufweist.
  6. Halbleitervorrichtung nach einem der vorgehenden Ansprüche, wobei die erste Grabenisolierstruktur das Halbleitersubstrat erreicht, und daß ein Endbereich der ersten Grabenisolierstruktur eine Tiefe erreicht, die geringer ist als die größtmögliche Tiefe des vergrabenen Fremdstoffbereichs.
  7. Halbleitervorrichtung nach Anspruch 1, wobei die erste Grabenisolierstruktur einen ausgerichteten Bereich (80a) aufweist, der sich von dem ersten Fremdstoffbereich in Richtung auf den zweiten Fremdstoffbereich erstreckt, wobei der ausgerichtete Bereich eine Vielzahl voneinander beabstandeter leitfähiger Schichten (8aa), die in der Halbleiterschicht in dem RESURF-Isolierbereich vorgesehen sind und in Erstreckungsrichtung des ausgerichteten Bereichs ausgefluchtet sind, sowie eine Vielzahl voneinander beabstandeter isolierender Schichten (8ab) zum Bedecken der jeweiligen der mehreren leitfähigen Schichten an in der Halbleiterschicht vergrabenen Oberflächen aufweist, und wobei die Halbleitervorrichtung ferner einen vierten Fremdstoffbereich (55) aufweist, der in der oberen Oberfläche der Halbleiterschicht in dem RESURF-Isolierbereich vorgesehen ist und jede der Vielzahl von isolierenden Schichten unter Ausfüllen von Öffnungen zwischen einander benachbarten der Vielzahl der isolierenden Schichten umschließt.
  8. Halbleitervorrichtung nach Anspruch 7, wobei der vierte Fremdstoffbereich vollständig verarmt, wenn ein PN-Übergang zwischen dem vierten Fremdstoffbereich und der Halbleiterschicht mit einer Sperrspannung beaufschlagt wird.
  9. Halbleitervorrichtung nach Anspruch 1, welche folgendes aufweist: eine zweite Grabenisolierstruktur (8e), die in der Halbleiterschicht in dem RESURF-Isolierbereich in Verbindung mit dem ersten Fremdstoffbereich vorgesehen ist und sich von der oberen Oberfläche der Halbleiterschicht bis zum Erreichen zumindest eines Bereichs in der Nähe der Grenzfläche mit dem Halbleitersubstrat erstreckt, wobei die zweite Grabenisolierstruktur und der erste Fremdstoffbereich zusammen einen zweiten Grabenisolierbereich in dem RESURF-Isolierbereich bilden, und einen zweiten MOS-Transistor (104), der folgendes aufweist: einen vierten Fremdstoffbereich (67) des zweiten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht in dem zweiten Grabenisolierbereich vorgesehen ist, wobei der vierte Fremdstoffbereich mit einer Drainelektrode (74) des zweiten MOS-Transistors verbunden ist, einen fünften Fremdstoffbereich (66) des ersten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht zwischen dem ersten und dem vierten Fremdstoffbereich vorgesehen ist, und einen zweiten Sourcebereich (65) des zweiten Leitfähigkeitstyps, der in einer oberen Oberfläche des fünften Fremdstoffbereichs vorgesehen ist.
  10. Halbleitervorrichtung nach Anspruch 1, welche folgendes aufweist: eine über der ersten Grabenisolierstruktur vorgesehene Zwischenverbindungsleitung (15) zur elektrischen Verbindung mit der Drainelektrode, und eine zwischen der ersten Grabenisolierstruktur und der Zwischenverbindungsleitung gehaltene Feldelektrode (13), wobei es sich bei der Feldelektrode um eine Floating-Elektrode, eine mit der in dem ersten Grabenisolierbereich gebildeten Halbleiterschicht elektrisch verbundene Elektrode oder um eine Elektrode handelt, die mit der Halbleiterschicht in dem RESURF-Isolierbereich außerhalb von dem ersten Grabenisolierbereich elektrisch verbunden ist.
  11. Halbleitervorrichtung nach Anspruch 3, welche folgendes aufweist: eine zweite isolierende Schicht (10), die auf der Halbleiterschicht zwischen dem ersten Fremdstoffbereich und dem vergrabenen Fremdstoffbereich vorgesehen ist, und eine Vielzahl von Feldelektroden (12a, 12b), die auf der zweiten Isolierschicht vorgesehen sind, wobei die Vielzahl der leitfähigen Schichten an der oberen Oberfläche der Halbleiterschicht freiliegen und wobei die mehreren Feldelektroden mit den jeweiligen mehreren leitfähigen Schichten verbunden sind.
  12. Verfahren zum Herstellen einer Halbleitervorrichtung, so daß eine Halbleitervorrichtung ausgebildet wird, welche folgendes aufweist: ein Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps; eine Halbleiterschicht (2) eines zweiten Leitfähigkeitstyps, die auf dem Halbleitersubstrat vorgesehen ist; einen ersten Fremdstoffbereich (3) des ersten Leitfähigkeitstyps, der in der Halbleiterschicht vorgesehen ist und sich von einer oberen Oberfläche der Halbleiterschicht bis zum Erreichen einer Grenzfläche mit dem Halbleitersubstrat erstreckt, wobei der erste Fremdstoffbereich einen RESURF-Isolierbereich bildet; eine Grabenisolierstruktur (8a), die in der Halbleiterschicht in dem RESURF-Isolierbereich in Verbindung mit dem ersten Fremdstoffbereich vorgesehen ist und sich von der oberen Oberfläche der Halbleiterschicht bis zum Erreichen zumindest eines Bereichs in der Nähe der Grenzfläche mit dem Halbleitersubstrat erstreckt, wobei die Grabenisolierstruktur und der erste Fremdstoffbereich zusammen einen Grabenisolierbereich in dem RESURF-Isolierbereich bilden; ein Halbleiterelement (QN, QP), das in der Halbleiterschicht in dem RESURF-Isolierbereich außerhalb von dem Grabenisolierbereich vorgesehen ist; einen MOS-Transistor (103), der folgendes aufweist: einen zweiten Fremdstoffbereich des zweiten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht in dem Grabenisolierbereich vorgesehen ist, wobei der zweite Fremdstoffbereich mit einer Drainelektrode (14) des MOS-Transistors verbunden ist, einen dritten Fremdstoffbereich (6) des ersten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht zwischen dem ersten und dem zweiten Fremdstoffbereich vorgesehen ist, und einen Sourcebereich (5) des zweiten Leitfähigkeitstyps, der in einer oberen Oberfläche des dritten Fremdstoffbereichs vorgesehen ist; sowie einen vergrabenen Fremdstoffbereich (4) des zweiten Leitfähigkeitstyps, der unter dem zweiten Fremdstoffbereich und an der Grenzfläche zwischen der Halbleiterschicht und dem Halbleitersubstrat vorgesehen ist, wobei der vergrabene Fremdstoffbereich eine höhere Fremdstoffkonzentration aufweist als die Halbleiterschicht, wobei die Grabenisolierstruktur einen ausgerichteten Bereich (80a) aufweist, der sich von dem ersten Fremdstoffbereich in Richtung auf den zweiten Fremdstoffbereich erstreckt, wobei der ausgerichtete Bereich folgendes aufweist: eine Vielzahl voneinander beabstandeter leitfähiger Schichten (8aa), die in der Halbleiterschicht in dem RESURF-Isolierbereich vorgesehen sind und in Erstreckungsrichtung des ausgerichteten Bereichs ausgefluchtet sind, sowie eine Vielzahl isolierender Schichten (8ab) zum Bedecken der jeweiligen der mehreren leitfähigen Schichten an in der Halbleiterschicht vergrabenen Oberflächen, wobei das Verfahren dabei die folgenden Schritte aufweist: (a) Ausbilden der Halbleiterschicht auf dem Halbleitersubstrat; (b) Bilden einer Vielzahl von Gräben in der Halbleiterschicht in einer über eine bestimmte Distanz voneinander getrennten Weise, wobei sich die Vielzahl der Gräben von der oberen Oberfläche der Halbleiterschicht bis zum Erreichen zumindest eines Bereichs in der Nähe der Grenzfläche mit dem Halbleitersubstrat erstrecken; (c) Oxidieren der jeweiligen Innenwände der Vielzahl von Gräben, um die Vielzahl der isolierenden Schichten an den jeweiligen Innenflächen der Vielzahl von Gräben zu bilden; und (d) Bilden der Vielzahl von leitfähigen Schichten in die Vielzahl der Gräben jeweils ausfüllender Weise, wobei in dem Schritt (a) eine Distanz zwischen einander benachbarten der Vielzahl von Gräben nicht größer ist als eine Dicke der Vielzahl der isolierenden Schichten.
  13. Verfahren zum Herstellen einer Halbleitervorrichtung, so daß eine Halbleitervorrichtung ausgebildet wird, welche folgendes aufweist: ein Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps; eine Halbleiterschicht (2) eines zweiten Leitfähigkeitstyps, die auf dem Halbleitersubstrat vorgesehen ist; einen ersten Fremdstoffbereich (3) des ersten Leitfähigkeitstyps, der in der Halbleiterschicht vorgesehen ist und sich von einer oberen Oberfläche der Halbleiterschicht bis zum Erreichen einer Grenzfläche mit dem Halbleitersubstrat erstreckt, wobei der erste Fremdstoffbereich einen RESURF-Isolierbereich bildet; eine Grabenisolierstruktur (8a), die in der Halbleiterschicht in dem RESURF-Isolierbereich in Verbindung mit dem ersten Fremdstoffbereich vorgesehen ist und sich von der oberen Oberfläche der Halbleiterschicht bis zum Erreichen zumindest eines Bereichs in der Nähe der Grenzfläche mit dem Halbleitersubstrat erstreckt, wobei die Grabenisolierstruktur und der erste Fremdstoffbereich zusammen einen Grabenisolierbereich in dem RESURF-Isolierbereich bilden; ein Halbleiterelement (QN, QP), das in der Halbleiterschicht in dem RESURF-Isolierbereich außerhalb von dem Grabenisolierbereich vorgesehen ist; einen MOS-Transistor (103), der folgendes aufweist: einen zweiten Fremdstoffbereich des zweiten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht in dem Grabenisolierbereich vorgesehen ist, wobei der zweite Fremdstoffbereich mit einer Drainelektrode (14) des MOS-Transistors verbunden ist, einen dritten Fremdstoffbereich (6) des ersten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht zwischen dem ersten und dem zweiten Fremdstoffbereich vorgesehen ist, und einen Sourcebereich (5) des zweiten Leitfähigkeitstyps, der in einer oberen Oberfläche des dritten Fremdstoffbereichs vorgesehen ist; sowie einen vergrabenen Fremdstoffbereich (4) des zweiten Leitfähigkeitstyps, der unter dem zweiten Fremdstoffbereich und an der Grenzfläche zwischen der Halbleiterschicht und dem Halbleitersubstrat vorgesehen ist, wobei der vergrabene Fremdstoffbereich eine höhere Fremdstoffkonzentration aufweist als die Halbleiterschicht, wobei die Grabenisolierstruktur einen ausgerichteten Bereich (80a) aufweist, der sich von dem ersten Fremdstoffbereich in Richtung auf den zweiten Fremdstoffbereich erstreckt, wobei der ausgerichtete Bereich folgendes aufweist: eine Vielzahl voneinander beabstandeter leitfähiger Schichten (8aa), die in der Halbleiterschicht in dem RESURF-Isolierbereich vorgesehen sind und in Erstreckungsrichtung des ausgerichteten Bereichs ausgefluchtet sind, sowie eine Vielzahl voneinander beabstandeter isolierender Schichten (8ab) zum Bedecken der jeweiligen der mehreren leitfähigen Schichten an in der Halbleiterschicht vergrabenen Oberflächen, und wobei die Halbleitervorrichtung ferner einen vierten Fremdstoffbereich (55) aufweist, der in der oberen Oberfläche der Halbleiterschicht in dem RESURF-Isolierbereich vorgesehen ist und jede der Vielzahl von isolierenden Schichten unter Ausfüllen von Öffnungen zwischen einander benachbarten der Vielzahl von isolierenden Schichten umgibt, wobei das Verfahren dabei die folgenden Schritte aufweist: (a) Ausbilden der Halbleiterschicht auf dem Halbleitersubstrat; (b) Bilden einer Vielzahl von Gräben in der Halbleiterschicht in einer über eine bestimmte Distanz voneinander getrennten Weise, wobei sich die Vielzahl der Gräben von der oberen Oberfläche der Halbleiterschicht bis zum Erreichen zumindest eines Bereichs in der Nähe der Grenzfläche mit dem Halbleitersubstrat erstrecken; (c) Einbringen von Fremdstoffen des ersten Leitfähigkeitstyps in die jeweiligen Innenwände der Vielzahl von Gräben, um den vierten Fremdstoffbereich zu bilden; (d) Ausbilden der Vielzahl isolierender Schichten auf den jeweiligen Innenflächen der Vielzahl von Gräben; und durch (e) Bereitstellen der Vielzahl von leitfähigen Schichten in die Vielzahl von Gräben jeweils ausfüllender Weise.
  14. Verfahren zum Herstellen einer Halbleitervorrichtung, so daß eine Halbleitervorrichtung ausgebildet wird, welche folgendes aufweist: ein Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps; eine Halbleiterschicht (2) eines zweiten Leitfähigkeitstyps, die auf dem Halbleitersubstrat vorgesehen ist; einen ersten Fremdstoffbereich (3) des ersten Leitfähigkeitstyps, der in der Halbleiterschicht vorgesehen ist und sich von einer oberen Oberfläche der Halbleiterschicht bis zum Erreichen einer Grenzfläche mit dem Halbleitersubstrat erstreckt, wobei der erste Fremdstoffbereich einen RESURF-Isolierbereich bildet; eine Grabenisolierstruktur (8a), die in der Halbleiterschicht in dem RESURF-Isolierbereich in Verbindung mit dem ersten Fremdstoffbereich vorgesehen ist und sich von der oberen Oberfläche der Halbleiterschicht bis zum Erreichen zumindest eines Bereichs in der Nähe der Grenzfläche mit dem Halbleitersubstrat erstreckt, wobei die Grabenisolierstruktur und der erste Fremdstoffbereich zusammen einen Grabenisolierbereich in dem RESURF-Isolierbereich bilden; ein Halbleiterelement (QN, QP), das in der Halbleiterschicht in dem RESURF-Isolierbereich außerhalb von dem Grabenisolierbereich vorgesehen ist; einen MOS-Transistor (103), der folgendes aufweist: einen zweiten Fremdstoffbereich des zweiten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht in dem Grabenisolierbereich vorgesehen ist, wobei der zweite Fremdstoffbereich mit einer Drainelektrode (14) des MOS-Transistors verbunden ist, einen dritten Fremdstoffbereich (6) des ersten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht zwischen dem ersten und dem zweiten Fremdstoffbereich vorgesehen ist, und einen Sourcebereich (5) des zweiten Leitfähigkeitstyps, der in einer oberen Oberfläche des dritten Fremdstoffbereichs vorgesehen ist; sowie einen vergrabenen Fremdstoffbereich (4) des zweiten Leitfähigkeitstyps, der unter dem zweiten Fremdstoffbereich und an der Grenzfläche zwischen der Halbleiterschicht und dem Halbleitersubstrat vorgesehen ist, wobei der vergrabene Fremdstoffbereich eine höhere Fremdstoffkonzentration aufweist als die Halbleiterschicht, wobei die Grabenisolierstruktur einen ausgerichteten Bereich (80a) aufweist, der sich von dem ersten Fremdstoffbereich in Richtung auf den zweiten Fremdstoffbereich erstreckt, wobei der ausgerichtete Bereich folgendes aufweist: eine Vielzahl voneinander beabstandeter leitfähiger Schichten (8aa), die in der Halbleiterschicht in dem RESURF-Isolierbereich vorgesehen sind und in Erstreckungsrichtung des ausgerichteten Bereichs ausgefluchtet sind, sowie eine Vielzahl erster isolierender Schichten (8ab) zum Bedecken der jeweiligen der mehreren leitfähigen Schichten an in der Halbleiterschicht vergrabenen Oberflächen, wobei die Halbleitervorrichtung ferner folgendes aufweist: eine zweite Isolierschicht (10), die auf der Halbleiterschicht zwischen dem ersten Fremdstoffbereich und dem vergrabenen Fremdstoffbereich vorgesehen ist, und eine Vielzahl von Feldelektroden (12a, 12b), die auf der zweiten Isolierschicht vorgesehen sind, wobei die Vielzahl der leitfähigen Schichten von der oberen Oberfläche der Halbleiterschicht freiliegen und wobei die Feldelektroden mit den jeweiligen leitfähigen Schichten verbunden sind, wobei das Verfahren dabei die folgenden Schritte aufweist: (a) Ausbilden der Halbleiterschicht auf dem Halbleitersubstrat; (b) Bilden einer Vielzahl von Gräben in der Halbleiterschicht in über eine bestimmte Distanz voneinander getrennter Weise, wobei sich die Vielzahl der Gräben von der oberen Oberfläche der Halbleiterschicht bis zum Erreichen zumindest eines Bereichs in der Nähe der Grenzfläche mit dem Halbleitersubstrat erstrecken; (c) Ausbilden der Vielzahl der ersten isolierenden Schichten auf den jeweiligen Innenflächen der Vielzahl von Gräben; (d) Ausbilden der zweiten isolierenden Schicht auf der Halbleiterschicht; (e) Aufbringen eines leitfähigen Materials auf der zweiten isolierenden Schicht zum Ausfüllen der Vielzahl von Gräben; und (f) Strukturieren des leitfähigen Materials zum gleichzeitigen Bilden der Vielzahl von leitfähigen Schichten und der Vielzahl von Feldelektroden.
  15. Verfahren zum Auswerten eines Herstellungsprozesses einer Halbleitervorrichtung, wobei der Herstellungsprozeß eine Halbleitervorrichtung mit den folgenden Merkmalen ausbildet: ein Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps; eine Halbleiterschicht (2) eines zweiten Leitfähigkeitstyps, die auf dem Halbleitersubstrat vorgesehen ist; einen ersten Fremdstoffbereich (3) des ersten Leitfähigkeitstyps, der in der Halbleiterschicht vorgesehen ist und sich von einer oberen Oberfläche der Halbleiterschicht bis zum Erreichen einer Grenzfläche mit dem Halbleitersubstrat erstreckt, wobei der erste Fremdstoffbereich einen RESURF-Isolierbereich bildet; eine erste Grabenisolierstruktur (8a), die in der Halbleiterschicht in dem RESURF-Isolierbereich in Verbindung mit dem ersten Fremdstoffbereich vorgesehen ist und sich von der oberen Oberfläche der Halbleiterschicht bis zum Erreichen zumindest eines Bereichs in der Nähe der Grenzfläche mit dem Halbleitersubstrat erstreckt, wobei die erste Grabenisolierstruktur und der erste Fremdstoffbereich zusammen einen Grabenisolierbereich in dem RESURF-Isolierbereich bilden; ein Halbleiterelement (QN, QP), das in der Halbleiterschicht in dem RESURF-Isolierbereich außerhalb von dem Grabenisolierbereich vorgesehen ist; einen MOS-Transistor (103), der folgendes aufweist: einen zweiten Fremdstoffbereich (7) des zweiten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht in dem Grabenisolierbereich vorgesehen ist, wobei der zweite Fremdstoffbereich mit einer Drainelektrode (14) des MOS-Transistors verbunden ist, einen dritten Fremdstoffbereich (6) des ersten Leitfähigkeitstyps, der in der oberen Oberfläche der Halbleiterschicht zwischen dem ersten und dem zweiten Fremdstoffbereich vorgesehen ist, und einen Sourcebereich (5) des zweiten Leitfähigkeitstyps, der in einer oberen Oberfläche des dritten Fremdstoffbereichs vorgesehen ist; sowie einen vergrabenen Fremdstoffbereich (4) des zweiten Leitfähigkeitstyps, der unter dem zweiten Fremdstoffbereich und an der Grenzfläche zwischen der Halbleiterschicht und dem Halbleitersubstrat vorgesehen ist, wobei der ver grabene Fremdstoffbereich eine höhere Fremdstoffkonzentration aufweist als die Halbleiterschicht, wobei die erste Grabenisolierstruktur einen ausgerichteten Bereich (80a) aufweist, der sich von dem ersten Fremdstoffbereich in Richtung auf den zweiten Fremdstoffbereich erstreckt, wobei der ausgerichtete Bereich folgendes aufweist: eine Vielzahl voneinander beabstandeter leitfähiger Schichten (8aa), die in der Halbleiterschicht in dem RESURF-Isolierbereich vorgesehen sind und in Erstreckungsrichtung des ausgerichteten Bereichs ausgefluchtet sind, sowie eine Vielzahl isolierender Schichten (8ab) zum Bedecken der jeweiligen der mehreren leitfähigen Schichten an in der Halbleiterschicht vergrabenen Oberflächen, wobei die Halbleitervorrichtung ferner eine Vielzahl von Teststrukturen (53) aufweist, die betriebsmäßig dazu ausgebildet sind, als Überwachungseinrichtung zum Auswerten des Herstellungsprozesses des ausgerichteten Bereichs der ersten Grabenisolierstruktur zu wirken, wobei die Vielzahl der Teststrukturen jeweils eine zweite Grabenisolierstruktur (68b) zum Bilden eines bestimmten Bereichs in der Halbleiterschicht aufweisen, wobei sich die zweite Grabenisolierstruktur von der oberen Oberfläche des Halbleitersubstrats bis zu einem Bereich zumindest in der Nähe der Grenzfläche mit dem Halbleitersubstrat erstreckt und wobei die zweite Grabenisolierstruktur folgendes aufweist: eine Vielzahl voneinander beabstandeter zweiter leitfähiger Schichten (68ba), die in der Halbleiterschicht vorgesehen sind, und eine Vielzahl voneinander beabstandeter zweiter isolierender Schichten (68bb) zum Bedecken der jeweiligen der Vielzahl der zweiten leitfähigen Schichten an in der Halbleiterschicht vergrabenen Oberflächen, und wobei eine Distanz zwischen einander benachbarten der Vielzahl der zweiten isolierenden Schichten innerhalb der Vielzahl von Teststrukturen unterschiedlich ist, wobei das Verfahren des Auswertens die folgenden Schritte aufweist: (a) in jeder der Vielzahl von Teststrukturen wird ein Leckstrom gemessen, der zwischen der Halbleiterschicht, die dem bestimmten Bereich in bezug auf die zweite Grabenisolierstruktur gegenüberliegt, und der Halbleiterschicht in dem bestimmten Bereich fließt; und (b) der Herstellungsprozeß des ausgerichteten Bereichs in der ersten Grabenisolierstruktur wird unter Verwendung des in dem Schritt (a) gemessenen Leckstroms ausgewertet.
DE102004022376A 2003-05-20 2004-05-06 Halbleitervorrichtung mit einer RESURF-Struktur, Verfahren zum Herstellen einer solchen Halbleitervorrichtung sowie Verfahren zum Auswerten eines Herstellungsprozesses einer solchen Halbleitervorrichtung Expired - Lifetime DE102004022376B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003-141625 2003-05-20
JP2003141625A JP4326835B2 (ja) 2003-05-20 2003-05-20 半導体装置、半導体装置の製造方法及び半導体装置の製造プロセス評価方法

Publications (2)

Publication Number Publication Date
DE102004022376A1 DE102004022376A1 (de) 2004-12-23
DE102004022376B4 true DE102004022376B4 (de) 2008-01-24

Family

ID=33447446

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004022376A Expired - Lifetime DE102004022376B4 (de) 2003-05-20 2004-05-06 Halbleitervorrichtung mit einer RESURF-Struktur, Verfahren zum Herstellen einer solchen Halbleitervorrichtung sowie Verfahren zum Auswerten eines Herstellungsprozesses einer solchen Halbleitervorrichtung

Country Status (6)

Country Link
US (2) US7294901B2 (de)
JP (1) JP4326835B2 (de)
KR (1) KR100698949B1 (de)
CN (1) CN1306586C (de)
DE (1) DE102004022376B4 (de)
TW (1) TWI231002B (de)

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4654574B2 (ja) * 2003-10-20 2011-03-23 トヨタ自動車株式会社 半導体装置
JP4593126B2 (ja) * 2004-02-18 2010-12-08 三菱電機株式会社 半導体装置
US7535056B2 (en) * 2004-03-11 2009-05-19 Yokogawa Electric Corporation Semiconductor device having a low concentration layer formed outside a drift layer
JP4620437B2 (ja) 2004-12-02 2011-01-26 三菱電機株式会社 半導体装置
US20060125014A1 (en) * 2004-12-14 2006-06-15 Nui Chong Diode with low junction capacitance
JP4906281B2 (ja) * 2005-03-30 2012-03-28 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP5028792B2 (ja) * 2005-04-28 2012-09-19 富士電機株式会社 半導体装置
JP4863665B2 (ja) * 2005-07-15 2012-01-25 三菱電機株式会社 半導体装置およびその製造方法
JP5164333B2 (ja) * 2005-12-28 2013-03-21 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP2007201220A (ja) 2006-01-27 2007-08-09 Mitsubishi Electric Corp 半導体装置
JP4935164B2 (ja) * 2006-04-14 2012-05-23 株式会社デンソー 半導体装置
JP4241856B2 (ja) * 2006-06-29 2009-03-18 三洋電機株式会社 半導体装置および半導体装置の製造方法
JP2008034649A (ja) * 2006-07-28 2008-02-14 Sanyo Electric Co Ltd 半導体装置
JP4605251B2 (ja) * 2007-06-14 2011-01-05 株式会社デンソー 半導体装置
US20090032906A1 (en) * 2007-07-30 2009-02-05 Infineon Technologies Austria Ag Electro static discharge device and method for manufacturing an electro static discharge device
JP5205660B2 (ja) * 2008-01-28 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置
JP5570743B2 (ja) * 2009-03-09 2014-08-13 株式会社東芝 半導体装置
US8618627B2 (en) * 2010-06-24 2013-12-31 Fairchild Semiconductor Corporation Shielded level shift transistor
JP5684085B2 (ja) * 2011-10-07 2015-03-11 ルネサスエレクトロニクス株式会社 半導体装置
KR20140006156A (ko) * 2012-06-26 2014-01-16 페어차일드코리아반도체 주식회사 전력 반도체 소자
JP5887233B2 (ja) * 2012-09-10 2016-03-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9178077B2 (en) 2012-11-13 2015-11-03 Micron Technology, Inc. Semiconductor constructions
JP6009341B2 (ja) * 2012-12-13 2016-10-19 ルネサスエレクトロニクス株式会社 半導体装置
US9105737B2 (en) 2013-01-07 2015-08-11 Micron Technology, Inc. Semiconductor constructions
US8853769B2 (en) 2013-01-10 2014-10-07 Micron Technology, Inc. Transistors and semiconductor constructions
US9219070B2 (en) 2013-02-05 2015-12-22 Micron Technology, Inc. 3-D memory arrays
TW201442253A (zh) * 2013-04-19 2014-11-01 Economic Semiconductor Corp 半導體裝置及其終端區結構
US9159845B2 (en) 2013-05-15 2015-10-13 Micron Technology, Inc. Charge-retaining transistor, array of memory cells, and methods of forming a charge-retaining transistor
US9041090B2 (en) 2013-05-15 2015-05-26 Micron Technology, Inc. Methods for forming a string of memory cells and apparatuses having a vertical string of memory cells including metal
WO2016009719A1 (ja) 2014-07-14 2016-01-21 富士電機株式会社 半導体装置
JP6385755B2 (ja) * 2014-08-08 2018-09-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6448258B2 (ja) * 2014-08-27 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6568735B2 (ja) * 2015-07-17 2019-08-28 日立オートモティブシステムズ株式会社 スイッチ素子及び負荷駆動装置
US9680009B2 (en) * 2015-10-29 2017-06-13 Taiwan Semiconductor Manufacturing Company Ltd. High voltage semiconductor device
JP6458878B2 (ja) * 2015-11-19 2019-01-30 富士電機株式会社 半導体装置
JP6506163B2 (ja) * 2015-12-28 2019-04-24 ルネサスエレクトロニクス株式会社 半導体装置
JP6695188B2 (ja) * 2016-03-29 2020-05-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN105762149B (zh) * 2016-05-13 2021-06-25 上海贝岭股份有限公司 Cmos集成电路及工艺方法
US10032766B2 (en) * 2016-09-16 2018-07-24 Globalfoundries Singapore Pte. Ltd. VDMOS transistors, BCD devices including VDMOS transistors, and methods for fabricating integrated circuits with such devices
TWI608606B (zh) 2017-01-26 2017-12-11 新唐科技股份有限公司 電平位移器以及半導體元件
CN107275402B (zh) * 2017-03-31 2020-04-21 成都芯源系统有限公司 半导体器件及其制造方法
JP6729487B2 (ja) * 2017-05-15 2020-07-22 三菱電機株式会社 半導体装置、半導体装置の製造方法、および電力変換装置
KR102227666B1 (ko) * 2017-05-31 2021-03-12 주식회사 키 파운드리 고전압 반도체 소자
TWI644441B (zh) * 2018-05-04 2018-12-11 立錡科技股份有限公司 高壓元件及其製造方法
CN110491941B (zh) * 2018-05-15 2023-03-24 立锜科技股份有限公司 高压元件及其制造方法
JP7030637B2 (ja) 2018-07-23 2022-03-07 三菱電機株式会社 半導体装置の製造方法
US11069804B2 (en) * 2018-08-31 2021-07-20 Alpha And Omega Semiconductor (Cayman) Ltd. Integration of HVLDMOS with shared isolation region
KR102033445B1 (ko) * 2018-12-19 2019-10-17 온세미컨덕터코리아 주식회사 전력 반도체 소자
JP7160167B2 (ja) * 2018-12-28 2022-10-25 三菱電機株式会社 半導体装置
JP7001050B2 (ja) 2018-12-28 2022-01-19 三菱電機株式会社 半導体装置
JP7142606B2 (ja) * 2019-06-04 2022-09-27 三菱電機株式会社 半導体装置
CN110518056B (zh) * 2019-08-02 2021-06-01 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制造方法
CN112530805B (zh) * 2019-09-19 2022-04-05 无锡华润上华科技有限公司 横向双扩散金属氧化物半导体器件及制作方法、电子装置
JP7300968B2 (ja) 2019-11-14 2023-06-30 三菱電機株式会社 半導体装置
JP7407590B2 (ja) * 2019-12-25 2024-01-04 三菱電機株式会社 半導体装置および集積回路
JP2023108349A (ja) 2022-01-25 2023-08-04 サンケン電気株式会社 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4292642A (en) * 1978-01-18 1981-09-29 U.S. Philips Corporation Semiconductor device
JPH05190693A (ja) * 1992-01-16 1993-07-30 Mitsubishi Electric Corp 半導体装置
JPH09283716A (ja) * 1996-04-15 1997-10-31 Mitsubishi Electric Corp 半導体装置
JPH1012607A (ja) * 1996-06-21 1998-01-16 Mitsubishi Electric Corp 半導体装置
US5801418A (en) * 1996-02-12 1998-09-01 International Rectifier Corporation High voltage power integrated circuit with level shift operation and without metal crossover
US6246101B1 (en) * 1998-07-07 2001-06-12 Mitsubishi Denki Kabushiki Kaisha Isolation structure and semiconductor device including the isolation structure

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890004495B1 (ko) * 1984-11-29 1989-11-06 가부시끼가이샤 도오시바 반도체 장치
IT1213260B (it) * 1984-12-18 1989-12-14 Sgs Thomson Microelectronics Circuito a ponte di transistori mos di potenza a canale n integrato eprocedimento per la sua fabbricazione.
DE58907758D1 (de) * 1988-09-20 1994-07-07 Siemens Ag Planarer pn-Übergang hoher Spannungsfestigkeit.
US6078090A (en) * 1997-04-02 2000-06-20 Siliconix Incorporated Trench-gated Schottky diode with integral clamping diode
US5859466A (en) * 1995-06-07 1999-01-12 Nippon Steel Semiconductor Corporation Semiconductor device having a field-shield device isolation structure and method for making thereof
WO1997004488A2 (en) * 1995-07-19 1997-02-06 Philips Electronics N.V. Semiconductor device of hv-ldmost type
JP3547884B2 (ja) * 1995-12-30 2004-07-28 三菱電機株式会社 半導体装置及びその製造方法
DE19808514A1 (de) 1997-02-28 1998-09-10 Int Rectifier Corp Halbleiterbauteil sowie Verfahren zu seiner Herstellung
US6489653B2 (en) * 1999-12-27 2002-12-03 Kabushiki Kaisha Toshiba Lateral high-breakdown-voltage transistor
IT1317516B1 (it) * 2000-05-11 2003-07-09 St Microelectronics Srl Dispositivo integrato con struttura d'isolamento a trench e relativoprocesso di realizzazione.
US6608350B2 (en) * 2000-12-07 2003-08-19 International Rectifier Corporation High voltage vertical conduction superjunction semiconductor device
JP4357753B2 (ja) * 2001-01-26 2009-11-04 株式会社東芝 高耐圧半導体装置
US20020102808A1 (en) * 2001-01-31 2002-08-01 Skyland Pu Method for raising capacitance of a trench capacitor and reducing leakage current
JP4610786B2 (ja) * 2001-02-20 2011-01-12 三菱電機株式会社 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4292642A (en) * 1978-01-18 1981-09-29 U.S. Philips Corporation Semiconductor device
JPH05190693A (ja) * 1992-01-16 1993-07-30 Mitsubishi Electric Corp 半導体装置
US5801418A (en) * 1996-02-12 1998-09-01 International Rectifier Corporation High voltage power integrated circuit with level shift operation and without metal crossover
JPH09283716A (ja) * 1996-04-15 1997-10-31 Mitsubishi Electric Corp 半導体装置
US5894156A (en) * 1996-04-15 1999-04-13 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a high breakdown voltage isolation region
JPH1012607A (ja) * 1996-06-21 1998-01-16 Mitsubishi Electric Corp 半導体装置
US6246101B1 (en) * 1998-07-07 2001-06-12 Mitsubishi Denki Kabushiki Kaisha Isolation structure and semiconductor device including the isolation structure

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Appels, J.A. [u.a.]: Thin Layer High-Voltage Devices (RESURF Devices). In: Philips J. Res. 35, Nr. 1, 1980, S. 1-13 *

Also Published As

Publication number Publication date
JP4326835B2 (ja) 2009-09-09
CN1306586C (zh) 2007-03-21
DE102004022376A1 (de) 2004-12-23
US20080009113A1 (en) 2008-01-10
TW200426980A (en) 2004-12-01
US7439122B2 (en) 2008-10-21
TWI231002B (en) 2005-04-11
US7294901B2 (en) 2007-11-13
US20040232522A1 (en) 2004-11-25
JP2004349296A (ja) 2004-12-09
KR20040100896A (ko) 2004-12-02
CN1574275A (zh) 2005-02-02
KR100698949B1 (ko) 2007-03-23

Similar Documents

Publication Publication Date Title
DE102004022376B4 (de) Halbleitervorrichtung mit einer RESURF-Struktur, Verfahren zum Herstellen einer solchen Halbleitervorrichtung sowie Verfahren zum Auswerten eines Herstellungsprozesses einer solchen Halbleitervorrichtung
DE102006029499B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102004019886B4 (de) Integrierte Hochspannungsschaltung
DE19704995B4 (de) Integrierte Hochspannungs-Leistungsschaltung
DE102009037487B4 (de) Halbleitervorrichtung
DE3816002C2 (de)
DE102014106695B4 (de) Leistungstransistor mit integriertem temperatursensorelement, leistungstransistorschaltkreis, verfahren zum betrieb eines leistungstransistors und verfahren zum betrieb eines leistungstransistorschaltkreises
DE102006038860B4 (de) Halbleitervorrichtung
DE3821460A1 (de) Leistungs-halbleiterelement und verfahren zu dessen herstellung
DE3720156A1 (de) Integrierte schaltung mit einem vertikal-mos
DE4110369C2 (de) MOS-Halbleiterbauelement
DE19914697B4 (de) Verarmungs-MOS-Halbleiterbauelement und MOS-Leistungs-IC
DE10212144A1 (de) Transistoranordnung mit einer Struktur zur elektrischen Kontaktierung von Elektroden einer Trench-Transistorzelle
DE112009004595T5 (de) Halbleitervorrichtung
DE102004063946B4 (de) Transistoranordnungen mit einer in einem Trennungstrench angeordneten Elektrode
DE102005036543A1 (de) Halbleitervorrichtung
DE102004059627B4 (de) Halbleitervorrichtung mit einem Hochpotentialinselbereich
DE102007055290B4 (de) Halbleitervorrichtung
WO1997013277A1 (de) Mos-transistor mit hoher ausgangsspannungsfestigkeit
DE19517975B4 (de) CMOS-Schaltungsplättchen mit Polysilizium-Feldringstruktur
DE69825095T2 (de) Elektronische Temperaturmessvorrichtung und elektronisches Schaltungsgerät dieselbe enthaltend
DE3932445C2 (de) Komplementäre Halbleitereinrichtung mit einem verbesserten Isolationsbereich
DE102004026233B4 (de) Trenchtransistor
DE102004024887B4 (de) Transistor mit Zellenfeld, Temperatursensor und Isolationsstruktur
DE4341170C2 (de) ESD-Schutzstruktur für integrierte Schaltungen

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8320 Willingness to grant licences declared (paragraph 23)
R071 Expiry of right