JP6448258B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関するものである。
高耐圧の横型ＭＯＳ（Metal Oxide Semiconductor）トランジスタに関する文献として、以下の特許文献１、特許文献２、非特許文献１、非特許文献２などがある。
特許文献１および非特許文献２には、ゲート電極とドレイン領域との間に複数のＳＴＩ（Shallow Trench Isolation）を縞状に配置することが記載されている。特許文献２には、ゲート電極とドレイン領域との間に、不純物を含有する絶縁材料が充填された溝を設けることが記載されている。非特許文献１には、ＳＴＩ上にゲート電極を配置した構造が開示されている。
米国特許出願公開第２０１２／００４３６０８号明細書 特開平９−３２１２９１号公報
上記特許文献１、特許文献２、非特許文献１、非特許文献２の構成においては、オン抵抗の低減と耐圧の向上との両立を十分に図ることができない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態では、半導体基板の主表面においてドレイン領域からソース領域に向かう方向に延びるようにオフセット領域に溝部が形成されている。その溝部内には、主表面においてドレイン領域からソース領域に向かう方向に延びる導電層が形成されている。
前記一実施の形態によれば、オン抵抗の低減と耐圧の向上との両立を高いレベルで実現することができる。
実施の形態１における半導体装置の構成を概略的に示す斜視図である。 図１に示す半導体装置の構成を示す平面図である。 図２のＩＩＩ−ＩＩＩ線に沿う概略断面図である。 オフセット領域にトレンチリサーフ構造を有しない比較例１において、ドレインに電圧を印加した際の等電位線の分布のイメージを示す平面図（Ａ）と、電界分布のイメージを示す図（Ｂ）である。 絶縁膜で埋め込まれた複数の溝が縞状となるようにオフセット領域に配置された比較例２において、ドレインに電圧を印加した際の等電位線の分布のイメージを示す平面図（Ａ）と、電界分布のイメージを示す図（Ｂ）である。 実施の形態１において、ドレインに電圧を印加した際の等電位線の分布のイメージを示す平面図（Ａ）と、電界分布のイメージを示す図（Ｂ）である。 実施の形態１における半導体装置において、トレンチリサーフ構造の溝部の底壁がオフセット領域内に位置する構成を概略的に示す斜視図である。 図７のＶＩＩＩ−ＶＩＩＩ線に沿う概略断面図である。 実施の形態２における半導体装置の構成を概略的に示す斜視図である。 図９のＸ−Ｘ線に沿う概略断面図である。 実施の形態２における半導体装置の製造方法の第１工程を示す概略斜視図である。 実施の形態２における半導体装置の製造方法の第２工程を示す概略斜視図である。 実施の形態２における半導体装置の製造方法の第３工程を示す概略斜視図である。 実施の形態２における半導体装置の製造方法の第４工程を示す概略斜視図である。 実施の形態２における半導体装置の製造方法の第５工程を示す概略斜視図である。 実施の形態２における半導体装置の製造方法の第６工程を示す概略斜視図である。 実施の形態２における半導体装置の製造方法の第７工程を示す概略斜視図である。 実施の形態２における半導体装置の製造方法の第８工程を示す概略斜視図である。 実施の形態２における半導体装置の製造方法の第９工程を示す概略斜視図である。 実施の形態２における半導体装置の製造方法の第１０工程を示す概略斜視図である。 実施の形態２における半導体装置の他の構成として、トレンチリサーフ構造の溝部の底壁がオフセット領域内に位置する構成を概略的に示す斜視図である。 図２１のＸＸＩＩ−ＸＸＩＩ線に沿う概略断面図である。 実施の形態２における半導体装置の他の構成の製造方法を示す概略斜視図である。 実施の形態３における半導体装置の構成を概略的に示す斜視図である。 図２４のＸＸＶ−ＸＸＶ線に沿う概略断面図である。 実施の形態３における半導体装置の製造方法を示す概略斜視図である。 オフセット領域の下にリサーフ領域がない場合の電位分布を示す断面図である。 オフセット領域の下にリサーフ領域がある場合の電位分布を示す断面図である。 実施の形態４における半導体装置の構成を概略的に示す斜視図である。 図２９のＸＸＸ−ＸＸＸ線に沿う概略断面図である。 実施の形態４における半導体装置の製造方法の第１工程を示す概略斜視図である。 実施の形態４における半導体装置の製造方法の第２工程を示す概略斜視図である。 実施の形態４における半導体装置の他の構成を概略的に示す斜視図である。 図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う概略断面図である。 実施の形態４における半導体装置のさらに他の構成を概略的に示す斜視図である。 図３５のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う概略断面図である。 実施の形態４における半導体装置のさらに他の構成を概略的に示す斜視図である。 図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う概略断面図である。 実施の形態５における半導体装置の構成を概略的に示す斜視図である。 図３９に示す半導体装置の構成を示す平面図である。 実施の形態６における半導体装置の構成を概略的に示す斜視図である。 図４１のＸＬＩＩ−ＸＬＩＩ線に沿う概略断面図である。 実施の形態６における半導体装置の製造方法の第１工程を示す概略斜視図である。 実施の形態６における半導体装置の製造方法の第２工程を示す概略斜視図である。 実施の形態６における半導体装置の製造方法の第３工程を示す概略斜視図である。 実施の形態６における半導体装置の製造方法の第４工程を示す概略斜視図である。 実施の形態６における半導体装置の他の構成を概略的に示す斜視図である。 図４７のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿う概略断面図である。 実施の形態６における半導体装置の他の構成の製造方法を示す概略斜視図である。 実施の形態７における半導体装置の構成を概略的に示す斜視図である。 図５０のＬＩ−ＬＩ線に沿う概略断面図である。 実施の形態７における半導体装置の製造方法を示す概略斜視図である。 実施の形態８における半導体装置の構成を概略的に示す斜視図である。 図５３のＬＩＶ−ＬＩＶ線に沿う概略断面図である。 実施の形態９における半導体装置の構成を概略的に示す斜視図である。 図５５のＬＶＩ−ＬＶＩ線に沿う概略断面図である。 実施の形態９における半導体装置の製造方法を示す概略斜視図である。 実施の形態４における半導体装置において導電層がｐ-エピタキシャル領域ＰＥ１に接する構成を概略的に示す斜視図である。 図５８のＬＩＸ−ＬＩＸ線に沿う概略断面図である。 実施の形態８における半導体装置において導電層がｐ-エピタキシャル領域ＰＥ１に接する構成を概略的に示す斜視図である。 図６０のＬＸＩ−ＬＸＩ線に沿う概略断面図である。
以下、発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１〜図３を参照して、本実施の形態の半導体装置は、高耐圧の横型ＭＯＳトランジスタＴＲＡを有している。この横型ＭＯＳトランジスタＴＲＡは、半導体基板ＳＵＢに形成されており、ｎ+ソース領域ＳＲと、ｎ+ドレイン領域ＤＲと、ｎ型オフセット領域ＯＦと、ｐ型ボディ領域ＢＲと、ｐ+コンタクト領域ＣＲと、ゲート絶縁層ＧＩと、ゲート電極ＧＥとを有している。
ｐ型ボディ領域ＢＲは半導体基板ＳＵＢの主表面に形成されている。ｎ+ソース領域ＳＲは、ｐ型ボディ領域ＢＲ内であって半導体基板ＳＵＢの主表面に形成されている。ｐ+コンタクト領域ＣＲは、ｐ型ボディ領域ＢＲ内であって半導体基板ＳＵＢの主表面においてｎ+ソース領域と隣接するように形成されている。ｐ+コンタクト領域ＣＲは、ｐ型ボディ領域ＢＲよりも高いｐ型不純物濃度を有している。
ｎ型オフセット領域ＯＦは、ｐ型ボディ領域ＢＲと隣り合うように半導体基板ＳＵＢの主表面に形成されている。ｎ+ドレイン領域ＤＲは、ｎ型オフセット領域ＯＦ内であって半導体基板ＳＵＢの主表面に形成されている。ｎ+ドレイン領域ＤＲは、ｎ+ソース領域ＳＲとの間にｐ型ボディ領域ＢＲおよびｎ型オフセット領域ＯＦを挟み、これによりｎ+ソース領域ＳＲと離れて半導体基板ＳＵＢの主表面に形成されている。
ｎ型オフセット領域ＯＦは、半導体基板ＳＵＢの主表面においてｎ+ドレイン領域ＤＲとｎ+ソース領域ＳＲとの間に位置する部分を有している。ｎ型オフセット領域ＯＦは、半導体基板ＳＵＢの主表面においてｎ+ソース領域ＳＲとの間にｐ型ボディ領域を挟み、これによりｎ+ソース領域ＳＲと離れて半導体基板ＳＵＢの主表面に形成されている。ｎ+ドレイン領域ＤＲおよびｎ+ソース領域ＳＲは、ｎ型オフセット領域ＯＦよりも高いｎ型不純物濃度を有している。
ゲート電極ＧＥは、ｎ+ソース領域ＳＲとｎ型オフセット領域ＯＦとの間に挟まれる領域（ｐ型ボディ領域ＢＲ）に対向するように半導体基板ＳＵＢの主表面上にゲート絶縁層ＧＩを介在して形成されている。
本実施の形態の半導体装置はトレンチリサーフ構造ＴＲＳを有している。このトレンチリサーフ構造ＴＲＳは、複数の溝ＴＲからなる溝部と、複数の溝ＴＲの各々の内部に形成される導電層ＢＣおよび周囲絶縁層ＢＩとを有している。
複数の溝ＴＲからなる溝部は半導体基板ＳＵＢの主表面においてｎ型オフセット領域ＯＦに形成されている。この溝部は、半導体基板ＳＵＢの主表面からｎ型オフセット領域ＯＦを貫通してｎ型オフセット領域ＯＦよりも深い位置にまで延びている。このため、溝部の底壁はｎ型オフセット領域ＯＦの下側の領域（たとえばｐ型エピタキシャル領域ＥＰ）内に位置している。
溝部を構成する複数の溝ＴＲの各々は、半導体基板ＳＵＢの主表面においてｎ+ドレイン領域ＤＲからｎ+ソース領域ＳＲに向かう方向ＸＡに延びるように形成されている。溝部を構成する複数の溝ＴＲは、互いに離れて並走するように形成されており、たとえば互いに平行に形成されている。
上記方向ＸＡは、半導体基板ＳＵＢの主表面においてｎ+ドレイン領域ＤＲまたはｎ+ソース領域ＳＲが延在する方向ＸＢに直交する方向であることが好ましい。この方向ＸＢに直交する方向には、製造誤差分だけ上記方向ＸＢに直交する方向からずれた方向も含まれる。
導電層ＢＣは溝部（複数の溝ＴＲ）内に形成されている。この導電層ＢＣは、半導体基板ＳＵＢの主表面において上記方向ＸＡに延びている。導電層ＢＣは、固定電位が印加されるように形成されている。導電層ＢＣは、たとえばソース電位を印加されるようにｎ+ソース領域ＳＲと電気的に接続されている。ソース電位はたとえば接地電位である。
導電層ＢＣはたとえばタングステン（Ｗ）、銅（Ｃｕ）などの金属またはそれらの合金よりなっている。また導電層ＢＣ以外に、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）などからなるバリアメタル層が溝部（複数の溝ＴＲ）内に形成されていてもよい。また導電層ＢＣは、不純物が導入された多結晶シリコン（以下、「ドープドポリシリコン」と称する）よりなっていてもよい。
周囲絶縁層ＢＩは溝部内において導電層ＢＣの周囲に形成されている。この周囲絶縁層ＢＩは導電層ＢＣの側面および底面を覆っている。これにより、導電層ＢＣと半導体基板ＳＵＢとの間には周囲絶縁層ＢＩが位置し、導電層ＢＣと半導体基板ＳＵＢとは直接接してはいない。周囲絶縁層ＢＩは、たとえばシリコン酸化膜よりなっている。
次に本実施の形態の作用効果について、図４（Ａ）および図４（Ｂ）に示す比較例１と、図５（Ａ）および図５（Ｂ）に示す比較例２と対比して説明する。
図４（Ａ）を参照して、比較例１の構成は、図１〜図３に示す本実施の形態の構成からトレンチリサーフ構造ＴＲＳが省略された構成を有している。この比較例１においては、ｎ+ドレイン領域ＤＲからｎ+ソース領域ＳＲに近づくほど、等電位線同士の間隔が狭くなる。これにより図４（Ｂ）に示すように、ｎ+ドレイン領域ＤＲからｎ+ソース領域ＳＲに近づくほど電界が高くなる。ｎ型オフセット領域ＯＦとｐ型ボディ領域ＢＲとの接合部においてガウスの法則により電界が最大となり、この接合部で電界が集中する。この電界集中により、耐圧が低くなる。
図５（Ａ）を参照して、比較例２の構成は、図１〜図３に示す本実施の形態におけるトレンチリサーフ構造ＴＲＳの溝ＴＲ内に周囲絶縁層ＢＩのみが充填されており導電層が充填されていない構成を有している。この比較例２においては、周囲絶縁層ＢＩで充填された溝ＴＲ内に発生する電位分布の影響を受けて、ある程度のリサーフ効果が得られる。これにより図５（Ｂ）に示すように、比較例２においては比較例１よりもｎ+ドレイン領域ＤＲからｎ+ソース領域ＳＲへかけての電界の増加の割合が少なくなる。しかしながら比較例２においてもｎ型オフセット領域ＯＦとｐ型ボディ領域ＢＲとの接合部において電界が最大となり、この接合部で電界が集中する。この電界集中により、耐圧が低くなる。
図６（Ａ）を参照して、本実施の形態においては、トレンチリサーフ構造ＴＲＳの溝ＴＲ内に導電層ＢＣが形成されている。この導電層ＢＣにより十分なリサーフ効果が得られるため、等電位線をｎ+ドレイン領域ＤＲ側へ引き込むことができ、等電位線同士の間隔を等間隔にすることができる。これにより、ｎ+ドレイン領域ＤＲからｎ+ソース領域ＳＲへかけての電界を均一に制御することが可能となり、ｎ型オフセット領域ＯＦとｐ型ボディ領域ＢＲとの接合部における電界集中を緩和できる。したがってオン抵抗の低減と耐圧の向上との両立を高いレベルで実現することができる。
また図１〜図３に示すように溝部を構成する複数の溝ＴＲの各々が半導体基板ＳＵＢの主表面から深く形成された方が、上記のリサーフ効果が大きくなる。しかし、図７および図８に示すように溝ＴＲがｎ型オフセット領域ＯＦより浅く、溝ＴＲの底壁がｎ型オフセット領域ＯＦ内に位置していても、上記のリサーフ効果を得ることができる。
なお溝ＴＲ同士の間隔とｎ型オフセット領域ＯＦの不純物濃度とを最適化することによって、より大きなリサーフ効果を得ることもできる。
また溝ＴＲ内に周囲絶縁層ＢＩが形成されており、この周囲絶縁層ＢＩは、導電層ＢＣが半導体基板ＳＵＢと接しないように導電層ＢＣの側面および底面を覆っている。このため、周囲絶縁層ＢＩにより導電層ＢＣをｎ型オフセット領域ＯＦから電気的に分離することができる。
また溝ＴＲがｎ型オフセット領域ＯＦを貫通してｎ型オフセット領域ＯＦの下側まで延びている。これによりｎ型オフセット領域ＯＦの厚み方向全体にリサーフ効果を生じさせることが可能となる。
また導電層ＢＣは、固定電位を印加することができるように構成されている。これにより導電層ＢＣがリサーフ効果を生じさせるのに必要な電位を導電層ＢＣに印加することが可能となる。
また導電層ＢＣはｎ+ソース領域ＳＲと電気的に接続されている。このため、導電層ＢＣをソース電位にすることができ、上記のリサーフ効果を容易に得ることができる。ただし上記リサーフ効果が得られれば、導電層ＢＣの電位はソース電位に限定されるものではない。
また溝部が複数の溝ＴＲからなり、複数の溝ＴＲが半導体基板ＳＵＢの主表面において互いに離れて並走している。このため、溝ＴＲの間に上記のとおり等電位線をドレイン側へ引き込みやすくなり、等電位線同士の間隔を等間隔にすることがより容易となる。
以下に説明する実施の形態２〜９の各々は、実施の形態１と同じ技術思想を有し、かつ実施の形態１と同様の高耐圧の横型ＭＯＳトランジスタＴＲＡとトレンチリサーフ構造ＴＲＳとを有している。以下、実施の形態２〜９の各々の半導体装置について順次説明する。
（実施の形態２）
図９および図１０を参照して、半導体基板ＳＵＢは、下から順に積層された、ｐ+基板領域ＰＳＢと、ｐ-エピタキシャル領域ＰＥ１と、ｎ型埋め込み領域ＮＢＬと、ｐ型埋め込み領域ＰＢＬと、ｐ型リサーフ領域ＰＲＳと、ｐ-エピタキシャル領域ＰＥ２とを有している。
ｐ-エピタキシャル領域ＰＥ１は、ｐ+基板領域ＰＳＢに接して形成されており、かつｐ+基板領域ＰＳＢよりも低いｐ型不純物濃度を有している。ｎ型埋め込み領域ＮＢＬはｐ-エピタキシャル領域ＰＥ１に接して形成されている。ｐ型埋め込み領域ＰＢＬはｎ型埋め込み領域ＮＢＬに接して形成されている。ｎ型埋め込み領域ＮＢＬおよびｐ型埋め込み領域ＰＢＬは、半導体基板ＳＵＢの主表面に形成された横型ＭＯＳトランジスタＴＲＡを他の素子から電気的に分離するための素子分離用の不純物領域である。
ｎ型埋め込み領域ＮＢＬおよびｐ型埋め込み領域ＰＢＬの各々は、フローティング電位であることが好ましい。ただしｎ型埋め込み領域ＮＢＬおよびｐ型埋め込み領域ＰＢＬの各々は、使用用途によってはｎ+ドレイン領域ＤＲと電気的に接続されており、ドレイン電位であってもよい。またｎ型埋め込み領域ＮＢＬおよびｐ型埋め込み領域ＰＢＬのいずれか一方が省略されて、いずれか他方のみが設けられていてもよい。
ｐ型リサーフ領域ＰＲＳは、ｐ型埋め込み領域ＰＢＬに接して形成されており、かつｐ型埋め込み領域ＰＢＬよりも低いｐ型不純物濃度を有している。ｐ-エピタキシャル領域ＰＥ２は、ｐ型リサーフ領域ＰＲＳに接して形成されており、かつｐ型リサーフ領域ＰＲＳよりも低いｐ型不純物濃度を有している。ｐ型リサーフ領域ＰＲＳおよびｐ-エピタキシャル領域ＰＥ２上に横型ＭＯＳトランジスタＴＲＡが形成されている。
本実施の形態における横型ＭＯＳトランジスタＴＲＡは、実施の形態１の横型ＭＯＳトランジスタＴＲＡと同様の構成を有している。横型ＭＯＳトランジスタＴＲＡに含まれるｎ型オフセット領域ＯＦは、ｐ型リサーフ領域ＰＲＳ上に位置し、かつｐ型リサーフ領域ＰＲＳに接している。ｎ型オフセット領域ＯＦとｐ型リサーフ領域ＰＲＳとのｐｎ接合面は、半導体基板ＳＵＢの主表面とほぼ平行に延びている。ｎ型オフセット領域ＯＦは、ｐ-エピタキシャル領域ＰＥ２と隣接している。
横型ＭＯＳトランジスタＴＲＡに含まれるｐ型ボディ領域ＢＲは、ｐ-エピタキシャル領域ＰＥ２上に形成されており、ｐ-エピタキシャル領域ＰＥ２と接している。ｐ型ボディ領域ＢＲは、ｐ-エピタキシャル領域ＰＥ２よりも高いｐ型不純物濃度を有している。
半導体基板ＳＵＢの主表面においてｎ型オフセット領域ＯＦ内にはＳＴＩ構造が形成されている。このＳＴＩ構造は、半導体基板ＳＵＢの主表面に形成された溝ＳＴＲと、その溝ＳＴＲ内を埋め込む絶縁層ＳＴＳとを有している。
ＳＴＩ構造における溝ＳＴＲの深さはｎ型オフセット領域ＯＦの深さよりも浅い。またＳＴＩ構造は、半導体基板ＳＵＢの主表面においてｎ+ドレイン領域ＤＲとゲート電極ＧＥとの間に形成されている。ゲート電極ＧＥの一部は、ＳＴＩ構造上に乗り上げていてもよい。ＳＴＩ構造は、半導体基板ＳＵＢの主表面において、ｎ+ドレイン領域ＤＲを取り囲むか、またはｎ+ドレイン領域ＤＲを挟み込むように形成されている。
ゲート電極ＧＥ上、ｎ+ドレイン領域ＤＲ上、ｎ+ソース領域ＳＲ上、およびｐ+コンタクト領域ＣＲ上の各々には、シリサイド層ＳＣが形成されている。このシリサイド層ＳＣは、ゲート電極ＧＥ、ｎ+ドレイン領域ＤＲ、ｎ+ソース領域ＳＲおよびｐ+コンタクト領域ＣＲの各々に接するように形成されている。
ゲート電極ＧＥの側壁を覆うように側壁絶縁層ＳＷが形成されている。また横型ＭＯＳトランジスタＴＲＡを覆うように半導体基板ＳＵＢの主表面上には、ライナー絶縁層ＬＦと、層間絶縁層ＩＩ１、ＩＩ２が形成されている。
本実施の形態におけるトレンチリサーフ構造ＴＲＳは、上記のように実施の形態１のトレンチリサーフ構造ＴＲＳと同様の構成を有しており、複数の溝ＴＲからなる溝部と、複数の溝ＴＲの各々の内部に形成される導電層ＢＣおよび周囲絶縁層ＢＩとを有している。トレンチリサーフ構造ＴＲＳの複数の溝ＴＲからなる溝部は、ＳＴＩ構造およびｎ型オフセット領域ＯＦを貫通してｎ型オフセット領域ＯＦよりも深い位置にまで延びている。溝部の底壁はｎ型オフセット領域ＯＦの下側に位置している。
溝部は、半導体基板ＳＵＢの主表面においてｎ+ドレイン領域ＤＲからｎ+ソース領域ＳＲに向かう方向ＸＡに延びるように形成されている。溝部を構成する複数の溝ＴＲは、互いに離れて並走するように形成されており、たとえば互いに平行に形成されている。
この溝ＴＲの側壁上および底壁上には、層間絶縁層ＩＩ２が形成されている。この層間絶縁層ＩＩ２には、層間絶縁層ＩＩ２の上面から溝ＴＲ内に延びる穴ＩＨが形成されている。この穴ＩＨ内を埋め込むように導電層ＢＣが形成されている。
層間絶縁層ＩＩ２は、溝ＴＲ内において導電層ＢＣの周囲に形成されており、実施の形態１における周囲絶縁層ＢＩを構成している。この周囲絶縁層ＢＩは、導電層ＢＣが半導体基板ＳＵＢと直接接しないように導電層ＢＣの側面および底面を覆っている。周囲絶縁層ＢＩは、たとえばシリコン酸化膜よりなっている。
導電層ＢＣは、半導体基板ＳＵＢの主表面において上記方向ＸＡに延びている。導電層ＢＣは、固定電位が印加されるように形成されている。導電層ＢＣは、たとえばソース電位を印加されるようにｎ+ソース領域ＳＲと電気的に接続されている。具体的には、導電層ＢＣは、シリサイド層ＳＣ、導電層ＣＬおよび配線層ＩＬとを介在してｎ+ソース領域ＳＲに電気的に接続されている。
導電層ＣＬはコンタクトホールＣＨ内を埋め込むように形成されている。コンタクトホールＣＨは、層間絶縁層ＩＩ２の上面から層間絶縁層ＩＩ１、ＩＩ２およびライナー絶縁層ＬＦを貫通してシリサイド層ＳＣに達するように形成されている。配線層ＩＬは、層間絶縁層ＩＩ２の上面に形成されている。
なお上記以外の本実施の形態の構成は、図１〜図３に示す実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
次に、本実施の形態の半導体装置の製造方法について図１１〜図２０を用いて説明する。
図１１を参照して、半導体基板として、まず比較的高いｐ型不純物濃度を有するｐ+基板領域ＰＳＢが準備される。ｐ+基板領域ＰＳＢ上に、通常のエピタキシャル技術を用いて、ｐ+基板領域ＰＳＢよりも低いｐ型不純物濃度を有するｐ-エピタキシャル領域ＰＥ１が形成される。
図１２を参照して、通常のイオン注入技術を用いて、ｐ-エピタキシャル領域ＰＥ１の内部にｎ型不純物が注入される。これにより、ｐ-エピタキシャル領域ＰＥ１上にｎ型埋め込み領域ＮＢＬが形成される。通常のイオン注入技術を用いて、ｎ型埋め込み領域ＮＢＬの内部にｐ型不純物が注入される。これにより、ｎ型埋め込み領域ＮＢＬ上にｐ型埋め込み領域ＰＢＬが形成される。ｐ型埋め込み領域ＰＢＬ上に、通常のエピタキシャル技術を用いて、ｐ+基板領域ＰＳＢよりも低いｐ型不純物濃度を有するｐ-エピタキシャル領域ＰＥ２が形成される。
図１３を参照して、通常のイオン注入技術を用いて、ｐ-エピタキシャル領域ＰＥ２の内部にｐ型不純物が注入される。これにより、ｐ-エピタキシャル領域ＰＥ２下にｐ-エピタキシャル領域ＰＥ２よりも高いｐ型不純物濃度を有するｐ型リサーフ領域ＰＲＳが形成される。これにより、ｐ+基板領域ＰＳＢと、ｐ-エピタキシャル領域ＰＥ１と、ｎ型埋め込み領域ＮＢＬと、ｐ型埋め込み領域ＰＢＬと、ｐ型リサーフ領域ＰＲＳと、ｐ-エピタキシャル領域ＰＥ２とを有する半導体基板ＳＵＢが形成される。
図１４を参照して、ｐ-エピタキシャル領域ＰＥ２に、ｎ型オフセット領域ＯＦとｐ型ボディ領域ＢＲとが互いに隣り合うように形成される。半導体基板ＳＵＢの主表面であってｎ型オフセット領域ＯＦ内に、溝ＳＴＲと、その溝ＳＴＲ内を埋め込む絶縁層ＳＴＳとを有するＳＴＩ構造が形成される。
半導体基板ＳＵＢの主表面上にゲート絶縁層ＧＩを介在してゲート電極ＧＥが形成される。ゲート電極ＧＥの側壁を覆うように側壁絶縁層ＳＷが形成される。なお側壁絶縁層ＳＷの形成前に、ゲート電極ＧＥとフォトレジストパターン（図示せず）とをマスクとしてイオン注入などをすることにより、ＬＤＤ（Lightly Doped Drain）を構成する低濃度の不純物領域が形成されてもよい。
図１５を参照して、半導体基板ＳＵＢの主表面上に、たとえば高融点金属（たとえばコバルト）よりなる金属層（図示せず）が形成される。この後、熱処理が施されることにより、その金属層とシリコンとが反応してシリサイド層（たとえばコバルトシリサイド層）ＳＣが形成される。このシリサイド層ＳＣは、ゲート電極ＧＥ上、ｎ+ドレイン領域ＤＲ上、ｎ+ソース領域ＳＲ上およびｐ+コンタクト領域ＣＲ上に形成される。この後、シリコンと反応せずに残った金属層が除去される。
上記により、ｎ+ソース領域ＳＲと、ｎ+ドレイン領域ＤＲと、ｎ型オフセット領域ＯＦと、ｐ型ボディ領域ＢＲと、ｐ+コンタクト領域ＣＲと、ゲート絶縁層ＧＩと、ゲート電極ＧＥとを有する横型ＭＯＳトランジスタＴＲＡが形成される。
図１６を参照して、横型ＭＯＳトランジスタＴＲＡを覆うように半導体基板ＳＵＢの主表面上に、ライナー絶縁層ＬＦおよび層間絶縁層ＩＩ１がたとえばＣＶＤ（Chemical Vapor Deposition）法により順に形成される。ライナー絶縁層ＬＦはたとえばシリコン窒化膜で形成される。
図１７を参照して、層間絶縁層ＩＩ１上を覆うように、フォトレジストＰＲ１が塗布される。このフォトレジストＰＲ１は通常の露光、現像によりパターニングされる。このパターニングされたフォトレジストＰＲ１をマスクとして、層間絶縁層ＩＩ１、ライナー絶縁層ＬＦおよび絶縁層ＳＴＳとが順に異方性エッチングされる。これにより層間絶縁層ＩＩ１、ライナー絶縁層ＬＦおよび絶縁層ＳＴＳとを貫通する溝ＴＲが形成される。この後、フォトレジストＰＲ１がアッシングなどによって除去される。
図１８を参照して、層間絶縁層ＩＩ１をマスクとしてｎ型オフセット領域ＯＦおよびｐ型リサーフ領域ＰＲＳに異方性エッチングが施される。これにより、溝ＴＲの直下の半導体基板ＳＵＢ（ｎ型オフセット領域ＯＦおよびｐ型リサーフ領域ＰＲＳ）が選択的に除去される。これにより、層間絶縁層ＩＩ１の上面から、層間絶縁層ＩＩ１、ライナー絶縁層ＬＦ、絶縁層ＳＴＳおよびｎ型オフセット領域ＯＦを貫通して、ｐ型リサーフ領域ＰＲＳに達するように複数の溝ＴＲが形成される。複数の溝ＴＲの各々は、半導体基板ＳＵＢの主表面においてｎ+ドレイン領域ＤＲからｎ+ソース領域ＳＲに向かう方向に延びるようにｎ型オフセット領域ＯＦに形成される。
図１９を参照して、横型ＭＯＳトランジスタＴＲＡ上を覆い、かつ溝ＴＲ内を埋め込むように層間絶縁層ＩＩ２が形成される。この際、溝ＴＲのアスペクト比が高いため、溝ＴＲ内には、閉塞された空洞ＧＰが生じる。
なお層間絶縁層ＩＩ１、ＩＩ２の各々は、たとえばＢＰ−ＴＥＯＳ（Boro Phospho Tetra Ethyl Ortho Silicate）または通常のシリコン酸化膜により形成される。
図２０を参照して、通常の写真製版技術およびエッチング技術を用いて、層間絶縁層ＩＩ２に穴ＩＨが形成される。この穴ＩＨは、溝ＴＲの側壁上および底壁上の層間絶縁層ＩＩ２を残しつつ、層間絶縁層ＩＩ２の上面から溝ＴＲ内に達するように形成される。
また通常の写真製版技術およびエッチング技術を用いて、層間絶縁層ＩＩ２にコンタクトホールＣＨが形成される。このコンタクトホールＣＨは、ｎ+ソース領域ＳＲ上およびｐ+コンタクト領域ＣＲ上のシリサイド層ＳＣと、ｎ+ドレイン領域ＤＲ上のシリサイド層ＳＣとの各々に達するように形成される。
図９を参照して、スパッタ法またはＣＶＤ法を用いて、チタン、窒化チタン、タンタルまたは窒化タンタルよりなるバリアメタル（図示せず）が成膜される。この後、ＣＶＤ法を用いて、穴ＩＨおよびコンタクトホールＣＨを埋め込むように層間絶縁層ＩＩ２の上面に、たとえばタングステン、銅よりなる導電層が形成される。
この後、エッチバックまたはＣＭＰ（Chemical Mechanical Polishing）により、穴ＩＨおよびコンタクトホールＣＨ内の導電層を残しながら層間絶縁層ＩＩ２の上面の導電層が除去される。これにより、穴ＩＨ内を埋め込む導電層ＢＣと、コンタクトホールＣＨ内を埋め込む導電層ＣＬとが形成される。この後、配線層ＩＬが層間絶縁層ＩＩ２の上面上に形成されて、本実施の形態の半導体装置が製造される。
本実施の形態における半導体装置によれば、トレンチリサーフ構造の溝ＴＲ内に導電層ＢＣが形成されているため、実施の形態１と同様、オン抵抗の低減と耐圧の向上との両立を高いレベルで実現することができる。
また本実施の形態における半導体装置の製造方法によれば、図１９に示すように層間絶縁層ＩＩ２を形成するとともに溝ＴＲ内に周囲絶縁層ＢＩとなる絶縁層を埋め込むことができる。また図２０に示すように穴ＩＨとコンタクトホールＣＨとを同時に形成することもできる。
また図９および図１０に示すように溝部を構成する複数の溝ＴＲの各々が半導体基板ＳＵＢの主表面から深く形成された方が、上記のリサーフ効果が大きくなる。しかし、図２１および図２２に示すように溝ＴＲがｎ型オフセット領域ＯＦより浅く、溝ＴＲの底壁がｎ型オフセット領域ＯＦ内に位置していても、上記のリサーフ効果を得ることができる。
なお図２１および図２２に示す構成のうち上記以外の構成は、図９および図１０に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
図２１および図２２に示す構成は、図２３に示すように溝ＴＲを形成するためのエッチングを溝ＴＲがｎ型オフセット領域ＯＦよりも深くならないように制御することにより製造することができる。これ以外の製造工程は図９および図１０に示す構成の製造方法と同様であるため、その説明を繰り返さない。
図２１および図２２に示す構成においても、図９および図１０に示す構成と同様、オン抵抗の低減と耐圧の向上との両立を高いレベルで実現することができる。
（実施の形態３）
図２４および図２５を参照して、本実施の形態の構成は、図９および図１０に示す構成と比較して導電層ＢＣの底面がｐ型リサーフ領域ＰＲＳに接している点において異なっている。周囲絶縁層ＢＩは、導電層ＢＣの側面を覆っているが、導電層ＢＣの底面を覆っていない。このため導電層ＢＣの底面はｐ型リサーフ領域ＰＲＳに接しており、導電層ＢＣはｐ型リサーフ領域ＰＲＳと電気的に接続されている。導電層ＢＣはｎ+ソース領域ＳＲと電気的に接続されているため、ｐ型リサーフ領域ＰＲＳもｎ+ソース領域ＳＲと電気的に接続されておりソース電位を有している。
なお本実施の形態の構成のうち上記以外の構成は、図９および図１０に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
図２４および図２５に示す構成は、図２６に示すように穴ＩＨが溝ＴＲの底部において層間絶縁層ＩＩ２を貫通してｐ型リサーフ領域ＰＲＳに達するようにエッチングを制御することにより製造することができる。これ以外の製造工程は図９および図１０に示す構成の製造方法と同様であるため、その説明を繰り返さない。
本実施の形態における半導体装置によれば、図２４および図２５に示すようにトレンチリサーフ構造ＴＲＳの溝ＴＲ内に導電層ＢＣが形成されているため、実施の形態１と同様、オン抵抗の低減と耐圧の向上との両立を高いレベルで実現することができる。
仮にｐ型リサーフ領域ＰＲＳがない場合には、図２７に示すように、ｎ型オフセット領域ＯＦが空乏化した際にｎ型オフセット領域ＯＦとｐ型ボディ領域ＢＲとの接合部付近での電界が集中する。この電界集中により、耐圧が低くなる。
これに対して本実施の形態においては、図２４および図２５に示すようにｐ型リサーフ領域ＰＲＳが導電層ＢＣと電気的に接続されていることによりソース電位に固定されている。このため図２８に示すように、ｎ型オフセット領域ＯＦが空乏化した際にその空乏層内を通る等電位線同士の間隔が均一化される。これによりｎ型オフセット領域ＯＦとｐ型ボディ領域ＢＲとの接合部付近での電界集中が緩和されて、オン抵抗の低減と耐圧の向上との両立をさらに高いレベルで実現することが可能となる。
（実施の形態４）
図２９および図３０を参照して、本実施の形態の構成は、図９および図１０に示す構成と比較して、溝ＴＲ内の導電層ＢＣがｐ+基板領域ＰＳＢまたはｐ-エピタキシャル領域ＰＥ１に接している点において異なっている。
溝ＴＲは、素子分離用の不純物領域であるｎ型埋め込み領域ＮＢＬおよびｐ型埋め込み領域ＰＢＬを貫通して、ｎ型埋め込み領域ＮＢＬの下側に位置するｐ+基板領域ＰＳＢまたはｐ-エピタキシャル領域ＰＥ１に達している。特にｐ-エピタキシャル領域ＰＥ２中に形成された横型ＭＯＳトランジスタＴＲＡにおいては、このｐ-エピタキシャル領域ＰＥ２と逆導電型のｎ型埋め込み領域ＮＢＬが実質的には横型ＭＯＳトランジスタＴＲＡを他の素子から電気的に分離する役割をなしている。
導電層ＢＣの底面は、溝ＴＲの底部においてｐ+基板領域ＰＳＢまたはｐ-エピタキシャル領域ＰＥ１に接している。周囲絶縁層ＢＩは、導電層ＢＣの側面を覆っているが、導電層ＢＣの底面を覆っていない。このため導電層ＢＣの底面はｐ+基板領域ＰＳＢまたはｐ-エピタキシャル領域ＰＥ１に接しており、導電層ＢＣはｐ+基板領域ＰＳＢまたはｐ-エピタキシャル領域ＰＥ１と電気的に接続されている。導電層ＢＣはｎ+ソース領域ＳＲと電気的に接続されているため、ｐ+基板領域ＰＳＢまたはｐ-エピタキシャル領域ＰＥ１もｎ+ソース領域ＳＲと電気的に接続されておりソース電位を有している。
また平面視において横型ＭＯＳトランジスタＴＲＡの周囲を取り囲むように半導体基板ＳＵＢには深い溝ＤＴＲが形成されている。この深い溝ＤＴＲは、ｎ型埋め込み領域ＮＢＬおよびｐ型埋め込み領域ＰＢＬを貫通して、ｎ型埋め込み領域ＮＢＬの下側に位置するｐ+基板領域ＰＳＢまたはｐ-エピタキシャル領域ＰＥ１に達している。
この深い溝ＤＴＲは層間絶縁層ＩＩ２により充填されている。この層間絶縁層ＩＩ２には、深い溝ＤＴＲ内において閉塞された空洞ＧＰを有している。横型ＭＯＳトランジスタＴＲＡは、横型ＭＯＳトランジスタＴＲＡの側方を層間絶縁層ＩＩ２で充填された深い溝ＤＴＲによって取り囲まれ、かつ横型ＭＯＳトランジスタＴＲＡの下方をｎ型埋め込み領域ＮＢＬで覆われることにより、他の素子から電気的に分離されている。
なお本実施の形態の構成のうち上記以外の構成は、図９および図１０に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
本実施の形態の構成は、図３１に示すように溝ＴＲを形成する工程と同じ工程で深い溝ＤＴＲが形成され、かつ図３２に示すように溝ＴＲと深い溝ＤＴＲとの双方が層間絶縁層ＩＩ２で充填された後に溝ＴＲの底壁に達する穴ＩＨが形成されることにより製造され得る。なお溝ＴＲおよび深い溝ＤＴＲを層間絶縁層ＩＩ２で埋め込む際には、溝ＴＲおよび深い溝ＤＴＲの各々のアスペクト比が高いため、溝ＴＲおよび深い溝ＤＴＲ内には閉塞された空洞ＧＰが生じる。
これ以外の製造工程は図９および図１０に示す構成の製造方法と同様であるため、その説明を繰り返さない。
本実施の形態における半導体装置によれば、トレンチリサーフ構造の溝ＴＲ内に導電層ＢＣが形成されているため、実施の形態１と同様、オン抵抗の低減と耐圧の向上との両立を高いレベルで実現することができる。
また導電層ＢＣがｐ+基板領域ＰＳＢまたはｐ-エピタキシャル領域ＰＥ１に接しているため、ｐ+基板領域ＰＳＢまたはｐ-エピタキシャル領域ＰＥ１をソース電位に固定することも可能となる。
なお図３３および図３４に示すように溝ＴＲがｐ+基板領域ＰＳＢまたはｐ-エピタキシャル領域ＰＥ１に達した構成において、導電層ＢＣの底面に周囲絶縁層ＢＩが形成されており、導電層ＢＣの底面がｐ+基板領域ＰＳＢまたはｐ-エピタキシャル領域ＰＥ１に接していなくてもよい。この構成においては、ｐ+基板領域ＰＳＢまたはｐ-エピタキシャル領域ＰＥ１の電位を導電層ＢＣで固定することはできない。しかしトレンチリサーフ構造の溝ＴＲ内に導電層ＢＣが形成されているため、実施の形態１と同様、オン抵抗の低減と耐圧の向上との両立を高いレベルで実現することができる。
また図２９および図３０に示すｐ-エピタキシャル領域ＰＥ１、ｐ型埋め込み領域ＰＢＬおよびｐ型リサーフ領域ＰＲＳが省略されていてもよい。この場合、図３５および図３６に示すようにｐ+基板領域ＰＳＢ上にｎ型埋め込み領域ＮＢＬとｐ-エピタキシャル領域ＰＥ２とが順に形成されることになる。この構成においては、溝ＴＲがＳＴＩ構造、ｎ型オフセット領域ＯＦ、ｐ-エピタキシャル領域ＰＥ２およびｎ型埋め込み領域ＮＢＬを貫通してｐ+基板領域ＰＳＢに達している。溝ＴＲ内の導電層ＢＣの底面はｐ+基板領域ＰＳＢに接している。
なお図３５および図３６に示す構成のうち上記以外の構成は、図２９および図３０に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
この構成においても図２９および図３０に示す構成と同様の効果を得ることができる。
また図３７および図３８に示すように溝ＴＲがｐ+基板領域ＰＳＢに達した構成において、導電層ＢＣの底面に周囲絶縁層ＢＩが形成されており、導電層ＢＣの底面がｐ+基板領域ＰＳＢに接していなくてもよい。この構成においては、ｐ+基板領域ＰＳＢの電位を導電層ＢＣで固定することはできない。しかしトレンチリサーフ構造の溝ＴＲ内に導電層ＢＣが形成されているため、実施の形態１と同様、オン抵抗の低減と耐圧の向上との両立を高いレベルで実現することができる。
また上記の図２９および図３０に示す構成においては溝ＴＲ内の導電層ＢＣの底面がｐ+基板領域ＰＳＢに接する構成について示したが、図５８および図５９に示すように溝ＴＲ内の導電層ＢＣの底面はｐ-エピタキシャル領域ＰＥ１に接していてもよい。これにより図２９および図３０に示す構成よりも溝ＴＲの深さが浅くなるためコスト面において有利となる。また図５８および図５９の構成は、図３１に示す溝ＴＲの形成時に溝ＴＲと深い溝ＤＴＲとをｐ-エピタキシャル領域ＰＥ１に達するように浅く形成することにより製造可能である。
（実施の形態５）
図３９および図４０を参照して、本実施の形態の構成は、図９および図１０に示す構成と比較して、溝ＴＲ内であって導電層ＢＣのドレイン側に埋め込み絶縁層ＩＢＩが埋め込まれた点において異なっている。この構成においては、図４０に示すように、半導体基板ＳＵＢの主表面において、導電層ＢＣのｎ+ドレイン領域ＤＲ側の端部と溝ＴＲのｎ+ドレイン領域ＤＲ側の端部との間の距離Ｌ１は、導電層ＢＣのｎ+ソース領域ＳＲ側の端部と溝ＴＲのｎ+ソース領域ＳＲ側の端部との間の距離Ｌ２よりも大きくなっている。
この埋め込み絶縁層ＩＢＩは、たとえばシリコン酸化膜、シリコン窒化膜などよりなっている。埋め込み絶縁層ＩＢＩは、周囲絶縁層ＢＩと同じ材質の絶縁層であってもよく、異なる材質の絶縁層であってもよい。
なお本実施の形態の構成のうち上記以外の構成は、図９および図１０に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
本実施の形態における半導体装置によれば、トレンチリサーフ構造の溝ＴＲ内に導電層ＢＣが形成されているため、実施の形態１と同様、オン抵抗の低減と耐圧の向上との両立を高いレベルで実現することができる。
またリサーフトレンチ構造の導電層ＢＣはソース電位に固定されている。このため、この導電層ＢＣがｎ+ドレイン領域ＤＲに近づくと、導電層ＢＣとｎ+ドレイン領域ＤＲとの短い距離の間でドレイン印加電圧分の電位差が発生する。これにより、溝ＴＲのエッジ部などで電界集中が発生して耐圧の低下、素子信頼性の悪化などの悪影響が発生するおそれがある。
本実施の形態においては、溝ＴＲ内であって導電層ＢＣのドレイン側に埋め込み絶縁層ＩＢＩが埋め込まれている。これによって、導電層ＢＣのｎ+ドレイン領域ＤＲ側の端部と溝ＴＲのｎ+ドレイン領域ＤＲ側の端部との間の距離Ｌ１が大きく確保されている。このため、導電層ＢＣとｎ+ドレイン領域ＤＲとが近づくことによる電界集中を抑制でき、耐圧の低下を防ぐことができる。
（実施の形態６）
図４１および図４２を参照して、本実施の形態の構成は、図９および図１０に示す構成と比較して、導電層ＢＣがドープドポリシリコンよりなっている点において主に異なっている。
このドープドポリシリコンよりなる導電層ＢＣは、層間絶縁層ＩＩ２に設けられた穴ＩＨ内に充填されている。層間絶縁層ＩＩ２および導電層ＢＣの上には層間絶縁層ＩＩ３が形成されている。ｎ+ドレイン領域ＤＲ上のシリサイド層ＳＣに達するコンタクトホールＣＨおよびｎ+ソース領域ＳＲ上のシリサイド層ＳＣに達するコンタクトホールＣＨの各々は、層間絶縁層ＩＩ１〜ＩＩ３およびライナー絶縁層ＬＦを貫通している。これらのコンタクトホールＣＨ内には、導電層ＣＬが形成されている。
層間絶縁層ＩＩ３には、層間絶縁層ＩＩ３を貫通して導電層ＢＣに達するスルーホールＴＨが形成されている。このスルーホールＴＨ内には導電層ＢＣと接するように埋め込み導電層ＰＬが形成されている。
層間絶縁層ＩＩ３の上面上には、配線層ＩＬが形成されている。この配線層ＩＬは、ｎ+ソース領域ＳＲに電気的に接続された導電層ＣＬと導電層ＢＣに電気的に接続された埋め込み導電層ＰＬとを互いに電気的に接続している。
配線層ＩＬ、導電層ＣＬおよび埋め込み導電層ＰＬの各々はたとえば金属よりなっており、たとえばタングステン、銅、アルミニウムなどよりなっている。
なお本実施の形態の構成のうち上記以外の構成は、図９および図１０に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
次に、本実施の形態の半導体装置の製造方法について図４３〜図４６を用いて説明する。
本実施の形態の半導体装置の製造方法は、まず図１１〜図１９と同様の工程を経る。この後、図４３を参照して、通常の写真製版技術およびエッチング技術を用いて、層間絶縁層ＩＩ２に穴ＩＨが形成される。この穴ＩＨは、溝ＴＲの側壁上および底壁上の層間絶縁層ＩＩ２を残しつつ、層間絶縁層ＩＩ２の上面から溝ＴＲ内に達するように形成される。
図４４を参照して、たとえばＣＶＤ法を用いて、穴ＩＨを埋め込むように層間絶縁層ＩＩ２の上面に、たとえばドープドポリシリコンよりなる導電層ＢＣが形成される。
図４５を参照して、エッチバックまたはＣＭＰにより、穴ＩＨ内の導電層ＢＣを残しながら層間絶縁層ＩＩ２の上面の導電層が除去される。これにより、穴ＩＨ内を埋め込む導電層ＢＣが形成される。
図４６を参照して、層間絶縁層ＩＩ２および導電層ＢＣ上に層間絶縁層ＩＩ３が形成される。通常の写真製版技術およびエッチング技術を用いて、層間絶縁層ＩＩ３にコンタクトホールＣＨおよびスルーホールＴＨが形成される。コンタクトホールＣＨは、ｎ+ソース領域ＳＲ上およびｐ+コンタクト領域ＣＲ上のシリサイド層ＳＣと、ｎ+ドレイン領域ＤＲ上のシリサイド層ＳＣとの各々に達するように形成される。スルーホールＴＨは、導電層ＢＣに達するように形成される。
図４１を参照して、コンタクトホールＣＨおよびスルーホールＴＨをそれぞれ埋め込むように導電層ＣＬおよび埋め込み導電層ＰＬが形成される。この後、配線層ＩＬが層間絶縁層ＩＩ３の上面上に形成されて、本実施の形態の半導体装置が製造される。
本実施の形態における半導体装置によれば、トレンチリサーフ構造の溝ＴＲ内に導電層ＢＣが形成されているため、実施の形態１と同様、オン抵抗の低減と耐圧の向上との両立を高いレベルで実現することができる。
また導電層ＢＣがドープドポリシリコンよりなっているため、導電層ＢＣに金属層を用いる場合よりも製造プロセスの設定が容易となる。
また図９および図１０に示すように溝部を構成する複数の溝ＴＲの各々が半導体基板ＳＵＢの主表面から深く形成された方が、上記のリサーフ効果が大きくなる。しかし、図４７および図４８に示すように溝ＴＲがｎ型オフセット領域ＯＦより浅く、溝ＴＲの底壁がｎ型オフセット領域ＯＦ内に位置していても、上記のリサーフ効果を得ることができる。
なお図４７および図４８に示す構成のうち上記以外の構成は、図４１および図４２に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
図４７および図４８に示す構成は、図４９に示すように溝ＴＲを形成するためのエッチングを溝ＴＲがｎ型オフセット領域ＯＦよりも深くならないように制御することにより製造することができる。これ以外の製造工程は図４１および図４２に示す構成の製造方法と同様であるため、その説明を繰り返さない。
図４７および図４８に示す構成においても、図４１および図４２に示す構成と同様、オン抵抗の低減と耐圧の向上との両立を高いレベルで実現することができ、かつ製造プロセスの設定が容易となる。
（実施の形態７）
図５０および図５１を参照して、本実施の形態の構成は、図４１および図４２に示す構成と比較して導電層ＢＣの底面がｐ型リサーフ領域ＰＲＳに接している点において異なっている。周囲絶縁層ＢＩは、導電層ＢＣの側面を覆っているが、導電層ＢＣの底面を覆っていない。このため導電層ＢＣの底面はｐ型リサーフ領域ＰＲＳに接しており、導電層ＢＣはｐ型リサーフ領域ＰＲＳと電気的に接続されている。導電層ＢＣはｎ+ソース領域ＳＲと電気的に接続されているため、ｐ型リサーフ領域ＰＲＳもｎ+ソース領域ＳＲと電気的に接続されておりソース電位を有している。
なお本実施の形態の構成のうち上記以外の構成は、図４１および図４２に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
図５０および図５１に示す構成は、図５２に示すように穴ＩＨを形成するためのエッチングを穴ＩＨが溝ＴＲの底部において層間絶縁層ＩＩ２を貫通してｐ型リサーフ領域ＰＲＳに達するように制御することにより製造することができる。これ以外の製造工程は図４１および図４２に示す構成の製造方法と同様であるため、その説明を繰り返さない。
本実施の形態における半導体装置によれば、図５０および図５１に示すに示すようにトレンチリサーフ構造の溝ＴＲ内に導電層ＢＣが形成されている。このため、実施の形態１と同様、オン抵抗の低減と耐圧の向上との両立を高いレベルで実現することができる。
またｐ型リサーフ領域ＰＲＳが導電層ＢＣと電気的に接続されていることによりソース電位に固定されている。このため図２８に示すように、ｎ型オフセット領域ＯＦが空乏化した際にその空乏層内を通る等電位線同士の間隔が均一化される。これによりｎ型オフセット領域ＯＦとｐ型ボディ領域ＢＲとの接合部付近での電界集中が緩和されて、オン抵抗の低減と耐圧の向上との両立をさらに高いレベルで実現することが可能となる。
また導電層ＢＣがドープドポリシリコンよりなっている。このため、導電層ＢＣが金属よりなっている場合と比較して、シリコンを含む材質（たとえばシリコン）よりなる半導体基板ＳＵＢと導電層ＢＣとを低抵抗で接続することが容易となる。
（実施の形態８）
図５３および図５４を参照して、本実施の形態の構成は、図４１および図４２に示す構成と比較して溝ＴＲが素子分離用の不純物領域であるｎ型埋め込み領域ＮＢＬおよびｐ型埋め込み領域ＰＢＬを貫通して、ｎ型埋め込み領域ＮＢＬの下側に位置するｐ+基板領域ＰＳＢまたはｐ-エピタキシャル領域ＰＥ１に接続されている。
特にｐ-エピタキシャル領域ＰＥ２中に形成された横型ＭＯＳトランジスタＴＲＡにおいては、ｎ型埋め込み領域ＮＢＬが実質的には横型ＭＯＳトランジスタＴＲＡを他の素子から電気的に分離する役割をなしている。
導電層ＢＣの底面は、溝ＴＲの底部においてｐ+基板領域ＰＳＢまたはｐ-エピタキシャル領域ＰＥ１に接している。周囲絶縁層ＢＩは、導電層ＢＣの側面を覆っているが、導電層ＢＣの底面を覆っていない。このため導電層ＢＣの底面はｐ+基板領域ＰＳＢまたはｐ-エピタキシャル領域ＰＥ１に接しており、導電層ＢＣはｐ+基板領域ＰＳＢまたはｐ-エピタキシャル領域ＰＥ１と電気的に接続されている。導電層ＢＣはｎ+ソース領域ＳＲと電気的に接続されているため、ｐ+基板領域ＰＳＢまたはｐ-エピタキシャル領域ＰＥ１もｎ+ソース領域ＳＲと電気的に接続されておりソース電位を有している。
また平面視において横型ＭＯＳトランジスタＴＲＡの周囲を取り囲むように半導体基板ＳＵＢには深い溝ＤＴＲが形成されている。この深い溝ＤＴＲは、ｎ型埋め込み領域ＮＢＬおよびｐ型埋め込み領域ＰＢＬを貫通して、ｎ型埋め込み領域ＮＢＬの下側に位置するｐ+基板領域ＰＳＢまたはｐ-エピタキシャル領域ＰＥ１に達している。この深い溝ＤＴＲは層間絶縁層ＩＩ２により充填されている。横型ＭＯＳトランジスタＴＲＡは、横型ＭＯＳトランジスタＴＲＡの側方を層間絶縁層ＩＩ２で充填された深い溝ＤＴＲによって取り囲まれ、かつ横型ＭＯＳトランジスタＴＲＡの下方をｎ型埋め込み領域ＮＢＬで覆われることにより、他の素子から電気的に分離されている。
なお本実施の形態の構成のうち上記以外の構成は、図４１および図４２に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
本実施の形態における半導体装置によれば、トレンチリサーフ構造の溝ＴＲ内に導電層ＢＣが形成されているため、実施の形態１と同様、オン抵抗の低減と耐圧の向上との両立を高いレベルで実現することができる。
また導電層ＢＣがｐ+基板領域ＰＳＢまたはｐ-エピタキシャル領域ＰＥ１に接しているため、ｐ+基板領域ＰＳＢまたはｐ-エピタキシャル領域ＰＥ１をソース電位に固定することも可能となる。
また導電層ＢＣがドープドポリシリコンよりなっている。このため、導電層ＢＣが金属よりなっている場合と比較して、シリコンを含む材質（たとえばシリコン）よりなる半導体基板ＳＵＢと導電層ＢＣとを低抵抗で接続することが容易となる。
また上記の図５３および図５４に示す構成においては溝ＴＲ内の導電層ＢＣの底面がｐ+基板領域ＰＳＢに接する構成について示したが、図６０および図６１に示すように溝ＴＲ内の導電層ＢＣの底面はｐ-エピタキシャル領域ＰＥ１に接していてもよい。これにより図５３および図５４に示す構成よりも溝ＴＲの深さが浅くなるためコスト面において有利となる。また図６０および図６１の構成は、溝ＴＲの形成時に溝ＴＲと深い溝ＤＴＲとをｐ-エピタキシャル領域ＰＥ１に達するように浅く形成することにより製造可能である。
（実施の形態９）
図５５および図５６を参照して、本実施の形態の構成は、図９および図１０に示す構成と比較して、溝ＴＲの周囲を取り囲むようにｎ型オフセット領域ＯＦとは逆導電型のｐ型周囲領域ＰＥＬが形成されている点において異なっている。
なお本実施の形態の構成のうち上記以外の構成は、図９および図１０に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
図５５および図５６に示す構成は、図５７に示すように穴ＩＨが形成された後に、たとえばｐ型不純物イオンを斜め回転注入してｐ型周囲領域ＰＥＬを形成することにより製造することができる。これ以外の製造工程は図９および図１０に示す構成の製造方法と同様であるため、その説明を繰り返さない。
本実施の形態における半導体装置によれば、トレンチリサーフ構造の溝ＴＲ内に導電層ＢＣが形成されているため、実施の形態１と同様、オン抵抗の低減と耐圧の向上との両立を高いレベルで実現することができる。
また溝ＴＲの周囲にｎ型オフセット領域ＯＦとは逆導電型のｐ型周囲領域ＰＥＬが形成されている。このため、溝ＴＲ周囲において空乏化できなかったｎ型オフセット領域ＯＦの部分をｐ型周囲領域ＰＥＬの存在により空乏化することが可能となる。これにより空乏層を拡大できるため電界集中を緩和でき、リサーフ効果がさらに向上する。
上記の実施の形態においてはｐ型リサーフ領域ＰＲＳが横型ＭＯＳトランジスタＴＲＡの形成領域の下側全体に形成された構成について説明したが、ｐ型リサーフ領域ＰＲＳは横型ＭＯＳトランジスタＴＲＡの形成領域の下側全体に形成されていなくてもよい。たとえばｐ型リサーフ領域ＰＲＳは横型ＭＯＳトランジスタＴＲＡのｎ+ドレイン領域ＤＲの真下部分を省略されてもよい。このようにｎ+ドレイン領域ＤＲの真下に位置するｐ型リサーフ領域ＰＲＳが省略された場合、ｐ型リサーフ領域ＰＲＳにより得られるリサーフ効果を小さくなるものの、耐圧の向上を期待することができる。
上記の実施の形態においては横型ＭＯＳトランジスタＴＲＡについて説明したが、ゲート絶縁層ＧＩはシリコン酸化膜に限定されず、他の絶縁層であってもよい。このため、横型ＭＯＳトランジスタＴＲＡは、横型ＭＩＳ（Metal insulator Semiconductor）トランジスタであってもよい。
また上記の実施の形態においてはｎ型チャネルＭＯＳトランジスタについて説明したが、上記実施の形態の構成はｐ型チャネルＭＯＳトランジスタにも同様に適用することができる。
また上記の実施の形態においてはシリサイド層ＳＣが形成された構成について説明したが、上記の実施の形態においてはシリサイド層ＳＣが無くてもよい。この場合、たとえば図９を参照して、コンタクトホールＣＨ内を埋め込む導電層ＣＬはｎ+ソース領域ＳＲおよびｐ+コンタクト領域ＣＲの双方に直接接続され、また他のコンタクトホールＣＨ内を埋め込む導電層ＣＬはｎ+ドレイン領域ＤＲに直接接続されている。
また上記の実施の形態の各々は適宜組み合わせられてもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＣ，ＣＬ，ＰＬ 導電層、ＢＩ 周囲絶縁層、ＢＲ ｐ型ボディ領域、ＣＨ コンタクトホール、ＣＲ ｐ+コンタクト領域、ＤＲ ｎ+ドレイン領域、ＤＴＲ，ＳＴＲ，ＴＲ 溝、ＧＥ ゲート電極、ＧＩ ゲート絶縁層、ＧＰ 空洞、ＩＢＩ，ＳＴＳ 絶縁層、ＩＨ 穴、ＩＩ１，ＩＩ２，ＩＩ３ 層間絶縁層、ＩＬ 配線層、ＬＦ ライナー絶縁層、ＮＢＬ ｎ型埋め込み領域、ＰＢＬ ｐ型埋め込み領域、ＯＦ ｎ型オフセット領域、ＰＥ１，ＰＥ２ ｐ-エピタキシャル領域、ＰＥＬ ｐ型周囲領域、ＰＲ１ フォトレジスト、ＰＲＳ ｐ型リサーフ領域、ＰＳＢ ｐ+基板領域、ＳＣ シリサイド層、ＳＲ ｎ+ソース領域、ＳＵＢ 半導体基板、ＳＷ 側壁絶縁層、ＴＨ スルーホール、ＴＲＡ トランジスタ、ＴＲＳ トレンチリサーフ構造。

Claims (9)

  1. 主表面を有する半導体基板と、
    前記半導体基板の前記主表面に形成されたソース領域と、
    前記ソース領域と離れて前記主表面に形成されたドレイン領域と、
    前記ドレイン領域と前記ソース領域との間に位置し、前記ソース領域と離れて前記主表面に形成されたオフセット領域と、
    前記ソース領域と前記オフセット領域とに挟まれる領域に対向するように前記主表面上に形成されたゲート電極と、
    前記主表面において前記ドレイン領域から前記ソース領域に向かう方向に延びるように前記オフセット領域に形成された溝部と、
    前記溝部内に形成され、かつ前記主表面において前記ドレイン領域から前記ソース領域に向かう方向に延びる導電層と、
    前記溝部内において、前記導電層の周囲に形成された周囲絶縁層と、
    前記オフセット領域の下側に接するように形成された、前記オフセット領域とは逆導電型のリサーフ領域とを備え、
    前記周囲絶縁層は前記導電層の側面を覆い、前記導電層の底面は前記半導体基板に接しており、
    前記リサーフ領域は前記導電層の前記底面と接続されている、半導体装置。
  2. 前記溝部内であって、前記導電層の前記ドレイン領域側に埋め込まれた埋め込み絶縁層をさらに備えた、請求項１に記載の半導体装置。
  3. 前記主表面において、前記導電層の前記ドレイン領域側の端部と前記溝部の前記ドレイン領域側の端部との間の距離は、前記導電層の前記ソース領域側の端部と前記溝部の前記ソース領域側の端部との間の距離よりも大きい、請求項１に記載の半導体装置。
  4. 前記溝部の底壁は前記オフセット領域内に位置している、請求項１に記載の半導体装置。
  5. 前記導電層は固定電位が印加されるよう構成されている、請求項１に記載の半導体装置。
  6. 前記導電層は前記ソース領域と電気的に接続されている、請求項１に記載の半導体装置。
  7. 前記導電層は、不純物が導入された多結晶シリコンよりなっている、請求項１に記載の半導体装置。
  8. 前記溝部は複数の溝を有し、
    前記複数の溝は、前記主表面において互いに離れて並走している、請求項１に記載の半導体装置。
  9. 半導体基板の主表面に位置するソース領域と、前記ソース領域と離れて前記主表面に位置するドレイン領域と、前記ドレイン領域と前記ソース領域との間に位置し、前記ソース領域と離れて前記主表面に位置するオフセット領域と、前記オフセット領域の下側に接する前記オフセット領域とは逆導電型のリサーフ領域と、前記ソース領域と前記オフセット領域とに挟まれる領域に対向するように前記主表面上に位置するゲート電極とを有する絶縁ゲート型電界効果トランジスタを前記半導体基板に形成する工程と、
    前記主表面において前記ドレイン領域から前記ソース領域に向かう方向に延びるように前記オフセット領域に溝部を形成する工程と、
    前記絶縁ゲート型電界効果トランジスタを覆うように、かつ前記溝部内を埋め込むように前記主表面上と前記溝部の側壁上および底壁上とに絶縁層を形成する工程と、
    前記溝部の前記側壁上の前記絶縁層を残しつつ、前記絶縁層の上面から前記溝部の前記底壁において前記リサーフ領域に達するように前記絶縁層に孔部を形成する工程と、
    前記孔部内に導電層を前記溝部の前記底壁において前記リサーフ領域に接するように埋め込む工程とを備えた、半導体装置の製造方法。
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