JP2018014395A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ＳＴＩ構造の素子分離領域を有するＬＤＭＯＳにおいて、素子分離領域の底面の端部近傍の半導体基板内で生じた電子がゲート電極に注入されることに起因して絶縁破壊が生じることを防ぐ。【解決手段】ソース・ドレイン領域間の半導体基板ＳＢの主面に埋め込まれた素子分離領域ＥＩと隣接するオフセット領域ＰＯＦの上面の直上において、ゲート電極ＧＥを構成するシリコン膜ＳＧを貫通する溝Ｄ１を形成し、シリコン膜ＳＧと、溝Ｄ１内を埋め込む金属膜ＭＧとによりゲート電極ＧＥを構成する。【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関し、例えば、ソース・ドレイン間の基板表面の溝内に厚い絶縁膜を有する電界効果トランジスタを備えた半導体装置に好適に利用できるものである。
ＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ、ＬＤＭＩＳＦＥＴ、以下、単に「ＬＤＭＯＳ」という）には、ＲＥＳＵＲＦ（REduced SURface Field）型ＭＯＳトランジスタが一般的な構造として採用されている。この構造に対し、半導体基板の表面に厚い酸化膜を形成し、その酸化膜上にゲート電極のドレイン側エッジを配置させることにより、ゲート電極のドレイン側エッジ下の電界強度を緩和する構造が検討されている。
例えば、特許文献１（特開２０１４−１０７３０２号公報）には、ＳＴＩ（Shallow Trench Isolation）構造を有する素子分離領域上にＬＤＭＯＳのゲート電極の一部を配置する場合において、当該素子分離領域とソース領域との間の半導体基板上に、当該ゲート電極を貫通する開口部を形成することが記載されている。
特開２０１４−１０７３０２号公報
ＬＤＭＯＳのチャネル領域とドレイン領域との間に、ＳＴＩ構造を有する素子分離領域が設けられている場合、チャネル領域側の素子分離領域の底面の角部近傍の半導体基板内において電界が高くなる場合がある。この場合、当該高電界領域にて発生した電子が電界により加速されてゲート電極内に注入され、これに起因してゲート絶縁膜が破壊される問題が生じる。
これに対し、電子がゲート電極に注入されることを防ぐことを目的として、特許文献１に記載されているように、ゲート電極の一部を除去して開口部を形成することが考えられる。しかし、この構造においても電子は電気力線に従って移動し、ゲート電極に注入されるため、絶縁破壊が起こり得る。したがって、より効果的に絶縁破壊を防ぐことが可能な構造が求められる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、基板の上面のソース領域およびドレイン領域間にＳＴＩ構造の素子分離領域を有するｐ型ＬＤＭＯＳにおいて、ゲート電極が、基板上のシリコン膜と、当該シリコン膜を貫通する溝内の金属膜とにより構成されているものである。
他の実施の形態である半導体装置の製造方法は、基板の上面に、ソース領域およびドレイン領域と、ソース領域およびドレイン領域間の素子分離領域とを形成し、素子分離領域上および基板の主面上に跨がるシリコン膜を形成した後、当該シリコン膜を貫通する溝内に金属膜を埋込み、シリコン膜および金属膜からなるゲート電極を形成するものである。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
本発明の実施の形態１である半導体装置の平面図である。 図１のＡ−Ａ線における断面図である。 本発明の実施の形態１である半導体装置の製造工程中の断面図である。 図３に続く半導体装置の製造工程中の断面図である。 図４に続く半導体装置の製造工程中の断面図である。 図５に続く半導体装置の製造工程中の断面図である。 図６に続く半導体装置の製造工程中の断面図である。 図７に続く半導体装置の製造工程中の断面図である。 図８に続く半導体装置の製造工程中の断面図である。 本発明の実施の形態１の変形例１である半導体装置の平面図である。 本発明の実施の形態１の変形例２である半導体装置の断面図である。 本発明の実施の形態１の変形例３である半導体装置の断面図である。 本発明の実施の形態２である半導体装置の製造工程中の断面図である。 図１３に続く半導体装置の製造工程中の断面図である。 図１４に続く半導体装置の製造工程中の断面図である。 本発明の実施の形態３である半導体装置の製造工程中の断面図である。 図１６に続く半導体装置の製造工程中の断面図である。 比較例である半導体装置の断面図である。 比較例である半導体装置の断面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図であってもハッチングを付す場合がある。
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ」、「ｎ＋」の順に不純物濃度が高くなる。また、本願では、ＳＯＩ（Silicon On Insulator）構造を有する基板を半導体基板と呼ぶ場合がある。
（実施の形態１）
＜半導体装置の構造＞
以下に、図１および図２を用いて、本実施の形態１の半導体装置の構造について説明する。図１は、本実施の形態の半導体装置を示す平面図である。図２は、本実施の形態の半導体装置を示す断面図であり、図１のＡ−Ａ線における断面図である。本実施の形態の半導体装置は、ｐチャネル型のＬＤＭＯＳトランジスタを有する半導体装置である。なお、ＬＤＭＯＳトランジスタ（電界効果トランジスタ）は、横型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と呼ばれることもある。当該ＬＤＭＯＳは、例えば１５〜８００Ｖで駆動する高耐圧ＭＯＳＦＥＴである。
本実施の形態の半導体素子は、図２に示すように、支持基板ＳＳＢと、支持基板ＳＳＢ上の埋込み酸化膜ＢＸと、埋込み酸化膜ＢＸ上の半導体層ＳＬとを含むＳＯＩ基板である半導体基板ＳＢ上に形成されている。本実施の形態のＬＤＭＯＳは、半導体装置を半導体よりなる基板（半導体基板）上に直接形成してもよい。支持基板ＳＳＢおよび半導体層ＳＬは、例えばシリコンからなり、埋込み酸化膜ＢＸは、例えば酸化シリコン膜からなる絶縁膜、つまり、ＢＯＸ（Buried Oxide）膜である。半導体層ＳＬの膜厚は、例えば１０μｍ以下である。
図１では、コンタクトプラグ、層間絶縁膜、サイドウォールおよび配線などの図示を省略している。また、ソース領域ＳＲの近傍の素子分離領域（分離酸化膜、埋込み絶縁膜）ＥＩおよびＤＴＩ（Deep Trench Isolation）構造ＤＴＩ、ウェルＨＮＷおよびウェルＮＷ（図２参照）の図示を省略している。図１に示す構造は、ＬＤＭＯＳの１つのユニットの１／４を示すものであり、図１に示す構造の下側および左側に、同様の構造が線対称で形成されている。また、図１では、ゲート電極ＧＥに覆われた箇所の素子分離領域ＥＩおよびオフセット領域ＰＯＦのそれぞれの輪郭を破線で示している。
図１および図２には、半導体基板ＳＢ上に形成されたＬＤＭＯＳを示している。図１および図２に示すように、本実施の形態の半導体装置は半導体基板ＳＢを有し、半導体基板ＳＢの上面、つまりＳＯＩ基板の一部である半導体層ＳＬの上面には、ｐ型の不純物（例えばＢ（ホウ素））が導入されたｐ＋型半導体領域であるドレイン領域ＤＲと、ｐ型の不純物が導入されたｐ＋型半導体領域であるソース領域ＳＲが形成されている。ソース領域ＳＲおよびドレイン領域との間の半導体基板ＳＢの上面には、ドレイン領域ＤＲに近い領域に溝が形成されており、当該溝内に素子分離領域ＥＩが形成されている。
また、ソース領域ＳＲと隣り合う領域の半導体基板ＳＢの主面には、ｎ型の不純物（例えばＰ（リン）またはヒ素（Ａｓ））が導入されたｎ＋型半導体領域であるバックゲート電極ＢＧが形成されている。
素子分離領域ＥＩは、ＳＴＩ構造を有し、例えば酸化シリコン膜からなる。素子分離領域ＥＩの断面は、上面の幅よりも下面の幅の方が小さい台形形状を有している。素子分離領域ＥＩは、平面視においてドレイン領域ＤＲを囲むように形成されており、図２に示すように、ソース領域ＳＲおよびバックゲート電極ＢＧの近傍にも他の素子分離領域ＥＩが形成されている。なお、本願でいう幅とは、半導体基板ＳＢの主面に沿う方向における所定の長さを指す。
素子分離領域ＥＩは、半導体基板ＳＢの主面を酸化することで形成するＬＯＣＯＳ（Local Oxidation of Silicon）構造により構成することが考えられるが、本実施の形態では、ＬＯＣＯＳ構造ではなくＳＴＩ構造の素子分離領域ＥＩを形成している。ＳＴＩ構造の素子分離領域ＥＩは、ＬＯＣＯＳ構造の素子分離領域に比べて深く形成される。また、ＳＴＩ構造の素子分離領域ＥＩの側面は、ＬＯＣＯＳ構造の素子分離領域の側面に比べ、半導体基板ＳＢの主面に対して垂直な方向に近い傾斜角を有している。このため、素子分離領域ＥＩの側壁と底面との境界部分である角部は、直角に近い角度を有している。
半導体基板ＳＢの主面には、ｎ型の不純物が導入されたｎ−型半導体領域であるｎウェルＨＮＷが形成されている。また、半導体基板ＳＢの主面には、ｐ型の不純物が導入されたｐ−型半導体領域であるオフセット領域ＰＯＦが形成されている。オフセット領域ＰＯＦは、ｎウェルＨＮＷよりも形成深さが浅く、素子分離領域ＥＩよりも形成深さが深い領域であり、素子分離領域ＥＩの底面および側壁を覆うように、半導体基板ＳＢの主面に形成されている。また、オフセット領域ＰＯＦが形成された領域の半導体基板ＳＢの主面であって、ドレイン領域ＤＲ側の当該主面には、ｐ型の不純物が導入されたｐ型半導体領域であるｐウェルＰＷが形成されている。ｐウェルＰＷは、オフセット領域ＰＯＦよりも形成深さが浅い。なお、本願でいう深さとは、半導体基板ＳＢの主面に対して垂直な方向において、当該主面から下方向に向かう長さを指す。
ｐウェルＰＷが形成された領域の半導体基板ＳＢの主面にはドレイン領域ＤＲが形成されている。オフセット領域ＰＯＦは、ｐウェルＰＷを介してドレイン領域ＤＲに電気的に接続されている。ドレイン領域ＤＲ近傍にはオフセット領域ＰＯＦおよびｐウェルＰＷが形成されているが、ソース領域ＳＲ近傍には、オフセット領域ＰＯＦおよびｐウェルＰＷは形成されていない。すなわち、ソース領域ＳＲおよびドレイン領域ＤＲの間の素子分離領域ＥＩとソース領域ＳＲとの間には、ｐウェルＰＷは形成されていない。
オフセット領域ＰＯＦのｐ型不純物濃度はｐウェルＰＷのｐ型不純物濃度よりも低く、ｐウェルＰＷのｐ型不純物濃度は、ドレイン領域ＤＲおよびソース領域ＳＲのそれぞれのｐ型不純物濃度よりも低い。オフセット領域ＰＯＦは、ドレイン領域ＤＲに電位が供給された際に、横方向の電位を緩和するためにもうけられたＬＤＤ（Lightly Doped Drain）層に相当する半導体領域である。
図１に示すように、オフセット領域ＰＯＦは、ドレイン領域ＤＲおよび素子分離領域ＥＩを囲む領域において、素子分離領域ＥＩから露出する半導体基板ＳＢの主面に形成されている。
また、図２に示すｎウェルＨＮＷが形成された領域の半導体基板ＳＢの主面であって、オフセット領域ＰＯＦから離間した位置には、ｎ型の不純物が導入されたｎ型半導体領域であるｎウェルＮＷが形成されている。ｎウェルＮＷは、ｎウェルＨＮＷに比べてｎ型不純物濃度が高く、形成深さが浅い領域である。ｎウェルＮＷが形成された領域の半導体基板ＳＢの主面には、ソース領域ＳＲおよびバックゲート電極ＢＧが並んで配置されている。すなわち、ソース領域ＳＲ近傍にはｎウェルＮＷが形成されているが、ドレイン領域ＤＲ近傍にはｎウェルＮＷが形成されていない。バックゲート電極ＢＧは、ｎウェルＮＷの電位を制御するために設けられた電極である。
素子分離領域ＥＩとソース領域ＳＲとの間の半導体基板ＳＢの主面上には、ゲート絶縁膜ＧＦを介してゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＦは、例えば酸化シリコン膜からなり、その厚さは例えば１０〜１５ｎｍである。ゲート電極ＧＥは、平面視においてソース領域ＳＲおよびドレイン領域ＤＲのそれぞれに挟まれるように形成されており、その一部が素子分離領域ＥＩの直上に乗り上げている。
つまり、ソース領域ＳＲおよびドレイン領域ＤＲの相互間の素子分離領域ＥＩと、当該素子分離領域ＥＩよりもソース領域ＳＲ側の領域において素子分離領域ＥＩから露出する半導体基板ＳＢの主面とのそれぞれの上に跨がるようにゲート電極ＧＥが形成されている。このように、ドレイン領域ＤＲ側の素子分離領域ＥＩ上にゲート電極ＧＥの一部を延在させることで、当該素子分離領域ＥＩの下において、電界を緩和することができるフィールドプレート効果を得ることができる。ゲート電極ＧＥ、ソース領域ＳＲおよびドレイン領域ＤＲは、ｐチャネル型高耐圧ＭＯＳＦＥＴであるＬＤＭＯＳを構成している。
ゲート絶縁膜ＧＦは、素子分離領域ＥＩから露出する半導体基板ＳＢの主面上に形成され、上記素子分離領域ＥＩの上面を殆ど覆っていないが、素子分離領域ＥＩの上面とゲート電極ＧＥとの間にゲート絶縁膜ＧＦが形成されていてもよい。
ここで、本実施の形態の特徴として、ゲート電極ＧＥは、ポリシリコン膜からなるシリコン膜ＳＧと、金属膜ＭＧとにより構成されている。金属膜の材料は、シリコンとの親和性が高い材質であればよく、ポリシリコンと接触させることを前提に実績のある材料が好ましい。よって、金属膜ＭＧには、例えばＴｉＮ（窒化チタン）、Ｗ（タングステン）、ＷＳｉ（タングステンシリサイド）またはＡｌ（アルミニウム）などのいずれかの膜を用いることができる。この材料は、例えば金属膜ＭＧに要求される温度耐性などに応じて適宜変更することができる。
金属膜ＭＧは、不純物が導入されないように形成された純粋な金属材料からなる。本実施の形態では、シリコン膜ＳＧには、シリコン膜ＳＧを貫通する溝（開口部）Ｄ１が開口されており、当該溝Ｄ１内に金属膜ＭＧの一部が完全に埋め込まれている。また、金属膜ＭＧの他の一部は、シリコン膜ＳＧの上面を覆うように、溝Ｄ１よりも大きい幅で形成されている。ゲート長方向における溝Ｄ１の幅は、例えば０．２〜０．５μｍである。
図１に示すように、シリコン膜ＳＧ、金属膜ＭＧおよび溝Ｄ１は、ゲート長方向に直交するゲート幅方向に延在している。図１では、図を分かり易くするため、シリコン膜ＳＧにハッチングを付し、また、金属膜ＭＧの一部を、他のレイアウトに比べて下方向に延ばして示している。溝Ｄ１を挟むシリコン膜ＳＧのそれぞれは、ゲート幅方向における端部で接続されて一体となっている。つまり、ゲート幅方向における端部、すなわち図１に示すレイアウトの上部には、電界緩和のためのターミネーション領域が設けられている。ターミネーション領域には、平面視における素子分離領域ＥＩの角部が存在している。なお、本願では、ゲート電極ＧＥの長手方向をゲート幅方向と呼び、短手方向をゲート長方向と呼ぶ。
金属膜ＭＧとシリコン膜ＳＧとは互いに接触しており、互いに電気的に接続されている。つまり、ゲート電極ＧＥに所定の電位が供給されたとき、金属膜ＭＧおよびシリコン膜ＳＧは同電位になる。
また、ソース領域ＳＲおよびバックゲート電極ＢＧのそれぞれは、ゲート幅方向において交互に並んで複数形成されている。また、平面視において、ソース領域ＳＲおよびドレイン領域ＤＲは、ゲート電極ＧＥを挟んで対向しており、ＬＤＭＯＳを駆動させた際には、電流経路はソース領域ＳＲおよびドレイン領域ＤＲの間の最短距離に形成される。上記ターミネーション領域は、ソース領域ＳＲおよびドレイン領域ＤＲの間の領域に対し、ゲート幅方向において外側に位置する領域である。
図２に示すように、シリコン膜ＳＧの側壁であって、溝Ｄ１の側壁とは異なる側壁は、サイドウォールＳＷにより覆われている。サイドウォールＳＷの幅は、例えば６０ｎｍ以上である。ドレイン領域ＤＲ側に位置するサイドウォールＳＷは、素子分離領域ＥＩの直上に設けられ、ソース領域ＳＲ側に位置するサイドウォールＳＷは、シリコン膜ＳＧと、ソース領域ＳＲとの間の半導体基板ＳＢの主面を覆うように配置されている。平面視において、ソース領域ＳＲ側のサイドウォールＳＷとソース領域ＳＲとは互いに隣接して形成されている。
半導体基板ＳＢ、素子分離領域ＥＩ、ゲート電極ＧＥおよびサイドウォールＳＷのそれぞれの上には、ゲート電極ＧＥよりも膜厚が大きい層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬの上面は平坦化されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜からなる。なお、図示していないが、当該酸化シリコン膜と、半導体基板ＳＢの主面との間に窒化シリコン膜からなるライナー膜が層間絶縁膜ＩＬの一部として形成されていてもよい。
ソース領域ＳＲおよびバックゲート電極ＢＧに隣接する素子分離領域ＥＩと、層間絶縁膜ＩＬと、当該素子分離領域ＥＩの直下の半導体層ＳＬとを貫通するように、絶縁膜からなるＤＴＩ構造ＤＴＩが形成されている。ＤＴＩ構造ＤＴＩは、例えば形成時の流動性が異なる複数の酸化シリコン膜を積層した積層膜からなり、層間絶縁膜ＩＬの上面から埋込み酸化膜ＢＸの上面に達する溝ＤＴ内に埋め込まれている。ＤＴＩ構造ＤＴＩは、例えば隣り合うＬＤＭＯＳ同士を分離する役割を有する。
また、ソース領域ＳＲ、ドレイン領域ＤＲおよびバックゲート電極ＢＧのそれぞれの上面には、層間絶縁膜ＩＬを貫通するコンタクトホール内に埋め込まれたコンタクトプラグＣＰが接続されている。コンタクトプラグＣＰは、例えば主にＷ（タングステン）膜からなる接続部である。図１および図２では示していないが、素子分離領域ＥＩ、ゲート電極ＧＥおよびサイドウォールＳＷから露出する半導体基板ＳＢの主面は、シリサイド層により覆われていてもよい。
つまり、コンタクトプラグＣＰは、シリサイド層を介して、ソース領域ＳＲ、ドレイン領域ＤＲおよびバックゲート電極ＢＧのそれぞれに接続されていてもよい。図示していない領域では、ゲート電極ＧＥの上面に接続されたコンタクトプラグＣＰが層間絶縁膜ＩＬを貫通して形成されている。シリサイド層は、例えばＣｏＳｉ（コバルトシリサイド）またはＮｉＳｉ（ニッケルシリサイド）からなる。
なお、図２では、ソース領域ＳＲおよびバックゲート電極ＢＧのそれぞれの直上に１つずつコンタクトプラグＣＰを形成する場合の構造を示しているが、１つのコンタクトプラグＣＰをソース領域ＳＲおよびバックゲート電極ＢＧの両方に接続してもよい。また、ソース領域ＳＲおよびバックゲート電極ＢＧのそれぞれを、半導体基板ＳＢの主面を覆うシリサイド層により電気的に接続し、いずれかの領域で当該シリサイド層に接続したコンタクトプラグＣＰを介してソース領域ＳＲおよびバックゲート電極ＢＧに電位を供給してもよい。
層間絶縁膜ＩＬ上およびコンタクトプラグＣＰ上には、例えばアルミニウム膜からなる配線Ｍ１が複数形成されている。配線Ｍ１は、コンタクトプラグＣＰの上面に接続されている。ＬＤＭＯＳの各電極には、各配線Ｍ１からコンタクトプラグＣＰを介して電位が供給される。
以下の半導体装置の構造の説明においていう素子分離領域ＥＩは、ソース領域ＳＲおよびドレイン領域ＤＲ間に位置する素子分離領域ＥＩを指すものであり、例えばＬＤＭＯＳ同士を分離する素子分離領域ＥＩを指すものではない。また、以下では、溝Ｄ１により隔てられた２つのシリコン膜ＳＧのうち、ソース領域ＳＲ側に位置するものをソース領域ＳＲ側のシリコン膜ＳＧと呼び、ドレイン領域ＤＲ側に位置するものをドレイン領域ＤＲ側のシリコン膜ＳＧと呼ぶ場合がある。
半導体基板ＳＢの主面では、ドレイン領域ＤＲからソース領域ＳＲに向かって、素子分離領域ＥＩ、オフセット領域ＰＯＦ、ｎウェルＨＮＷおよびｎウェルＮＷが順に形成されている。つまり、素子分離領域ＥＩに対し、ソース領域ＳＲ側に位置し、素子分離領域ＥＩと隣接する半導体基板ＳＢの主面には、オフセット領域ＰＯＦが形成されている。そして、当該主面のオフセット領域ＰＯＦとソース領域ＳＲとの間の半導体基板ＳＢの主面にはｎウェルＨＮＷが形成されており、当該主面のｎウェルＨＮＷとソース領域ＳＲとの間の半導体基板ＳＢの主面には、ｎウェルＮＷが形成されている。
すなわち、素子分離領域ＥＩとソース領域ＳＲとの間で素子分離領域ＥＩから露出する半導体基板ＳＢの主面において、オフセット領域ＰＯＦとソース領域ＳＲとの間のｎ型の半導体領域は、ｐチャネル型のＬＤＭＯＳが動作する際にチャネルが形成される領域（チャネル領域）である。
ここで、溝Ｄ１よりソース領域ＳＲ側に位置するシリコン膜ＳＧの一部は、半導体基板ＳＢの主面に形成されたオフセット領域ＰＯＦの直上に位置している。つまり、ソース領域ＳＲ側のシリコン膜ＳＧのドレイン領域ＤＲの端部は、素子分離領域ＥＩから露出するオフセット領域ＰＯＦの上面の直上に位置しており、平面視においてオフセット領域ＰＯＦと離間していない。
また、ドレイン領域ＤＲ側のシリコン膜ＳＧは、素子分離領域ＥＩよりもソース領域ＳＲ側において素子分離領域ＥＩから露出する半導体基板ＳＢの主面に対し、ドレイン領域ＤＲ側に位置している。このため、溝Ｄ１および溝Ｄ１内の金属膜ＭＧは、半導体基板ＳＢの主面において素子分離領域ＥＩから露出するオフセット領域ＰＯＦの直上に位置している。つまり、素子分離領域ＥＩの側壁を覆うオフセット領域ＰＯＦの上面と、溝Ｄ１内の金属膜ＭＧの底面とは、ゲート絶縁膜ＧＦを介して対向している。
＜半導体装置の効果＞
以下に、図１８および図１９に示す比較例の半導体装置を参照して、本実施の形態の半導体装置の構造の効果について説明する。図１８および図１９は、比較例である半導体装置を示す断面図である。なお、図１８および図１９に示すＬＤＭＯＳの構造は、ゲート電極の構造を除き、本実施の形態の半導体装置と同様の構造を有している。
ＬＤＭＯＳは、例えば１００Ｖ以上の電圧がドレイン電極に印加される高耐圧ＭＯＳである。このような高電圧を緩和するため、ＬＤＭＯＳでは、図１８に示すように、チャネル領域とドレイン領域ＤＲとの間の半導体基板ＳＢの上面に素子分離領域ＥＩを形成する場合がある。また、当該素子分離領域ＥＩの下において電界を緩和することができるフィールドプレート効果を得るため、ここでは、ゲート電極ＧＥ１の一部を素子分離領域ＥＩの直上に乗り上げるように形成し、ドレイン領域ＤＲ側に延在させている。
図１８に示す本比較例の半導体装置では、ゲート電極ＧＥ１は、１つのシリコン膜からなり、金属部を有していない。また、素子分離領域ＥＩは、半導体基板ＳＢの主面に形成された溝内に埋め込まれた絶縁膜からなり、ＳＴＩ構造を有している。
ここで、ＳＴＩ構造を有する素子分離領域ＥＩはＬＯＣＯＳ構造を有する素子分離領域に比べ、形成深さが深く、側壁と底面とのなす角度が直角に近いため、素子分離領域ＥＩの下端における電界が強い。このため、ＳＴＩ構造の素子分離領域ＥＩを有するＬＤＭＯＳでは、ホットキャリアの発生に起因する信頼性の低下が懸念される。つまり、ｐチャネル型の高耐圧ＭＯＳＦＥＴでは、ドレイン領域ＤＲに高電圧を印加した際、素子分離領域ＥＩの下端の角部付近の半導体基板ＳＢ内で電子・正孔対が発生する。これにより生じた正孔は素子分離領域ＥＩ下のオフセット領域ＰＯＦ内を通ってドレイン領域ＤＲへ流れ込む。これに対し、当該角部付近で生じた電子は、ＬＤＭＯＳのチャネル領域内を介してソース領域ＳＲへ向かう。
このとき、当該電子は一旦素子分離領域ＥＩの側壁に沿ったオフセット領域（蓄積領域）ＰＯＦ内を通る際、電界によって半導体基板ＳＢの主面に向かって垂直方向に加速される。これにより加速された電子の一部はソース領域ＳＲ側に向かわず、高エネルギーを保ったまま、半導体基板ＳＢの主面上のゲート絶縁膜ＧＦに注入される。
この注入された電子は酸化シリコン膜であるゲート絶縁膜ＧＦの伝導帯内を通過する際に酸化膜電界によって加速され、半導体基板ＳＢの主面と対向するポリシリコン膜、つまりゲート電極ＧＥ１に注入される。ゲート電極ＧＥ１に注入された電子は、ポリシリコン膜中ではバンドオフセットに相当する高いエネルギーを有しているため、インパクトイオン化により、ポリシリコン内に電子・正孔対を生成する。
これによりゲート電極ＧＥ１内に生成された電子・正孔対のうち、電子はゲート電極ＧＥ１からコンタクトプラグ（図示しない）を介して排出されるが、一部の高いエネルギーをもつ正孔は、次の２つのメカニズムのいずれかにより絶縁膜（ゲート絶縁膜ＧＦなど）を破壊すると考えられている。当該メカニズムの１つは、正孔がポリシリコンおよび酸化膜の界面の水素結合を切断し、乖離した水素がゲート絶縁膜ＧＦ内を拡散し、絶縁破壊要因となるＡＨＲ（Anode Hydrogen Release）機構である。当該メカニズムの他の１つは、正孔がゲート絶縁膜ＧＦに再注入されて破壊に至るＡＨＩ（Anode Hole Injection）機構である。これらの原因によりゲート絶縁膜ＧＦなどにおいて絶縁破壊が生じると、半導体装置の信頼性が低下する問題が起きる。
これに対し、図１９に示す他の比較例のように、絶縁破壊が起きる危険性のある領域のゲート電極ＧＥ１を除去し、溝を形成することが考えられる。しかし、このような構造には、以下の２つの問題点がある。
１つ目の問題点は、フィールドプレート効果の低下を懸念して、ゲート幅方向（図の奥行き方向）においてゲート電極ＧＥ１を部分的に除去し、ソース領域ＳＲおよびドレイン領域ＤＲ間において当該溝を形成しない箇所を設ける場合に生じる。つまり、この場合、ゲート電極ＧＥ１に溝を形成した箇所と溝を形成していない箇所とで、蓄積領域を流れる電流密度に粗密差が生じる。したがって、溝を形成しない場合に比べ、ゲート電極ＧＥ１によるフィールドプレート効果が均一に得られず、電流密度が非常に高い領域が生じる。このことは、局所的に素子分離領域ＥＩの下端でのインパクトイオン化を促進することに繋がり、かえって半導体装置の信頼性を低下させる虞がある。
これを回避するため、電流粗密差が生じないように、ゲート幅方向において蓄積領域（オフセット領域ＰＯＦ）上のゲート電極ＧＥ１を全て除去し、ゲート幅方向のＬＤＭＯＳの端部においてのみ溝を形成せずにゲート電極ＧＥ１を繋げることが考えられる。しかし、このような構造では、上記した問題点のうち２つ目の問題点が生じる。つまり、当該溝の直下のオフセット領域ＰＯＦ内で上方に加速された電子は、ゲート絶縁膜ＧＦ、層間絶縁膜ＩＬなどからなる絶縁膜内を電気力線に沿って通過し、ゲート絶縁膜ＧＦへの注入位置から最短距離にあるゲート電極ＧＥ１、つまり除去されずに残ったゲート電極ＧＥ１の端部を目指して集中的に流れ込む。したがって、ゲート電極ＧＥ１に対し、局所的に高密度のホット電子が流れ込む。このため、かえって絶縁破壊を速めることになる。
そこで、本実施の形態の半導体装置では、図２に示すように、半導体基板ＳＢ内からゲート電極ＧＥに電子が注入される箇所のポリシリコン膜（シリコン膜ＳＧ）を除去して溝Ｄ１を形成し、当該溝Ｄ１内にゲート電極ＧＥを構成する金属膜ＭＧを埋め込んでいる。
すなわち、絶縁膜破壊の直接的な原因となる高エネルギーの正孔をゲート電極ＧＥ内で発生させないようにするため、素子分離領域ＥＩと隣接する半導体基板ＳＢの主面の直上のシリコン膜ＳＧを除去し、代わりに金属膜ＭＧを形成している。これにより、高エネルギーの電子がゲート電極ＧＥ内に注入された際に、高エネルギーの正孔が発生することのないＬＤＭＯＳを実現することができる。
つまり、本実施の形態のＬＤＭＯＳでは、素子分離領域ＥＩの底面の端部（下端）近傍の半導体基板ＳＢ内において生じた電子は、加速されてゲート絶縁膜ＧＦに注入された後、そのまま金属膜ＭＧ内に注入される。しかし、純粋な金属膜ＭＧはバンドギャップがない材料からなるため、電子が金属膜ＭＧ内に注入されても、金属膜ＭＧ内においてインパクトイオン化は発生しない。このため、金属膜ＭＧ内に注入された電子は、金属膜ＭＧを発熱させるが、当該電子および当該熱は、ゲート電極ＧＥに電気的に接続されたコンタクトプラグを介して外部へ排出される。よって、ＡＨＲ機構またはＡＨＩ機構による絶縁破壊を抑制することができるため、半導体装置の信頼性を向上させることができる。
ここで、高エネルギーの電子は最短距離でゲート電極ＧＥ内に飛び込む。このため、電子が加速される領域（蓄積領域）である素子分離領域ＥＩの側壁と隣り合うオフセット領域ＰＯＦの上面の直上に金属膜ＭＧを配置すれば、ゲート電極ＧＥを構成するシリコン膜ＳＧに電子が注入されてインパクトイオン化が起きることを防ぐことができる。よって、溝Ｄ１および溝Ｄ１内の金属膜ＭＧは、素子分離領域ＥＩと隣り合うオフセット領域ＰＯＦの上面の直上に設けられている必要がある。
また、本実施の形態では、シリコン膜ＳＧに溝Ｄ１を形成しているが、図１９に示す比較例と異なり、溝Ｄ１内に金属膜ＭＧを埋め込んでいるため、半導体基板ＳＢ内からゲート電極ＧＥ内に注入される電子はシリコン膜ＳＧではなく金属膜ＭＧに飛び込み、インパクトイオン化を起こすことなくゲート電極ＧＥ外に排出される。よって、溝Ｄ１を形成したことにより、シリコン膜ＳＧ内に局所的に電子が注入されることはないため、絶縁破壊の発生を防ぐことができる。
また、溝Ｄ１内には、シリコン膜ＳＧと同電位の金属膜ＭＧが埋め込まれているため、溝Ｄ１を形成することに起因して半導体基板ＳＢ内の電流密度に粗密差が生じることを防ぐことができる。よって、フィールドプレート効果を均一に得ることができ、電流密度が高い領域が生じることができるため、素子分離領域ＥＩの下端近傍におけるインパクトイオン化が促進されることを防ぐことができる。
＜半導体装置の製造方法＞
以下に、図３〜図９を用いて、本実施の形態の半導体装置の製造方法について説明する。図３〜図９は、本実施の形態の半導体装置の製造工程中における断面図である。
まず、図３に示すように、半導体基板ＳＢを準備する。半導体基板ＳＢは、支持基板ＳＳＢと、支持基板ＳＳＢ上に形成した埋込み酸化膜ＢＸと、埋込み酸化膜ＢＸ上の半導体層ＳＬからなる。支持基板ＳＳＢおよび半導体層ＳＬは、単結晶シリコン（Ｓｉ）からなる。埋込み酸化膜ＢＸは、酸化シリコン膜からなり、膜厚は例えば５０ｎｍである。
本実施の形態では、支持基板ＳＳＢ、埋込み酸化膜ＢＸおよび半導体層ＳＬからなるＳＯＩ基板である半導体基板ＳＢ上にＬＤＭＯＳを形成することについて説明するが、半導体基板ＳＢは、埋込み酸化膜ＢＸを有しない１つの単結晶シリコン層のみからなる単層基板であってもよい。
続いて、半導体基板ＳＢの主面である半導体層ＳＬの主面に、イオン注入法を用いてｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を注入することで、ｎ型半導体領域であるｎウェルＨＮＷを形成する。
次に、図４に示すように、半導体層ＳＬの上面にイオン注入法を用いてｐ型の不純物（例えばＢ（ホウ素））を比較的低い濃度で注入することで、ｐ型半導体領域であるオフセット領域ＰＯＦを形成する。また、半導体層ＳＬの上面に、素子分離領域ＥＩを、例えばＳＴＩ法を用いて形成する。また、半導体層ＳＬの上面にイオン注入法を用いてｐ型の不純物（例えばＢ（ホウ素））を比較的高い濃度で注入することで、ｐ型半導体領域であるｐウェルＰＷを形成する。また、半導体層ＳＬの上面にイオン注入法を用いてｎ型の不純物（例えばＰ（リン）およびヒ素（Ａｓ））を注入することで、ｐ型半導体領域であるｎウェルＮＷを形成する。
上記のオフセット領域ＰＯＦ、素子分離領域ＥＩ、ｐウェルＰＷおよびｎウェルＮＷのそれぞれは、どのような順序で形成してもよい。オフセット領域ＰＯＦは、ｎウェルＨＮＷよりも浅く形成し、ｐウェルＰＷおよびｎウェルＮＷは、オフセット領域ＰＯＦよりも浅く形成する。素子分離領域ＥＩは、ｐウェルＰＷおよびｎウェルＮＷのいずれよりも浅く形成する。オフセット領域ＰＯＦ、ｐウェルＰＷおよびｎウェルＮＷのそれぞれは、フォトレジスト膜をマスクとしてイオン注入を行うことにより形成する。ｐウェルＰＷは、オフセット領域ＰＯＦよりも不純物濃度が高く、ｎウェルＮＷは、ｎウェルＨＮＷよりも不純物濃度が高い。
素子分離領域ＥＩの形成工程では、まず、ハードマスクなどを用いたドライエッチングにより、素子分離領域ＥＩが形成される領域の半導体層ＳＬの上面の一部を除去して素子分離溝を形成する。続いて、半導体基板ＳＢの表面上にＣＶＤ（Chemical Vapor Deposition）法などを用いて酸化シリコンからなる絶縁膜を堆積することにより、素子分離溝の内部に絶縁膜を埋め込む。続いて、例えばＣＭＰ（Chemical Mechanical Polishing；化学的機械的研磨）法を用いて絶縁膜の上面を研磨し、当該絶縁膜の表面を平坦化する。これにより、素子分離溝の横の半導体層ＳＬの上面を当該絶縁膜から露出させることで、素子分離溝に埋め込まれた絶縁膜からなる素子分離領域ＥＩを形成する。なお、上記ハードマスクは除去する。
ここでは、所定の素子分離領域ＥＩの側壁および底面を覆うようにオフセット領域ＰＯＦを形成し、当該素子分離領域ＥＩの側壁の一方に隣接する半導体層ＳＬの上面にｐウェルＰＷを形成する。また、当該素子分離領域ＥＩの両側の側壁と隣り合う半導体層ＳＬの上面のうち、ｐウェルＰＷが形成されていない方の上面であって、オフセット領域ＰＯＦから離間した位置の上面に、ｎウェルＮＷを形成する。素子分離領域ＥＩとｎウェルＮＷの間において半導体基板ＳＢの主面に形成されたオフセット領域ＰＯＦの幅であって、ｎウェルＮＷおよびｐウェルＰＷとの間における最短の幅は、例えば０．２〜０．５μｍである。
次に、図５に示すように、例えば熱酸化法を用いて、素子分離領域ＥＩから露出する半導体基板ＳＢの主面を覆う絶縁膜ＩＦ１を形成する。なお、絶縁膜ＩＦ１はＣＶＤ法などにより堆積して形成してもよい。その場合には、絶縁膜ＩＦ１は素子分離領域ＥＩの上面も覆うように半導体基板ＳＢの主面の全面上に形成される。絶縁膜ＩＦ１の膜厚は、例えば１０〜１５ｎｍである。
続いて、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いてポリシリコンからなるシリコン膜ＳＧを形成する。その後、フォトリソグラフィ技術およびドライエッチング法を用いて、シリコン膜ＳＧを加工する。これにより、シリコン膜ＳＧは、ｐウェルＰＷとｎウェルＮＷとの間の素子分離領域ＥＩと、当該素子分離領域ＥＩと隣り合う半導体基板ＳＢの主面であって、ｎウェルＮＷ側に位置する半導体基板ＳＢの主面とのそれぞれの直上に跨がるように残る。つまり、シリコン膜ＳＧは素子分離領域ＥＩおよび絶縁膜ＩＦ１のそれぞれの直上に跨がって形成される。また、シリコン膜ＳＧの直下において素子分離領域ＥＩから露出する半導体基板ＳＢの主面には、オフセット領域ＰＯＦと、ｎウェルＮＷと、オフセット領域ＰＯＦおよびｎウェルＮＷの間に位置するｎウェルＨＮＷのそれぞれの上面が形成されている。
続いて、シリコン膜ＳＧの両側の側壁を覆う絶縁膜からなるサイドウォールＳＷを形成する。当該絶縁膜は、例えば窒化シリコン膜と、当該窒化シリコン膜上に形成された酸化シリコン膜からなる積層構造を有している。サイドウォールＳＷの幅は、例えば６０ｎｍである。ここでは、半導体基板ＳＢの主面およびシリコン膜ＳＧのそれぞれの上に、例えば、６０ｎｍの膜厚を有する当該絶縁膜をＣＶＤ法などにより形成する。その後、ドライエッチング法により当該絶縁膜をエッチバックし、シリコン膜ＳＧの上面および半導体基板ＳＢの主面を当該絶縁膜から露出させる。これにより、素子分離領域ＥＩの側壁に接する当該絶縁膜からなるサイドウォールＳＷを形成する。
シリコン膜ＳＧの一方の側壁に接するサイドウォールＳＷは、素子分離領域ＥＩの直上に形成され、他方の側壁に接するサイドウォールＳＷは、半導体基板ＳＢの主面に位置するｎウェルＮＷの直上に形成される。
次に、図６に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、半導体基板ＳＢの主面にソース領域ＳＲ、ドレイン領域ＤＲおよびバックゲート電極ＢＧを形成する。ドレイン領域ＤＲは、素子分離領域ＥＩと隣り合うｐウェルＰＷの上面に形成する。ソース領域ＳＲおよびバックゲート電極ＢＧは、ｎウェルＮＷの上面に並べて形成する。ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれは、半導体基板ＳＢの主面にｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成する。バックゲート電極ＢＧは、半導体基板ＳＢの主面にｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで形成する。
続いて、半導体基板ＳＢに対して熱処理を行うことで、半導体基板ＳＢまたはシリコン膜ＳＧなどに導入された不純物を活性化させる。
次に、図７に示すように、フォトリソグラフィ技術およびドライエッチング（プラズマエッチング）法を用いて、シリコン膜ＳＧを加工し、これによりシリコン膜ＳＧを貫通する溝（開口部）Ｄ１を形成する。溝Ｄ１の底面には、絶縁膜ＩＦ１の上面が露出する。溝Ｄ１は、ソース領域ＳＲとドレイン領域ＤＲとの間の素子分離領域ＥＩに隣り合う半導体基板ＳＢの主面であって、ｎウェルＮＷ側に位置する半導体基板ＳＢの主面に形成されたオフセット領域ＰＯＦの直上に開口される。溝Ｄ１の幅は、例えば０．２〜０．５μｍである。
溝Ｄ１を形成することによりソース領域ＳＲとドレイン領域ＤＲとの間で分離されたシリコン膜ＳＧのうち、ドレイン領域ＤＲ側のシリコン膜ＳＧは、ここでは素子分離領域ＥＩの上面と絶縁膜ＩＦ１の上面との境界の直上で終端している。ただし、ドレイン領域ＤＲ側のシリコン膜ＳＧのソース領域ＳＲ側における終端位置はこれに限定されず、よりドレイン領域ＤＲに近い位置、または、ソース領域ＳＲに近い位置であってもよい。また、ソース領域ＳＲ側のシリコン膜ＳＧの終端部のうち、ドレイン領域ＤＲ側の終端部は、溝Ｄ１の直下のオフセット領域ＰＯＦの直上に位置する。
次に、図８に示すように、例えばスパッタリング法を用いて、半導体基板ＳＢの主面上およびシリコン膜ＳＧ上に金属膜ＭＧを形成（堆積）する。これにより、溝Ｄ１内は金属膜ＭＧにより完全に埋め込まれ、シリコン膜ＳＧの上面は金属膜ＭＧにより覆われる。また、金属膜ＭＧはシリコン膜ＳＧに直接接して形成される。金属膜ＭＧには、例えばＴｉＮ（窒化チタン）、Ｗ（タングステン）、ＷＳｉ（タングステンシリサイド）またはＡｌ（アルミニウム）などのいずれかの膜を用いることができる。
続いて、フォトリソグラフィ技術およびエッチング法を用いて、溝Ｄ１内の金属膜ＭＧおよびシリコン膜ＳＧの直上の金属膜ＭＧの一部を除き、他の領域の金属膜ＭＧを除去する。これにより、溝Ｄ１が形成された領域を除き、シリコン膜ＳＧの横のサイドウォールＳＷ、絶縁膜ＩＦ１、半導体基板ＳＢの主面および素子分離領域ＥＩを金属膜ＭＧから露出させる。このようにして形成され、互いに電気的に接続された金属膜ＭＧとシリコン膜ＳＧとは、ゲート電極ＧＥを構成している。また、ゲート電極ＧＥ、ソース領域ＳＲおよびドレイン領域ＤＲは、ＬＤＭＯＳを構成している。
次に、図９に示すように、ゲート電極ＧＥおよびサイドウォールＳＷなどをマスクとして用いてエッチングを行うことにより、絶縁膜ＩＦ１の一部を除去する。これにより、金属膜ＭＧ、シリコン膜ＳＧおよびサイドウォールＳＷのそれぞれの直下に残った絶縁膜ＩＦ１からなるゲート絶縁膜ＧＦを形成する。また、絶縁膜ＩＦ１を一部除去したことして、半導体基板ＳＢの主面に形成されたドレイン領域ＤＲ、ソース領域ＳＲおよびバックゲート電極ＢＧのそれぞれが露出する。
なお、上記のように絶縁膜ＩＦ１の一部を除去した後、周知のサリサイド（Self Aligned Silicide；Salicide）プロセスを用いて、ドレイン領域ＤＲ、ソース領域ＳＲおよびバックゲート電極ＢＧのそれぞれの上面を覆うシリサイド層（図示しない）を形成してもよい。また、シリコン膜ＳＧの表面を覆うシリサイド層（図示しない）を形成してもよい。ただし、シリサイド層の形成工程では、金属膜ＭＧが除去されないように、金属膜ＭＧを覆う保護膜を形成した状態で行う必要がある。
続いて、半導体基板ＳＢの主面上に、例えば窒化シリコン膜からなるライナー膜（図示しない）と、酸化シリコン膜とを、例えばＣＶＤ法を用いて順に形成することで、ライナー膜および当該酸化シリコン膜からなる層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、ゲート電極ＧＥよりも厚さが大きい膜である。その後、層間絶縁膜ＩＬの上面を、例えばＣＭＰ法を用いて研磨することで平坦化する。
続いて、複数のＬＤＭＯＳ同士の相互間、またはＬＤＭＯＳと他の素子とを分離するＤＴＩ構造ＤＴＩを形成する。ここでは、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ、素子分離領域ＥＩ半導体層ＳＬを貫通し、埋込み酸化膜ＢＸの上面に達する溝ＤＴを形成する。ただし、ここで溝ＤＴにより貫通する素子分離領域ＥＩは、１つのＬＤＭＯＳを構成するソース領域ＳＲおよびドレイン領域ＤＲ間の素子分離領域ＥＩではない。
続いて、流動性が高く被膜性が高い酸化シリコン膜と、流動性が低く被膜性が低い酸化シリコン膜と、流動性が高く被膜性が高い酸化シリコン膜とを順に例えばＣＶＤ法により堆積することにより、それらの積層膜により溝ＤＴ内を埋め込む。これにより、溝ＤＴ内に埋め込まれた当該積層膜からなるＤＴＩ構造ＤＴＩを形成する。その後、例えばＣＭＰ法を用いて層間絶縁膜ＩＬ上の当該積層膜を除去する。なお、ＤＴＩ構造ＤＴＩの内部には、空隙が形成されていてもよい。
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬを貫通するコンタクトホールを複数形成する。これにより、複数のコンタクトホールの底部において、ソース領域ＳＲ、ドレイン領域ＤＲおよびバックゲート電極ＢＧのそれぞれの上面を露出させる。また、図示していない領域に形成されたコンタクトホールの底部には、ゲート電極ＧＥの上面が露出する。このエッチング工程において、ライナー膜はエッチングストッパ膜として機能する。
続いて、各コンタクトホール内に、主にＷ（タングステン）膜からなるコンタクトプラグＣＰを形成する。ここでは、例えばスパッタリング法などを用いて、ＴｉＮ（窒化チタン）膜および当該Ｗ（タングステン）膜を順に積層した後、層間絶縁膜ＩＬ上のＴｉＮ（窒化チタン）膜およびＷ（タングステン）膜を例えばＣＭＰ法を用いて除去することにより、複数のコンタクトプラグＣＰを形成する。複数のコンタクトプラグＣＰのそれぞれは、ゲート電極ＧＥ、ソース領域ＳＲ、ドレイン領域ＤＲおよびバックゲート電極ＢＧのいずれかに接続されている。
続いて、層間絶縁膜ＩＬ上およびコンタクトプラグＣＰ上に、例えばスパッタリング法を用いて金属膜を形成する。当該金属膜は、例えばＡｌ（アルミニウム）膜である。その後、フォトリソグラフィ技術およびエッチング法を用いて当該金属膜を加工することにより、当該金属膜からなる複数の配線Ｍ１を形成する。配線Ｍ１は、コンタクトプラグＣＰを介して、ゲート電極ＧＥ、ソース領域ＳＲ、ドレイン領域ＤＲおよびバックゲート電極ＢＧのいずれかに電気的に接続されている。
以上の工程により、ＬＤＭＯＳを備えた本実施の形態の半導体装置が略完成する。この後の工程では、配線Ｍ１上に複数の配線層を形成した後、半導体基板ＳＢをダイシング工程により切削し、個片化することで、複数の半導体チップを得ることができる。
＜半導体装置の製造方法の効果＞
本実施の形態の半導体装置の製造方法では、図１、図２を用いて上述した半導体装置と同様の効果を得ることができる。すなわち、絶縁膜破壊の直接的な原因となる高エネルギーの正孔をゲート電極ＧＥ内で発生させないようにするため、素子分離領域ＥＩと隣接する半導体基板ＳＢの主面の直上のシリコン膜ＳＧを除去し、代わりに金属膜ＭＧを形成している。これにより、高エネルギーの電子がゲート電極ＧＥ内に注入された際に、高エネルギーの正孔が発生することのないＬＤＭＯＳを実現することができる。よって、ＡＨＲ機構またはＡＨＩ機構による絶縁破壊を抑制することができる。
また、溝Ｄ１内には、シリコン膜ＳＧと同電位の金属膜ＭＧが埋め込まれているため、溝Ｄ１を形成することに起因して半導体基板ＳＢ内の電流密度に粗密差が生じることを防ぐことができる。よって、フィールドプレート効果を均一に得ることができ、電流密度が高い領域が生じることができるため、素子分離領域ＥＩの下端近傍におけるインパクトイオン化が促進されることを防ぐことができる。
また、本実施の形態の半導体装置の製造方法では、シリコン膜ＳＧを金属膜ＭＧに置き換える箇所を必要最小限に限定している。このため、例えばゲート電極ＧＥを全て金属膜で構成する場合、または、ソース領域ＳＲ側のシリコン膜ＳＧよりドレイン領域ＤＲ側に位置するゲート電極ＧＥを全て金属膜により構成する場合などに比べて、ゲート電極ＧＥの全てがシリコン膜により構成されるＬＤＭＯＳの既存の設計を用いることができる。よって、半導体装置の製造コストを低減することができる。
また、ここでは、溝Ｄ１の側壁をサイドウォールにより覆っていないため、高エネルギーの電子を捕獲するのに十分な底面積を有する金属膜ＭＧを形成することができる。つまり、高エネルギーの電子が、溝Ｄ１の側壁を覆うサイドウォール内を通過してシリコン膜ＳＧに注入されることを防ぐことができる。
＜変形例１＞
以下に、図１０を用いて、本実施の形態１の変形例１である半導体装置の構造について説明する。図１０は、本実施の形態１の変形例１である半導体装置を示す平面図である。
図１では、ソース領域ＳＲおよびドレイン領域ＤＲ間に溝Ｄ１および金属膜ＭＧを形成することについて説明したが、本変形例では、平面視における素子分離領域ＥＩの角部の近傍に溝Ｄ１および金属膜ＭＧを形成することについて説明する。
図１０に示すように、ゲート電極ＧＥの直下の素子分離領域ＥＩは、平面視において、矩形の環状構造を有している。図１０では、矩形の環状構造を有する素子分離領域ＥＩの角部を含む一部のみを示している。ここで、ＬＤＭＯＳのソース領域ＳＲおよびドレイン領域ＤＲは、矩形の当該素子分離領域ＥＩの所定の辺を挟むように配置されている。つまり、ＬＤＭＯＳのソース領域ＳＲおよびドレイン領域ＤＲは、矩形の当該素子分離領域ＥＩの延在部を、当該延在部の短手方向において挟むように配置されている。また、当該素子分離領域ＥＩの延在部当該素子分離領域ＥＩの角部近傍にはソース領域ＳＲは形成されていない。
本変形例において、溝Ｄ１および溝Ｄ１内の金属膜ＭＧは、平面視における当該素子分離領域ＥＩの角部と、当該素子分離領域ＥＩの外側において当該素子分離領域ＥＩに隣接する半導体基板ＳＢの主面に形成されたオフセット領域ＰＯＦの上面とのそれぞれの直上に形成されている。
ソース領域ＳＲおよびドレイン領域ＤＲの間の素子分離領域ＥＩの側壁近傍は、電流密度が高くなり易い領域であり、この電流密度の高さに起因して高エネルギーの電子がゲート電極ＧＥに注入される箇所である。これに対し、平面視における素子分離領域ＥＩの角部に隣接する半導体基板ＳＢは、ソース領域ＳＲおよびドレイン領域ＤＲの間よりも電流密度が低い領域であるが、ソース領域ＳＲおよびドレイン領域ＤＲの間よりも電界が集中する領域である。
高エネルギーの電子がゲート電極ＧＥに注入される現象は電界が集中する箇所でも起こる。つまり、素子分離領域ＥＩの角部の下端において電界が大きくなり、インパクトイオン化が起こって電子・正孔対が発生する。このため、本変形例のように、平面視における素子分離領域ＥＩの角部近傍で素子分離領域ＥＩと隣接するオフセット領域ＰＯＦの直上に金属膜ＭＧを形成することで、ゲート電極ＧＥ内に電子が注入されて絶縁破壊が起きることを防ぐことができる。
なお、図１にはソース領域ＳＲおよびドレイン領域ＤＲ間に金属膜ＭＧを形成する構造を示し、図１０には素子分離領域ＥＩの角部近傍に金属膜ＭＧを形成する構造を示したが、これらの両方の箇所に金属膜ＭＧを形成しても構わない。これにより、電界の増大および電流密度の増大の両方に起因する絶縁破壊を防ぐことができる。
＜変形例２＞
本実施の形態１の半導体装置の変形例２を示す断面図である図１１に示すように、ソース領域ＳＲ側のシリコン膜ＳＧを残して、ドレイン領域ＤＲ側のゲート電極ＧＥを全て金属膜ＭＧにより構成してもよい。
つまり、ここでは、シリコン膜ＳＧに溝を形成するのではなく、図７を用いて説明した工程において、素子分離領域ＥＩに隣接するオフセット領域ＰＯＦの直上のシリコン膜ＳＧの一部と、素子分離領域ＥＩの直上のシリコン膜ＳＧとを除去している。その後、図８を用いて説明した工程において、素子分離領域ＥＩの上面と、オフセット領域ＰＯＦの上面とを連続的に覆う金属膜ＭＧを形成することで、金属膜ＭＧおよびシリコン膜ＳＧからなるゲート電極ＧＥを形成している。この場合、シリコン膜ＳＧの側壁と金属膜ＭＧの側壁とが接する界面は、素子分離領域ＥＩと隣接するオフセット領域ＰＯＦの上面の直上に位置している。
このような構成においても、素子分離領域ＥＩの下端近傍で生じた高エネルギーの電子がゲート電極ＧＥ内に注入された際、電子はシリコン膜ＳＧではなく金属膜ＭＧに注入される。このため、高エネルギーの正孔が発生することのないＬＤＭＯＳを実現することができる。よって、絶縁破壊を抑制することができるため、半導体装置の信頼性を向上させることができる。
また、ソース領域ＳＲおよびドレイン領域ＤＲの間のオフセット領域ＰＯＦの上面上には金属膜ＭＧを含むゲート電極ＧＥが形成されているため、半導体基板ＳＢ内の電流密度に粗密差が生じることを防ぐことができる。よって、フィールドプレート効果を均一に得ることができ、電流密度が高い領域が生じることができるため、素子分離領域ＥＩの下端近傍におけるインパクトイオン化が促進されることを防ぐことができる。
＜変形例３＞
本実施の形態１の半導体装置の変形例３を示す断面図である図１２に示すように、溝Ｄ１内に埋め込まれる金属膜ＭＧは、溝Ｄ１内を完全に埋め込んでいなくてもよい。つまり、金属膜ＭＧの膜厚は、シリコン膜ＳＧより小さく、かつ、溝Ｄ１の幅の１／２より小さくてもよい。
このように薄い金属膜ＭＧを形成しても、図１、図２を用いて説明した半導体装置と同様の効果を得ることができる。なお、金属膜ＭＧは、半導体基板ＳＢ側から注入された電子と、電子が注入された際に生じる熱とを排出するために十分な膜厚を有している必要がある。
（実施の形態２）
以下に、図１３〜図１５を用いて、本実施の形態２の半導体装置の製造方法および半導体装置の構造について説明する。図１３〜図１５は、本実施の形態２の半導体装置の製造方法を説明する断面図である。
ここでは、ＬＤＭＯＳのゲート電極を構成するシリコン膜を貫通する溝の側壁にサイドウォールを形成する場合について説明する。
本実施の形態の半導体装置の製造工程では、まず、図３〜図４を用いて説明した工程と同様の工程を行う。
次に、図１３に示すように、シリコン膜ＳＧを形成する。ただし、前記実施の形態１とは異なり、半導体基板ＳＢの主面の全面上に形成したポリシリコン膜を加工してシリコン膜ＳＧを形成する際、シリコン膜ＳＧを貫通する溝Ｄ１は同時に形成する。
次に、図１４に示すように、溝Ｄ１が形成されている状態でサイドウォールＳＷを自己整合的に形成する。これにより、溝Ｄ１内には、溝Ｄ１の両側の側壁のそれぞれを覆うサイドウォールＳＷが形成される。
ここで、対向する溝Ｄ１の２つの側壁のうち、一方を覆うサイドウォールＳＷと、他方を覆うサイドウォールＳＷのそれぞれは、互いに接しておらず、離間している。つまり、溝Ｄ１の幅は、サイドウォールＳＷの幅の２倍よりも大きい。
次に、図１５に示すように、図８および図９を用いて説明した工程と同様の工程を行うことで、本実施の形態の半導体装置が略完成する。ここでは、溝Ｄ１内は金属膜ＭＧおよびサイドウォールＳＷにより埋め込まれている。すなわち、溝Ｄ１内においてゲート絶縁膜ＧＦの上面に接する金属膜ＭＧとシリコン膜ＳＧとの間にはサイドウォールＳＷが介在している。
本実施の形態においても、素子分離領域ＥＩに隣接するオフセット領域ＰＯＦの上面の直上には、金属膜ＭＧがゲート絶縁膜ＧＦに接して形成されている。よって、素子分離領域ＥＩの下端近傍で生じた高エネルギーの電子がゲート電極ＧＥ内に注入された際、電子はシリコン膜ＳＧではなく金属膜ＭＧに注入される。このため、高エネルギーの正孔が発生することのないＬＤＭＯＳを実現することができる。したがって、絶縁破壊を抑制することができるため、半導体装置の信頼性を向上させることができる。
また、ソース領域ＳＲおよびドレイン領域ＤＲの間のオフセット領域ＰＯＦの上面上にはゲート電極ＧＥが形成されているため、半導体基板ＳＢ内の電流密度に粗密差が生じることを防ぐことができる。よって、フィールドプレート効果を均一に得ることができ、電流密度が高い領域が生じることができるため、素子分離領域ＥＩの下端近傍におけるインパクトイオン化が促進されることを防ぐことができる。
また、本実施の形態の半導体装置の製造工程では、図７を用いて説明した加工（開口）工程を省略することができる。したがって、工程数および加工用マスクの枚数を低減することができるため、半導体装置の製造コストを低減することができる。
なお、半導体基板ＳＢ内で生じた高エネルギーの電子が注入される金属膜ＭＧの底面の面積を拡げるため、溝Ｄ１の幅を拡大することが考えられる。ただし、ソース領域ＳＲ側のシリコン膜ＳＧの終端部は、必ず、オフセット領域ＰＯＦの上面の直上に位置する必要がある。なぜならば、平面視においてオフセット領域ＰＯＦとソース領域ＳＲ側のシリコン膜ＳＧとが離間し、その間のｎウェルＨＮＷの直上にサイドウォールＳＷが形成されていると、ＬＤＭＯＳに順バイアス電圧を印加して電流を流そうとした際に、当該サイドウォールＳＷの直下のｎウェルＨＮＷに反転層が形成され、当該反転層が電気抵抗となるためである。
よって、ここでは反転層が形成されることを防ぐため、素子分離領域ＥＩに隣接する半導体基板ＳＢの主面に形成されたオフセット領域ＰＯＦの直上にシリコン膜ＳＧの一部を配置している。これにより、ＬＤＭＯＳの抵抗値が高くなることを防ぐことができる。
（実施の形態３）
以下に、図１６および図１７を用いて、本実施の形態３の半導体装置の製造方法および半導体装置の構造について説明する。図１６および図１７は、本実施の形態３の半導体装置の製造方法を説明する断面図である。
ここでは、ＬＤＭＯＳのゲート電極を構成するシリコン膜を貫通する溝の底に、ゲート絶縁膜として機能する絶縁膜を加えて形成する場合について説明する。
本実施の形態の半導体装置の製造工程では、まず、図３〜図７を用いて説明した工程と同様の工程を行う。
次に、図１６に示すように、半導体基板ＳＢの主面の全面上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、例えば酸化シリコン膜からなり、その膜厚は、例えば１０ｎｍ未満である。すなわち、絶縁膜ＩＦ２の膜厚は、後に形成されるゲート絶縁膜の一部である絶縁膜ＩＦ１の膜厚よりも小さい。絶縁膜ＩＦ２は、溝Ｄ１内において絶縁膜ＩＦ１の上面と、溝Ｄ１の側壁とを覆っている。また、絶縁膜ＩＦ２は、シリコン膜ＳＧの上面、サイドウォールＳＷの表面、素子分離領域ＥＩの上面、ドレイン領域ＤＲの上面、ソース領域ＳＲの上面およびバックゲート電極ＢＧの上面を覆っている。
続いて、フォトリソグラフィ技術およびエッチング法を用いて、ドレイン領域ＤＲ側のシリコン膜ＳＧの上面に接する絶縁膜ＩＦ２と、ソース領域ＳＲ側のシリコン膜ＳＧの上面に接する絶縁膜ＩＦ２とのそれぞれを一部開口する。これにより、溝Ｄ１の横の両方のシリコン膜ＳＧの上面を露出させる。
次に、図１７に示すように、図８および図９を用いて説明した工程と同様の工程を行うことで、本実施の形態の半導体装置が略完成する。ここで形成する金属膜ＭＧのパターンは、溝Ｄ１内を埋め込んでおり、さらに、シリコン膜ＳＧ上における絶縁膜ＩＦ２の開口部内も埋め込んでいる。すなわち、金属膜ＭＧは、当該開口部の底部において、溝Ｄ１の両側のシリコン膜ＳＧのそれぞれと電気的に接続されている。
ここでは、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＦと、溝Ｄ１内の金属膜ＭＧの直下の絶縁膜ＩＦ２とからなる積層膜が、ＬＤＭＯＳのゲート絶縁膜を構成している。また、ここでは金属膜ＭＧに覆われていない絶縁膜ＩＦ２を除去しているが、金属膜ＭＧと平面視において重ならない領域の絶縁膜ＩＦ２は除去せず残してもよい。
本実施の形態において形成する絶縁膜ＩＦ２は、溝Ｄ１の形成工程においてダメージを負ったゲート絶縁膜ＧＦを保護するものである。すなわち、溝Ｄ１を形成するために行うドライエッチング（プラズマエッチング）では、エッチングに晒された絶縁膜ＩＦ１（図７参照）がダメージを受けるため、絶縁膜ＩＦ１上に直接金属膜ＭＧを形成すると、当該ダメージに起因して絶縁破壊が起きる虞がある。
そこで、本実施の形態では、溝Ｄ１を形成した後、図１６に示すように溝Ｄ１の底面の絶縁膜ＩＦ１の上面を絶縁膜ＩＦ２により覆うことで、図１７に示すゲート絶縁膜ＧＦを補強している。これにより、ゲート絶縁膜における絶縁破壊が起きることを防ぐことができる。また、本実施の形態では、前記実施の形態１と同様の効果を得ることができる。
ただし、絶縁膜ＩＦ２の膜厚が過度に大きい場合、絶縁膜ＩＦ２が溝Ｄ１の側壁を覆うことで、溝Ｄ１内の金属膜ＭＧとシリコン膜ＳＧとの間が大きく離間する。これにより、半導体基板ＳＢ側からゲート絶縁膜ＧＦを通過した高エネルギーの電子が溝Ｄ１の側壁を覆う絶縁膜ＩＦ２を介してシリコン膜ＳＧ内に注入され、インパクトイオン化が起きる虞がある。したがって、絶縁膜ＩＦ２は十分に薄い膜厚で形成すべきである。
本実施の形態では、絶縁膜ＩＦ２をゲート絶縁膜ＧＦよりも薄く形成することで、上記のように高エネルギーの電子がシリコン膜ＳＧに注入されることを防いでいる。よって、絶縁破壊の発生を防ぐことができるため、半導体装置の信頼性を向上させることができる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＧ バックゲート電極
ＢＸ 埋込み酸化膜
Ｄ１、ＤＴ 溝
ＤＲ ドレイン領域
ＥＩ 素子分離領域
ＧＥ ゲート電極
ＧＦ ゲート絶縁膜
ＩＦ１、ＩＦ２ 絶縁膜
ＭＧ 金属膜
ＰＯＦ オフセット領域
ＳＢ 半導体基板
ＳＧ シリコン膜
ＳＬ 半導体層
ＳＲ ソース領域
ＳＳＢ 支持基板

Claims (15)

  1. 半導体基板と、
    前記半導体基板の上面に形成され、それぞれｐ型の導電型を有するソース領域およびドレイン領域と、
    前記ソース領域と前記ドレイン領域との間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極のゲート長方向において、前記ゲート絶縁膜と前記ドレイン領域との間の前記半導体基板の前記上面に形成された第１溝内に埋め込まれた第１絶縁膜と、
    を有し、
    前記ゲート電極の一部は、前記第１絶縁膜の直上に形成されており、
    前記ゲート電極は、
    半導体膜と、
    前記第１絶縁膜と前記ソース領域との間の前記半導体基板の前記上面の直上において前記半導体膜を貫通する第２溝内に埋め込まれ、前記半導体膜に電気的に接続された金属膜と、
    を備えている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２溝内の前記金属膜の一部は、前記第１絶縁膜の直上に位置する、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第２溝の側壁を覆う第２絶縁膜からなるサイドウォールが形成されている、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第２溝内において、前記金属膜と前記ゲート絶縁膜との間には、第３絶縁膜が介在している、半導体装置。
  5. 請求項４記載の半導体装置において、
    前記第３絶縁膜は、前記第２溝の底面および側壁を覆っており、前記ゲート絶縁膜よりも膜厚が小さい、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記ドレイン領域に電気的に接続され、前記第１溝の底面から、前記第１溝よりも前記ソース領域側の前記半導体基板の前記上面に亘って形成された第１ｐ型半導体領域をさらに有し、
    前記第１ｐ型半導体領域のｐ型不純物濃度は、前記ドレイン領域のｐ型不純物濃度よりも低く、
    前記第２溝は、前記第１絶縁膜に隣接する前記第１ｐ型半導体領域の上面の直上に形成されている、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記ドレイン領域および前記第１ｐ型半導体領域は、前記半導体基板内に形成された第２ｐ型半導体領域を介して電気的に接続されており、
    前記第２ｐ型半導体領域のｐ型不純物濃度は、前記ドレイン領域のｐ型不純物濃度よりも低く、前記第１ｐ型半導体領域のｐ型不純物濃度より高い、半導体装置。
  8. 請求項３記載の半導体装置において、
    前記ドレイン領域に電気的に接続され、前記第１溝の底面から、前記第１溝よりも前記ソース領域側の前記半導体基板の前記上面に亘って形成された第１ｐ型半導体領域をさらに有し、
    前記第１ｐ型半導体領域のｐ型不純物濃度は、前記ドレイン領域のｐ型不純物濃度よりも低く、
    前記金属膜よりも前記ソース領域側に位置する前記半導体膜の一部は、前記第１ｐ型半導体領域の直上に位置する、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記第１絶縁膜は、ＳＴＩ構造を有する、半導体装置。
  10. 半導体基板と、
    前記半導体基板の上面に形成され、それぞれｐ型の導電型を有するソース領域およびドレイン領域と、
    前記ソース領域と前記ドレイン領域との間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極のゲート長方向において、前記ゲート絶縁膜と前記ドレイン領域との間の前記半導体基板の前記上面に形成された溝内に埋め込まれた第１絶縁膜と、
    を有し、
    前記ゲート電極の一部は、前記第１絶縁膜の直上に形成されており、
    前記ゲート電極は、
    前記第１絶縁膜と前記ソース領域との間の前記半導体基板の前記上面の直上に位置する金属膜と、
    前記金属膜と電気的に接続され、前記ゲート長方向において前記金属膜と前記ソース領域との間に位置する半導体膜と、
    を備えている、半導体装置。
  11. （ａ）半導体基板を用意する工程、
    （ｂ）前記半導体基板の上面に、ｐ型の導電型を有するソース領域と、ｐ型の導電型を有するドレイン領域とを形成する工程、
    （ｃ）前記半導体基板の前記上面に第１溝を形成し、前記第１溝内に埋め込まれた第１絶縁膜を形成する工程、
    （ｄ）前記第１絶縁膜と前記ソース領域との間の前記半導体基板の前記上面を覆うゲート絶縁膜を形成する工程、
    （ｅ）前記（ｄ）工程の後、前記ソース領域および前記ドレイン領域の相互間の前記第１絶縁膜の直上と、前記第１絶縁膜および前記ソース領域の相互間の前記半導体基板の前記上面の直上とに亘って、半導体膜を形成する工程、
    （ｆ）前記半導体膜を貫通する第２溝を形成することで、前記第１絶縁膜と前記ソース領域との間の前記半導体基板の前記上面を、前記半導体膜から露出させる工程、
    （ｇ）前記第２溝内を埋め込む金属膜を形成することで、前記金属膜および前記半導体膜からなるゲート電極を形成する工程、
    を有し、
    前記ゲート電極、前記ソース領域およびドレイン領域は、電界効果トランジスタを構成する、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    （ｆ１）前記（ｆ）工程の後、前記（ｇ）工程の前に、前記第２溝の側壁を覆う第２絶縁膜からなるサイドウォールを形成する工程をさらに有する、半導体装置の製造方法。
  13. 請求項１１記載の半導体装置の製造方法において、
    （ｆ２）前記（ｆ）工程の後、前記（ｇ）工程の前に、前記第２溝の底面を覆う第３絶縁膜を形成する工程をさらに有する、半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記第３絶縁膜は、前記第２溝の底面および側壁を覆っており、前記ゲート絶縁膜よりも膜厚が小さい、半導体装置の製造方法。
  15. 請求項１１記載の半導体装置の製造方法において、
    （ａ１）前記（ａ）工程の後、前記（ｄ）工程の前に、前記半導体基板の前記上面にｐ型半導体領域を形成する工程をさらに有し、
    前記（ｆ）工程の後において、前記ｐ型半導体領域は、前記第１溝の底面から、前記第１溝よりも前記ソース領域側の前記半導体基板の前記上面に亘って形成されており、
    前記ｐ型半導体領域のｐ型不純物濃度は、前記ドレイン領域のｐ型不純物濃度よりも低く、
    前記第２溝は、前記第１絶縁膜に隣接する前記ｐ型半導体領域の上面の直上に形成されている、半導体装置の製造方法。
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