JP2016207853A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2016207853A
JP2016207853A JP2015088278A JP2015088278A JP2016207853A JP 2016207853 A JP2016207853 A JP 2016207853A JP 2015088278 A JP2015088278 A JP 2015088278A JP 2015088278 A JP2015088278 A JP 2015088278A JP 2016207853 A JP2016207853 A JP 2016207853A
Authority
JP
Japan
Prior art keywords
region
semiconductor
insulating film
gate electrode
impurity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015088278A
Other languages
English (en)
Inventor
裕文 時田
Hirofumi Tokita
裕文 時田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2015088278A priority Critical patent/JP2016207853A/ja
Priority to US15/091,370 priority patent/US9553024B2/en
Publication of JP2016207853A publication Critical patent/JP2016207853A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】半導体装置の信頼性または性能を向上する。【解決手段】高耐圧ｎ型トランジスタＨＴＮのソース領域またはドレイン領域は、半導体領域ＮＬＤ１、ＮＬＤ２、ＮＳＤからなり、半導体領域ＮＬＤ１は、高耐圧ゲート電極ＨＧＮの外側から第１不純物を、半導体領域ＮＬＤ２は、高耐圧ゲート電極ＨＧＮと第１側壁絶縁膜ＳＷ１の外側から第２不純物を、半導体領域ＮＳＤは、高耐圧ゲート電極ＨＧＮと第１および第２側壁絶縁膜ＳＷ１、ＳＷ２の外側から第３不純物を、それぞれイオン注入して形成する。第１不純物と第２不純物は、半導体基板１の主面から４５°傾斜した方向から、第３不純物は、半導体基板１の主面に垂直な方向から注入する。そして、半導体領域ＮＬＤ１の不純物濃度は、半導体領域ＮＬＤ２の不純物濃度よりも低く、第１不純物のイオン注入エネルギーは、第２不純物のイオン注入エネルギーより大きい。【選択図】図１

Description

本発明は、半導体装置の製造方法に関し、例えば、高耐圧ＭＩＳＦＥＴと低耐圧ＭＩＳＦＥＴを含む半導体装置の製造方法に適用して有効な技術に関する。
特許第２６３２１０１号公報（特許文献１）および特開平１１−１７７０８３号公報（特許文献３）には、ＭＯＳＦＥＴのソース／ドレイン領域が三重拡散構造を有する半導体装置の製造方法が開示されている。
特開平９−２７５１４９号公報（特許文献２）には、ダブルスペーサまたは厚いスペーサを用いたＬＤＤ構造を有するＭＯＳトランジスタの製法が開示されている。
特許第２６３２１０１号公報 特開平９−２７５１４９号公報 特開平１１−１７７０８３号公報
本願発明者が検討している半導体装置は、高耐圧ＭＩＳＦＥＴを有し、その高耐圧ＭＩＳＦＥＴは、以下のように形成している。
例えば、高耐圧ＭＩＳＦＥＴは、ｐ型ウェル領域内に形成された素子分離領域で区画された活性領域内に形成されており、ゲート電極とソース領域およびドレイン領域とを有している。ゲート電極の側壁上には、側壁絶縁膜が形成されている。また、ｎ型のソース領域およびドレイン領域の各々は、ｎ型の低濃度半導体領域と、ｎ型の高濃度半導体領域を有している。低濃度半導体領域は、ゲート電極をマスクとしてイオン注入法により活性領域内に形成され、高濃度半導体領域は、ゲート電極および側壁絶縁膜をマスクとして、イオン注入法により活性領域内に形成される。したがって、平面視において、高濃度半導体領域は、低濃度半導体領域と素子分離領域とで、取り囲まれている。また、断面視において、低濃度半導体領域は、高濃度半導体領域よりも深く形成されており、ゲート電極下まで潜り込んでいる。
半導体装置の微細化の為には、高耐圧ＭＩＳＦＥＴの小型化だけでなく、素子分離領域の幅を狭くする必要がある。そして、素子分離領域の幅を狭くするためには、素子分離領域の深さを低減しなければならない。素子分離領域は、ＳＴＩ（Shallow Trench Isolation）法により形成されている。これは、半導体基板の表面に溝を形成した後、その溝内を絶縁膜で埋め込む方法であるが、溝の幅に対する溝の深さの比（アスペクト比）が小さい方が、埋め込みが容易だからである。逆に、アスペクト比が大きいと、絶縁膜の埋め込みが不十分となり、素子分離領域の絶縁性が保てず、隣接する活性領域間にリーク電流が発生してしまう。このような理由で、素子分離領域の深さを低減する必要がある。
しかしながら、本願発明者の検討により、高耐圧ＭＩＳＦＥＴのソース領域またはドレイン領域とウェル領域間の耐圧が低下するという問題が認識された。ウェル領域は、深さ方向に徐々に高濃度となる不純物分布を持ち、素子分離領域の底部付近で不純物濃度が最も高くなっている。素子分離領域が浅くなると、ウェル領域の不純物濃度が最も高い領域が、高耐圧ＭＩＳＦＥＴのソース領域またはドレイン領域に接近することとなる。つまり、ソース領域またはドレイン領域を構成する低濃度半導体領域および高濃度半導体領域とウェル領域内の高濃度部分とが接近するため、耐圧が低下する。
つまり、高耐圧ＭＩＳＦＥＴを有する半導体装置において、信頼性の向上が望まれる。または、半導体装置の性能の向上が望まれる。若しくは、半導体装置の信頼性および性能の向上が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、高耐圧ｎ型トランジスタのソース領域またはドレイン領域は、第１、第２、第３半導体領域からなり、第１半導体領域は、ゲート電極の外側から第１不純物を、第２半導体領域は、ゲート電極と第１側壁絶縁膜の外側から第２不純物を、第３半導体領域は、ゲート電極と第１および第２側壁絶縁膜の外側から第３不純物を、それぞれイオン注入して形成する。第１不純物と第２不純物は、半導体基板の主面から４５°傾斜した方向から、第３不純物は、半導体基板の主面に垂直な方向から注入する。そして、第１半導体領域の不純物濃度は、第２半導体領域の不純物濃度よりも低く、第１不純物のイオン注入エネルギーは、第２不純物のイオン注入エネルギーより大きい。
一実施の形態によれば、半導体装置の信頼性を向上することができる。または、半導体装置の性能を向上することができる。若しくは、半導体装置の信頼性ならびに性能を向上することができる。
実施の形態における半導体装置の要部断面図である。 実施の形態における半導体装置の製造工程中の要部断面図である。 図２に続く、半導体装置の製造工程中の要部断面図である。 図３に続く、半導体装置の製造工程中の要部断面図である。 図４に続く、半導体装置の製造工程中の要部断面図である。 図５に続く、半導体装置の製造工程中の要部断面図である。 図６に続く、半導体装置の製造工程中の要部断面図である。 図７に続く、半導体装置の製造工程中の要部断面図である。 図８に続く、半導体装置の製造工程中の要部断面図である。 図９に続く、半導体装置の製造工程中の要部断面図である。 図１０に続く、半導体装置の製造工程中の要部断面図である。 図１１に続く、半導体装置の製造工程中の要部断面図である。 図１２に続く、半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態）
＜半導体装置の構造＞
図１は、本実施の形態における半導体装置の要部断面図である。半導体装置は、低耐圧ｎ型トランジスタＬＴＮ、低耐圧ｐ型トランジスタＬＴＰ、高耐圧ｎ型トランジスタＨＴＮおよび高耐圧ｐ型トランジスタＨＴＰと有しており、低耐圧ｎ型トランジスタＬＴＮおよび低耐圧ｐ型トランジスタＬＴＰの動作電源電圧は、例えば１Ｖ以下であり、高耐圧ｎ型トランジスタＨＴＮおよび高耐圧ｐ型トランジスタＨＴＰの動作電源電圧は、たとえば１０Ｖ以上である。高耐圧ｎ型トランジスタＨＴＮおよび高耐圧ｐ型トランジスタＨＴＰの動作電源電圧は、低耐圧ｎ型トランジスタＬＴＮおよび低耐圧ｐ型トランジスタＬＴＰの動作電源電圧よりも高い。上記トランジスタは、例えば、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）である。
半導体装置は、例えば、シリコンからなるｐ型の半導体基板１に形成されている。半導体基板１の主面には、複数のｐ型ウェル領域ＰＷおよび複数のｎ型ウェル領域ＮＷが形成されており、ｐ型ウェル領域ＰＷおよびｎ型ウェル領域ＮＷは、半導体基板１の主面から半導体基板１の深さ方向にわたって所望の深さ（例えば、０．３μｍ〜０．４μｍ）を有している。低耐圧ｎ型トランジスタＬＴＮおよび高耐圧ｎ型トランジスタＨＴＮは、ｐ型ウェル領域ＰＷに形成されており、低耐圧ｐ型トランジスタＬＴＰおよび高耐圧ｐ型トランジスタＨＴＰは、ｎ型ウェル領域ＮＷに形成されている。
また、半導体基板１の主面には、絶縁膜（絶縁材料）からなる素子分離領域ＳＴＩが形成されており、半導体基板１の主面の一部である活性領域は、その周囲を素子分離領域ＳＴＩで囲まれている。半導体基板１の主面には、その周囲を素子分離領域ＳＴＩで囲まれた、複数の活性領域が形成されている。活性領域は、前述のトランジスタを形成する領域であり、隣接する二つのトランジスタは、素子分離領域によって電気的に分離されている。素子分離領域ＳＴＩは、半導体基板１の主面から、０．２５〜０．３０μｍ程度の深さを有し、平面視において、ｐ型ウェル領域ＰＷの内部、ｎ型ウェル領域ＮＷの内部、および、ｐ型ウェル領域ＰＷとｎ型ウェル領域ＮＷの境界部に形成されている。素子分離領域ＳＴＩは、ｐ型ウェル領域ＰＷおよびｎ型ウェル領域ＮＷよりも浅いので、ｐ型ウェル領域ＰＷおよびｎ型ウェル領域ＮＷ内には、図示しないが、素子分離領域ＳＴＩで囲まれた複数の活性領域が形成されている。ｐ型ウェル領域ＰＷとｎ型ウェル領域ＮＷは、半導体基板１の主面から内部に向かって、不純物濃度が上昇する不純物プロファイルを有しており、素子分離領域ＳＴＩの底部で、不純物濃度が最も高くなっている。
ＬＮ領域ＬＮＲに形成された低耐圧ｎ型トランジスタＬＴＮは、半導体基板１の主面上に低耐圧ゲート絶縁膜ＧＩＬを介して形成された低耐圧ゲート電極ＬＧＮと、低耐圧ゲート電極ＬＧＮの両側の半導体基板１の主面（言い換えると、ｐ型ウェル領域ＰＷ）に形成されたソース・ドレイン領域を有する。ソース・ドレイン領域は、それぞれ、ｎ型の半導体領域ＥＸＮとｎ型の半導体領域ＮＳＤとで構成されており、半導体領域ＥＸＮの不純物濃度は、半導体領域ＮＳＤの不純物濃度よりも低く、半導体領域ＥＸＮの深さは、半導体領域ＮＳＤの深さよりも浅い。半導体領域ＥＸＮは、半導体領域ＮＳＤと低耐圧ゲート電極ＬＧＮの間に位置しており、低耐圧ゲート電極ＬＧＮと一部が重なっている。つまり、半導体領域ＥＸＮは、低耐圧ゲート電極ＬＧＮの下に入り込んでいる。ソース・ドレイン領域の間のｐ型ウェル領域ＰＷの表面がチャネル形成領域となる。ソース・ドレイン領域の半導体領域ＥＸＮ間がチャネル形成領域と言うこともできる。
低耐圧ゲート電極ＬＧＮの両側の側壁上には、順に、オフセットスペーサＯＳ１、オフセットスペーサＯＳ２、絶縁膜ＩＬ１、および、側壁絶縁膜ＳＷ２が形成されている。半導体領域ＥＸＮのチャネル形成領域側の端部は、低耐圧ゲート電極ＬＧＮと重なっており、低耐圧ゲート電極ＬＧＮの下側に入り込んでいるが、半導体領域ＮＳＤのチャネル形成領域側の端部は、低耐圧ゲート電極ＬＧＮの外側に位置しており、低耐圧ゲート電極ＬＧＮと重なっていない。半導体領域ＥＸＮのチャネル形成領域側の端部は、半導体領域ＮＳＤのチャネル形成領域側の端部から、およそ、オフセットスペーサＯＳ１、オフセットスペーサＯＳ２、絶縁膜ＩＬ１、および、側壁絶縁膜ＳＷ２の膜厚（低耐圧ゲート電極ＬＧＮの側壁に垂直な方向における膜厚）の和に相当する距離だけ離れている。半導体領域ＮＳＤのチャネル形成領域側の端部は、側壁絶縁膜ＳＷ２に重なっており、側壁絶縁膜ＳＷ２の下側に入り込んでいる。
平面視において、半導体領域ＮＳＤの、側壁絶縁膜ＳＷ２と素子分離領域ＳＴＩから露出した領域を覆うようにシリサイド層ＳＬが、ソース・ドレイン領域に形成されている。シリサイド層ＳＬは、低耐圧ゲート電極ＬＧＮの上面にも形成されている。
低耐圧ｎ型トランジスタＬＴＮは、層間絶縁膜ＩＦで覆われており、層間絶縁膜ＩＦに形成された複数の開口は、ソース・ドレイン領域に形成されたシリサイド層ＳＬの一部を露出するように形成され、複数の開口内に形成された金属膜からなるプラグ電極ＰＧは、ソース・ドレイン領域に形成されたシリサイド層ＳＬに接触している。層間絶縁膜ＩＦ上には、各々が、プラグ電極ＰＧに接触する複数の配線ＷＬが形成されている。つまり、配線ＷＬは、プラグ電極ＰＧを介してソース・ドレイン領域に電気的に接続されている。
ＬＰ領域ＬＰＲに形成された低耐圧ｐ型トランジスタＬＴＰは、半導体基板１の主面上に低耐圧ゲート絶縁膜ＧＩＬを介して形成された低耐圧ゲート電極ＬＧＰと、低耐圧ゲート電極ＬＧＰの両側の半導体基板１の主面（言い換えると、ｎ型ウェル領域ＮＷ）に形成されたソース・ドレイン領域を有する。ソース・ドレイン領域は、それぞれ、ｐ型の半導体領域ＥＸＰとｐ型の半導体領域ＰＳＤとで構成されており、半導体領域ＥＸＰの不純物濃度は、半導体領域ＰＳＤの不純物濃度よりも低く、半導体領域ＥＸＰの深さは、半導体領域ＰＳＤの深さよりも浅い。半導体領域ＥＸＰは、半導体領域ＰＳＤと低耐圧ゲート電極ＬＧＰの間に位置しており、低耐圧ゲート電極ＬＧＰと一部が重なっている。つまり、半導体領域ＥＸＰは、低耐圧ゲート電極ＬＧＰの下に入り込んでいる。ソース・ドレイン領域の間のｎ型ウェル領域ＮＷの表面がチャネル形成領域となる。ソース・ドレイン領域の半導体領域ＥＸＰ間がチャネル形成領域と言うこともできる。
低耐圧ゲート電極ＬＧＰの両側の側壁上には、順に、オフセットスペーサＯＳ１、オフセットスペーサＯＳ２、絶縁膜ＩＬ１、および、側壁絶縁膜ＳＷ２が形成されている。半導体領域ＥＸＰのチャネル形成領域側の端部は、低耐圧ゲート電極ＬＧＰと重なっており、低耐圧ゲート電極ＬＧＰの下側に入り込んでいるが、半導体領域ＰＳＤのチャネル形成領域側の端部は、低耐圧ゲート電極ＬＧＰと重なっていない。半導体領域ＥＸＰのチャネル形成領域側の端部は、半導体領域ＰＳＤのチャネル形成領域側の端部から、およそ、オフセットスペーサＯＳ１、オフセットスペーサＯＳ２、絶縁膜ＩＬ１、および、側壁絶縁膜ＳＷ２の膜厚（低耐圧ゲート電極ＬＧＰの側壁に垂直な方向における膜厚）の和だけ離れている。半導体領域ＰＳＤのチャネル形成領域側の端部は、側壁絶縁膜ＳＷ２に重なっており、側壁絶縁膜ＳＷ２の下側に入り込んでいる。
平面視において、半導体領域ＰＳＤの、側壁絶縁膜ＳＷ２と素子分離領域ＳＴＩから露出した領域を覆うようにシリサイド層ＳＬが、ソース・ドレイン領域に形成されている。シリサイド層ＳＬは、低耐圧ゲート電極ＬＧＰの上面にも形成されている。
低耐圧ｎ型トランジスタＬＴＰは、層間絶縁膜ＩＦで覆われており、層間絶縁膜ＩＦに形成された複数の開口は、ソース・ドレイン領域に形成されたシリサイド層ＳＬの一部を露出するように形成され、複数の開口内に形成された金属膜からなるプラグ電極ＰＧは、ソース・ドレイン領域に形成されたシリサイド層ＳＬに接触している。層間絶縁膜ＩＦ上には、各々が、プラグ電極ＰＧに接触する複数の配線ＷＬが形成されている。つまり、配線ＷＬは、プラグ電極ＰＧを介してソース・ドレイン領域に電気的に接続されている。
ＨＮ領域ＨＮＲに形成された高耐圧ｎ型トランジスタＨＴＮは、半導体基板１の主面上に高耐圧ゲート絶縁膜ＧＩＨを介して形成された高耐圧ゲート電極ＨＧＮと、高耐圧ゲート電極ＨＧＮの両側の半導体基板１の主面（言い換えると、ｐ型ウェル領域ＰＷ）に形成されたソース・ドレイン領域を有する。ソース・ドレイン領域は、それぞれ、ｎ型の半導体領域ＮＬＤ１、ＮＬＤ２、ＮＬＤ３とｎ型の半導体領域ＮＳＤとで構成されている。半導体領域ＮＳＤの不純物濃度は、半導体領域ＮＬＤ１、ＮＬＤ２、ＮＬＤ３の不純物濃度よりも高く、半導体領域ＮＳＤは、半導体領域ＮＬＤ１、ＮＬＤ２、ＮＬＤ３よりも浅い。半導体領域ＮＬＤ１、ＮＬＤ２、ＮＬＤ３の不純物濃度は、半導体領域ＮＬＤ１、半導体領域ＮＬＤ２、半導体領域ＮＬＤ３の順に高くなっている。半導体領域ＮＬＤ１、ＮＬＤ２、ＮＬＤ３の深さは、半導体領域ＮＬＤ１、半導体領域ＮＬＤ２、半導体領域ＮＬＤ３の順に浅くなっている。ソース・ドレイン領域の間のｐ型ウェル領域ＰＷの表面がチャネル形成領域となる。チャネル形成領域から離れる方向に、半導体領域ＮＬＤ１、半導体領域ＮＬＤ２、半導体領域ＮＬＤ３、および半導体領域ＮＳＤが順に形成されている。つまり、ソース・ドレイン領域の各々は、一番外側に位置する半導体領域ＮＬＤ１と、半導体領域ＮＬＤ１に内包される半導体領域ＮＬＤ２と、半導体領域ＮＬＤ２に内包される半導体領域ＮＬＤ３と、半導体領域ＮＬＤ３に内包される半導体領域ＮＳＤと、からなり、半導体領域ＮＬＤ１がｐ型ウェル領域ＰＷと接してＰＮ接合を形成している。
高耐圧ゲート電極ＨＧＮの両側の側壁上には、順に、オフセットスペーサＯＳ１、オフセットスペーサＯＳ２、絶縁膜ＩＬ１、側壁絶縁膜ＳＷ１、および、側壁絶縁膜ＳＷ２が形成されている。半導体領域ＮＬＤ１、ＮＬＤ２のチャネル形成領域側の端部は、高耐圧ゲート電極ＨＧＮと重なっており、高耐圧ゲート電極ＨＧＮの下側に入り込んでいるが、半導体領域ＮＬＤ３、ＮＳＤのチャネル形成領域側の端部は、高耐圧ゲート電極ＨＧＮと重なっていない。半導体領域ＮＬＤ３は、側壁絶縁膜ＳＷ１と重なり、側壁絶縁膜ＳＷ１の下に入り込んでおり、半導体領域ＮＳＤは、側壁絶縁膜ＳＷ２と重なり、側壁絶縁膜ＳＷ２の下に入り込んでいる。
平面視において、半導体領域ＮＳＤの、側壁絶縁膜ＳＷ２と素子分離領域ＳＴＩから露出した領域を覆うようにシリサイド層ＳＬが、ソース・ドレイン領域に形成されている。シリサイド層ＳＬは、高耐圧ゲート電極ＨＧＮの上面にも形成されている。
高耐圧ｎ型トランジスタＨＴＮは、層間絶縁膜ＩＦで覆われており、層間絶縁膜ＩＦに形成された複数の開口は、ソース・ドレイン領域に形成されたシリサイド層ＳＬの一部を露出するように形成され、複数の開口内に形成された金属膜からなるプラグ電極ＰＧは、ソース・ドレイン領域に形成されたシリサイド層ＳＬに接触している。層間絶縁膜ＩＦ上には、各々が、プラグ電極ＰＧに接触する複数の配線ＷＬが形成されている。つまり、配線ＷＬは、プラグ電極ＰＧを介してソース・ドレイン領域に電気的に接続されている。
ＨＰ領域ＨＰＲに形成された高耐圧ｐ型トランジスタＨＴＰは、半導体基板１の主面上に高耐圧ゲート絶縁膜ＧＩＨを介して形成された高耐圧ゲート電極ＨＧＰと、高耐圧ゲート電極ＨＧＰの両側の半導体基板１の主面（言い換えると、ｎ型ウェル領域ＮＷ）に形成されたソース・ドレイン領域を有する。ソース・ドレイン領域は、それぞれ、ｐ型の半導体領域ＰＬＤ１、ＰＬＤ２、ＰＬＤ３とｎ型の半導体領域ＰＳＤとで構成されている。半導体領域ＰＳＤの不純物濃度は、半導体領域ＰＬＤ１、ＰＬＤ２、ＰＬＤ３の不純物濃度よりも高く、半導体領域ＰＳＤは、半導体領域ＰＬＤ１、ＰＬＤ２、ＰＬＤ３よりも浅い。半導体領域ＰＬＤ１、ＰＬＤ２、ＰＬＤ３の不純物濃度は、半導体領域ＰＬＤ１、半導体領域ＰＬＤ２、半導体領域ＰＬＤ３の順に高くなっている。半導体領域ＰＬＤ１、ＰＬＤ２、ＰＬＤ３の深さは、半導体領域ＰＬＤ１、半導体領域ＰＬＤ２、半導体領域ＰＬＤ３の順に浅くなっている。ソース・ドレイン領域の間のｎ型ウェル領域ＮＷの表面がチャネル形成領域となる。チャネル形成領域から離れる方向に、半導体領域ＰＬＤ１、半導体領域ＰＬＤ２、半導体領域ＰＬＤ３、および半導体領域ＰＳＤが順に形成されている。つまり、ソース・ドレイン領域の各々は、一番外側に位置する半導体領域ＰＬＤ１と、半導体領域ＰＬＤ１に内包される半導体領域ＰＬＤ２と、半導体領域ＰＬＤ２に内包される半導体領域ＰＬＤ３と、半導体領域ＰＬＤ３に内包される半導体領域ＰＳＤと、からなり、半導体領域ＰＬＤ１がｎ型ウェル領域ＮＷと接してＰＮ接合を形成している。
高耐圧ゲート電極ＨＧＰの両側の側壁上には、順に、オフセットスペーサＯＳ１、オフセットスペーサＯＳ２、絶縁膜ＩＬ１、側壁絶縁膜ＳＷ１、および、側壁絶縁膜ＳＷ２が形成されている。半導体領域ＰＬＤ１、ＰＬＤ２のチャネル形成領域側の端部は、高耐圧ゲート電極ＨＧＰと重なっており、高耐圧ゲート電極ＨＧＰの下側に入り込んでいるが、半導体領域ＰＬＤ３、ＰＳＤのチャネル形成領域側の端部は、高耐圧ゲート電極ＨＧＰと重なっていない。半導体領域ＰＬＤ３は、側壁絶縁膜ＳＷ１と重なり、側壁絶縁膜ＳＷ１の下に入り込んでおり、半導体領域ＰＳＤは、側壁絶縁膜ＳＷ２と重なり、側壁絶縁膜ＳＷ２の下に入り込んでいる。
平面視において、半導体領域ＰＳＤの、側壁絶縁膜ＳＷ２と素子分離領域ＳＴＩから露出した領域を覆うようにシリサイド層ＳＬが、ソース・ドレイン領域に形成されている。シリサイド層ＳＬは、高耐圧ゲート電極ＨＧＰの上面にも形成されている。
高耐圧ｐ型トランジスタＨＴＰは、層間絶縁膜ＩＦで覆われており、層間絶縁膜ＩＦに形成された複数の開口は、ソース・ドレイン領域に形成されたシリサイド層ＳＬの一部を露出するように形成され、複数の開口内に形成された金属膜からなるプラグ電極ＰＧは、ソース・ドレイン領域に形成されたシリサイド層ＳＬに接触している。層間絶縁膜ＩＦ上には、各々が、プラグ電極ＰＧに接触する複数の配線ＷＬが形成されている。つまり、配線ＷＬは、プラグ電極ＰＧを介してソース・ドレイン領域に電気的に接続されている。
図１において、高耐圧ゲート電極ＨＧＮおよびＨＧＰのゲート長（例えば、ソース領域からドレイン領域に向かう方向におけるゲート電極の長さ）は、低耐圧ゲート電極ＬＧＮおよびＬＧＰのゲート長よりも長い。また、高耐圧ゲート絶縁膜ＧＩＨの膜厚は、低耐圧ゲート絶縁膜ＧＩＬの膜厚よりも厚い（大きい）。
また、高耐圧ｎ型トランジスタＨＴＮの半導体領域ＮＬＤ１の不純物濃度は、低耐圧ｎ型トランジスタＬＴＮの半導体領域ＥＸＮの不純物濃度よりも低い。さらに、高耐圧ｎ型トランジスタＨＴＮの半導体領域ＮＬＤ２の不純物濃度は、低耐圧ｎ型トランジスタＬＴＮの半導体領域ＥＸＮの不純物濃度よりも低い。
また、高耐圧ｐ型トランジスタＨＴＰの半導体領域ＰＬＤ１の不純物濃度は、低耐圧ｐ型トランジスタＬＴＰの半導体領域ＥＸＰの不純物濃度よりも低い。さらに、高耐圧ｐ型トランジスタＨＴＰの半導体領域ＰＬＤ２の不純物濃度は、低耐圧ｐ型トランジスタＬＴＰの半導体領域ＥＸＰの不純物濃度よりも低い。
＜半導体装置の製造方法＞
本実施の形態における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
図２〜図１３は、本実施の形態の半導体装置の製造工程中の要部断面図である。
図２に示すように、低耐圧ｎ型トランジスタＬＴＮの形成領域であるＬＮ領域ＬＮＲ、低耐圧ｐ型トランジスタＬＴＰの形成領域であるＬＰ領域ＬＰＲ、高耐圧ｎ型トランジスタＨＴＮの形成領域であるＨＮ領域ＨＮＲおよび高耐圧ｐ型トランジスタＨＴＰの形成領域であるＨＰ領域ＨＰＲを有する半導体基板１を準備する。ＬＮ領域ＬＮＲ、ＬＰ領域ＬＰＲ、ＨＮ領域ＨＮＲおよびＨＰ領域ＨＰＲの各々は、活性領域ＡＣＴと、活性領域ＡＣＴを囲む素子分離領域ＳＴＩとで構成されている。活性領域ＡＣＴが「島」で、素子分離領域ＳＴＩは、「島」を囲む「海」のように、活性領域ＡＣＴと素子分離領域ＳＴＩとが配置されている。つまり、隣り合う活性領域ＡＣＴは、素子分離領域ＳＴＩで電気的に分離されている。素子分離領域ＳＴＩは、半導体基板１の主面に形成した溝内に酸化シリコン膜等の絶縁膜を埋め込んで形成され、素子分離領域ＳＴＩは、半導体基板１の主面から、０．２５〜０．３０μｍ程度の深さを有する。
ＬＮ領域ＬＮＲおよびＨＮ領域ＨＮＲの活性領域ＡＣＴは、ｐ型ウェル領域ＰＷを有しており、ＬＰ領域ＬＰＲおよびＨＰ領域ＨＰＲは、ｎ型ウェル領域ＮＷを有している。ｐ型ウェル領域ＰＷおよびｎ型ウェル領域ＮＷは、素子分離領域ＳＴＩよりも深く、ｐ型ウェル領域ＰＷとｎ型ウェル領域ＮＷの境界は、素子分離領域ＳＴＩの下に位置している。また、ｐ型ウェル領域ＰＷは、例えば、ボロン（Ｂ）等の不純物を、３段階のイオン注入で形成する。つまり、高濃度、高エネルギーの第１段イオン注入、中濃度、中エネルギーの第２段イオン注入および低濃度、低エネルギーの第３段イオン注入により、形成される。ｐ型ウェル領域ＰＷは、素子分離領域ＳＴＩの底部に相当する深さに不純物濃度のピークを持ち、そこから半導体基板１の主面に向かって濃度が低下する不純物濃度プロファイルを有する。ｎ型ウェル領域ＮＷは、例えば、リン（Ｐ）等の不純物を用いて、ｐ型ウェル領域ＰＷと同様の方法で形成されるので、半導体基板１の主面側から深さ方向に向かって不純物濃度が高くなる不純物濃度プロファイルを有する。なお、ＬＮ領域ＬＮＲとＨＮ領域ＨＮＲのｐ型ウェル領域ＰＷは、異なる工程で、異なる不純物濃度、異なる注入エネルギーで形成しても良い。ＬＰ領域ＬＰＲとＨＰ領域ＨＰＲのｎ型ウェル領域も同様に、異なる工程で、異なる不純物濃度、異なる注入エネルギーで形成しても良い。ただし、半導体基板１の主面側から深さ方向に向かって不純物濃度が高くなる不純物濃度プロファイルは、共通である。
次に、図３に示すように、半導体基板１の主面上に、高耐圧ゲート絶縁膜（ゲート絶縁膜）ＧＩＨおよび低耐圧ゲート絶縁膜（ゲート絶縁膜）ＧＩＬを形成する。高耐圧ゲート絶縁膜ＧＩＨおよび低耐圧ゲート絶縁膜ＧＩＬは、酸化シリコン膜、酸窒化シリコン膜、窒化シリコン膜、Ｈｉｇｈ−ｋ絶縁膜またはこれらの積層膜で構成される。例えば、高耐圧ゲート絶縁膜ＧＩＨは、低耐圧ゲート絶縁膜ＧＩＬよりも膜厚が厚い。ここで、両者の膜種が異なる場合には、酸化シリコン膜の膜厚に換算した値で比較するものである。例えば、高耐圧ゲート絶縁膜ＧＩＨおよび低耐圧ゲート絶縁膜ＧＩＬは、それぞれ、１５ｎｍおよび１ｎｍ程度の酸窒化シリコン膜で構成する。
次に、図４に示すように、ＬＮ領域ＬＮＲにｎ型の低耐圧ゲート電極ＬＧＮ、ＬＰ領域ＬＰＲにｐ型の低耐圧ゲート電極ＬＧＰ、ＨＮ領域ＨＮＲにｎ型の高耐圧ゲート電極ＨＧＮ、そして、ＨＰ領域ＨＰＲにｐ型の高耐圧ゲート電極ＨＧＰを形成する。
高耐圧ゲート絶縁膜ＧＩＨおよび低耐圧ゲート絶縁膜ＧＩＬ上に、１００ｎｍ程度の膜厚でシリコン膜（ポリシリコン膜）を堆積した後、ＬＮ領域ＬＮＲおよびＨＮ領域ＨＮＲのシリコン膜にｎ型不純物（例えば、リン）を導入して、ｎ型のシリコン膜とする。また、ＬＰ領域ＬＰＲおよびＨＰ領域ＨＰＲのシリコン膜にｐ型不純物（例えば、ボロン）を導入して、ｐ型シリコン膜とする。
次に、ホトリソグラフィ法およびエッチング法を用いて、シリコン膜をパターニングすることにより、ｎ型の低耐圧ゲート電極ＬＧＮ、ｐ型の低耐圧ゲート電極ＬＧＰ、ｎ型の高耐圧ゲート電極ＨＧＮ、および、ｐ型の高耐圧ゲート電極ＨＧＰを形成する。このとき、シリコン膜の下地の低耐圧ゲート絶縁膜ＧＩＬもパターニングされ、その上のゲート電極と等しい平面形状となる。また、シリコン膜の下地の高耐圧ゲート絶縁膜ＧＩＨもゲート電極に近い上面が一部パターニングされる。
つまり、ＬＮ領域ＬＮＲには、半導体基板１の主面上に、パターニングされた低耐圧ゲート絶縁膜ＧＩＬと低耐圧ゲート電極ＬＧＮの積層構造が、ＬＰ領域ＬＰＲには、半導体基板１の主面上に、パターニングされた低耐圧ゲート絶縁膜ＧＩＬと低耐圧ゲート電極ＬＧＰの積層構造が形成される。また、ＨＮ領域ＨＮＲには、半導体基板１の主面上に、高耐圧ゲート電極ＨＧＮと、一部がパターニングされた高耐圧ゲート絶縁膜ＧＩＨとの積層構造が、ＨＰ領域ＨＰＲには、半導体基板１の主面上に、高耐圧ゲート電極ＨＧＰと、一部がパターニングされた高耐圧ゲート絶縁膜ＧＩＨとの積層構造が形成される。ここで、図４では、簡略化のため、高耐圧ゲート絶縁膜が完全にパターニングされて、その上のゲート電極と等しい平面形状としている。
次に、図５に示すように、ＨＮ領域ＨＮＲにおいて、高耐圧ゲート電極ＨＧＮの両端のｐ型ウェル領域ＰＷ内に半導体領域（低濃度半導体領域）ＮＬＤ１を形成する。次に、ＨＰ領域ＨＰＲにおいて、高耐圧ゲート電極ＨＧＰの両端のｎ型ウェル領域ＮＷ内に半導体領域（低濃度半導体領域）ＰＬＤ１を形成する。半導体領域（低濃度半導体領域）ＮＬＤ１と半導体領域（低濃度半導体領域）ＰＬＤ１の形成順序は、逆でも良い。
半導体領域ＮＬＤ１は、ｎ型不純物であるリン（Ｐ）を、半導体基板１の主面に垂直な方向からおよそ４５°傾斜した方向（言い換えると、半導体基板１の主面に対しておよそ４５°傾斜した方向）からイオン注入法によって導入する。不純物の注入量（ドーズ量）は、例えば、５×１０１２／ｃｍ２であり、注入エネルギーは、例えば、９０ＫｅＶである。このとき、高耐圧ゲート電極ＨＧＮは、イオン注入のマスクとして機能し、ｎ型不純物は、高耐圧ゲート電極ＨＧＮの外側から半導体基板１（言い換えると、ｐ型ウェル領域ＰＷ）内に注入される。注入されたｎ型不純物には活性化アニールが施され、アニール後において、半導体領域（低濃度半導体領域）ＮＬＤ１は、高耐圧ゲート電極ＨＧＮの端部から距離ａだけ高耐圧ゲート電極ＨＧＮの下に延在しており、高耐圧ゲート電極ＨＧＮの端部の半導体基板１の主面から距離ａだけ深さ方向に延在している。ｎ型不純物を、半導体基板１の主面に垂直な方向からおよそ４５°傾斜した方向からイオン注入することで、半導体領域（低濃度半導体領域）ＮＬＤ１の高耐圧ゲート電極ＨＧＮ下への延在幅ａと深さ方向への延在幅ａを等しくできる。ｎ型不純物を、半導体基板１の主面に垂直な方向からイオン注入した場合に比べ、半導体領域（低濃度半導体領域）ＮＬＤ１の深さ方向への延在幅を低減しながら、高耐圧ゲート電極ＨＧＮ下への延在幅を増加することができる。なお、ｎ型不純物のイオン注入工程では、ＨＮ領域ＨＮＲを露出し、ＨＰ領域ＨＰＲ、ＬＮ領域ＬＮＲおよびＬＰ領域ＬＰＲを覆うマスク膜（例えば、レジスト膜）を用いて、ＨＮ領域ＨＮＲに選択的にｎ型不純物を導入する。
半導体領域ＰＬＤ１は、ｐ型不純物であるボロン（Ｂ）を、半導体基板１の主面に垂直な方向からおよそ４５°傾斜した方向（言い換えると、半導体基板１の主面に対しておよそ４５°傾斜した方向）からイオン注入法によって導入する。不純物の注入量（ドーズ量）は、例えば、５×１０１２／ｃｍ２であり、注入エネルギーは、例えば、３５ＫｅＶである。このとき、高耐圧ゲート電極ＨＧＰは、イオン注入のマスクとして機能し、ｐ型不純物は、高耐圧ゲート電極ＨＧＰの外側から半導体基板１（言い換えると、ｎ型ウェル領域ＮＷ）内に注入される。注入されたｐ型不純物には活性化アニールが施され、アニール後において、半導体領域（低濃度半導体領域）ＰＬＤ１は、高耐圧ゲート電極ＨＧＰの端部から距離ｂだけ高耐圧ゲート電極ＨＧＰの下に延在しており、高耐圧ゲート電極ＨＧＰの端部の半導体基板１の主面から距離ｂだけ深さ方向に延在している。ｐ型不純物を、半導体基板１の主面に垂直な方向からおよそ４５°傾斜した方向からイオン注入することで、半導体領域（低濃度半導体領域）ＰＬＤ１の高耐圧ゲート電極ＨＧＰ下への延在幅ｂと深さ方向への延在幅ｂを等しくできる。ｐ型不純物を、半導体基板１の主面に垂直な方向からイオン注入した場合に比べ、半導体領域（低濃度半導体領域）ＰＬＤ１の深さ方向への延在幅を低減しながら、高耐圧ゲート電極ＨＧＰ下への延在幅を増加することができる。なお、ｐ型不純物のイオン注入工程では、ＨＰ領域ＨＰＲを露出し、ＨＮ領域ＨＮＲ、ＬＮ領域ＬＮＲおよびＬＰ領域ＬＰＲを覆うマスク膜（例えば、レジスト膜）を用いて、ＨＰ領域ＨＰＲに選択的にｐ型不純物を導入する。
次に、図６に示すように、マスク膜を除去した後、半導体基板１の主面上に、例えば、酸化シリコン膜または窒化シリコン膜などの絶縁膜からなるオフセットスペーサ（側壁絶縁膜）ＯＳ１を形成する。オフセットスペーサＯＳ１は、高耐圧ゲート電極ＨＧＮおよびＨＧＰ、ならびに、低耐圧ゲート電極ＬＧＮおよびＬＧＰの上面および側面に形成される。オフセットスペーサＯＳ１は、半導体基板１の主面上にも形成され、その膜厚は、４ｎｍ程度である。
次に、ＬＮ領域ＬＮＲにおいて、低耐圧ゲート電極ＬＧＮの両端のｐ型ウェル領域ＰＷ内に半導体領域（低濃度半導体領域）ＥＸＮを形成する。半導体領域ＥＸＮは、ｎ型不純物であるヒ素（Ａｓ）を、半導体基板１の主面にほぼ垂直な方向からイオン注入法によって導入する。不純物の注入量（ドーズ量）は、例えば、２×１０１５／ｃｍ２であり、注入エネルギーは、例えば、３ＫｅＶである。このとき、低耐圧ゲート電極ＬＧＮおよび低耐圧ゲート電極ＬＧＮの側壁上に位置するオフセットスペーサＯＳ１は、イオン注入のマスクとして機能し、ｎ型不純物は、低耐圧ゲート電極ＬＧＮおよびオフセットスペーサＯＳ１の外側から半導体基板１（言い換えると、ｐ型ウェル領域ＰＷ）内に注入される。半導体領域（低濃度半導体領域）ＥＸＮは、低耐圧ゲート電極ＬＧＮと素子分離領域ＳＴＩとの間の領域に形成されるが、低耐圧ゲート電極ＬＧＮの下に延在している。なお、ｎ型不純物のイオン注入工程では、ＬＮ領域ＬＮＲを露出し、ＬＰ領域ＬＰＲ、ＨＮ領域ＨＮＲおよびＨＰ領域ＨＰＲを覆うマスク膜（例えば、レジスト膜）を用いて、ＬＮ領域ＬＮＲに選択的にｎ型不純物を導入する。
次に、図７に示すように、オフセットスペーサＯＳ１上にオフセットスペーサ（側壁絶縁膜）ＯＳ２を形成し、低耐圧ゲート電極ＬＧＰの両端のｎ型ウェル領域ＮＷ内に半導体領域（低濃度半導体領域）ＥＸＰを形成する。
まず、オフセットスペーサＯＳ１上に、例えば、膜厚７ｎｍ程度の窒化シリコン膜または酸化シリコン膜からなる絶縁膜を堆積した後、絶縁膜に異方性ドライエッチングを施すことにより、ＬＰ領域ＬＰＲにおいて、低耐圧ゲート電極ＬＧＰの側壁上にオフセットスペーサＯＳ２を形成する。オフセットスペーサＯＳ２と、低耐圧ゲート電極ＬＧＰの側壁および半導体基板１の主面との間には、Ｌ字形状のオフセットスペーサＯＳ１が残る。同様にして、ＬＮ領域ＬＮＲにおいて、低耐圧ゲート電極ＬＧＮの側壁上にオフセットスペーサＯＳ２が形成され、オフセットスペーサＯＳ２と、低耐圧ゲート電極ＬＧＮの側壁および半導体基板１の主面との間には、Ｌ字形状のオフセットスペーサＯＳ１が残る。同様に、ＨＮ領域ＨＮＲにおいて、高耐圧ゲート電極ＨＧＮの側壁上にオフセットスペーサＯＳ２が形成され、オフセットスペーサＯＳ２と、高耐圧ゲート電極ＨＧＮの側壁および半導体基板１の主面との間には、Ｌ字形状のオフセットスペーサＯＳ１が残る。同様に、ＨＰ領域ＨＰＲにおいて、高耐圧ゲート電極ＨＧＰの側壁上にオフセットスペーサＯＳ２が形成され、オフセットスペーサＯＳ２と、高耐圧ゲート電極ＨＧＰの側壁および半導体基板１の主面との間には、Ｌ字形状のオフセットスペーサＯＳ１が残る。
半導体領域ＥＸＰは、ｐ型不純物であるフッ化ボロン（ＢＦ２）を、半導体基板１の主面にほぼ垂直な方向からイオン注入法によって導入する。不純物の注入量（ドーズ量）は、例えば、２×１０１５／ｃｍ２であり、注入エネルギーは、例えば、３ＫｅＶである。このとき、低耐圧ゲート電極ＬＧＰならびにオフセットスペーサＯＳ１およびＯＳ２は、イオン注入のマスクとして機能し、ｐ型不純物は、低耐圧ゲート電極ＬＧＰならびにオフセットスペーサＯＳ１およびＯＳ２の外側から半導体基板１（言い換えると、ｎ型ウェル領域ＮＷ）内に注入される。半導体領域（低濃度半導体領域）ＥＸＰは、低耐圧ゲート電極ＬＧＰと素子分離領域ＳＴＩとの間の領域に形成されるが、低耐圧ゲート電極ＬＧＰの下に延在している。なお、ｐ型不純物のイオン注入工程では、ＬＰ領域ＬＰＲを露出し、ＬＮ領域ＬＮＲ、ＨＮ領域ＨＮＲおよびＨＰ領域ＨＰＲを覆うマスク膜（例えば、レジスト膜）を用いて、ＬＰ領域ＬＰＲに選択的にｐ型不純物を導入する。
次に、図８に示すように、絶縁膜ＩＬ１および側壁絶縁膜ＳＷ１を形成する。先ず、前述の、ｐ型不純物のイオン注入工程におけるマスク膜を除去する。次に、半導体基板１の主面上に膜厚５ｎｍ程度の窒化シリコン膜からなる絶縁膜ＩＬ１を堆積し、絶縁膜ＩＬ１上に膜厚４０ｎｍ程度の酸化シリコン膜からなる絶縁膜ＩＬ２を堆積する。次に、絶縁膜ＩＬ２に異方性ドライエッチングを施し、側壁絶縁膜ＳＷ１を形成する。この時、絶縁膜ＩＬ１はエッチングされずに残るように、絶縁膜ＩＬ１に対して絶縁膜ＩＬ２のエッチングレートが大きい条件で異方性ドライエッチングを実施する。なお、絶縁膜ＩＬ１を酸化シリコン膜とし、絶縁膜ＩＬ２を窒化シリコン膜としても良い。
ＨＮ領域ＨＮＲにおいて、高耐圧ゲート電極ＨＧＮの側壁上には、オフセットスペーサＯＳ１およびＯＳ２、絶縁膜ＩＬ１を介して側壁絶縁膜ＳＷ１が形成される。高耐圧ゲート電極ＨＧＮの上面および半導体基板１の主面は、絶縁膜ＩＬ１で覆われている。ＨＰ領域ＨＰＲ、ＬＮ領域ＬＮＲおよびＬＰ領域ＬＰＲにおいても、同様の構成となっている。
次に、図９に示すように、ＬＮ領域ＬＮＲおよびＬＰ領域ＬＰＲの側壁絶縁膜ＳＷ１を選択的に除去する。図示しないが、この時、ＬＮ領域ＬＮＲおよびＬＰ領域ＬＰＲを露出し、ＨＮ領域ＨＮＲおよびＨＰ領域ＨＰＲを覆うマスク膜（例えば、レジスト膜）を用いる。絶縁膜ＩＬ１に対して絶縁膜ＩＬ２のエッチングレートが大きい条件でウェットエッチングすることで、ＬＮ領域ＬＮＲおよびＬＰ領域ＬＰＲに絶縁膜ＩＬ１を残したまま、側壁絶縁膜ＳＷ１を選択的に除去することができる。次に、マスク膜を除去する。ＨＮ領域ＨＮＲおよびＨＰ領域ＨＰＲの側壁絶縁膜ＳＷ１は、除去されずに残っている。
次に、図１０に示すように、ＨＮ領域ＨＮＲにおいて、高耐圧ゲート電極ＨＧＮの両端のｐ型ウェル領域ＰＷ内に半導体領域（低濃度半導体領域）ＮＬＤ２およびＮＬＤ３を形成する。次に、ＨＰ領域ＨＰＲにおいて、高耐圧ゲート電極ＨＧＰの両端のｎ型ウェル領域ＮＷ内に半導体領域（低濃度半導体領域）ＰＬＤ２およびＰＬＤ３を形成する。半導体領域（低濃度半導体領域）ＮＬＤ２、ＮＬＤ３と半導体領域（低濃度半導体領域）ＰＬＤ２、ＰＬＤ３の形成順序は、逆でも良い。
半導体領域ＮＬＤ２は、ｎ型不純物であるリン（Ｐ）を、半導体基板１の主面に垂直な方向からおよそ４５°傾斜した方向からイオン注入法によって導入する。不純物の注入量（ドーズ量）は、例えば、１×１０１３／ｃｍ２であり、注入エネルギーは、例えば、４５ＫｅＶである。このとき、高耐圧ゲート電極ＨＧＮ、オフセットスペーサＯＳ１、ＯＳ２、および側壁絶縁膜ＳＷ１は、イオン注入のマスクとして機能し、ｎ型不純物は、高耐圧ゲート電極ＨＧＮ、オフセットスペーサＯＳ１、ＯＳ２、および側壁絶縁膜ＳＷ１の外側から半導体基板１（言い換えると、ｐ型ウェル領域ＰＷ）内に注入される。注入されたｎ型不純物には活性化アニールが施され、アニール後において、半導体領域（低濃度半導体領域）ＮＬＤ２は、高耐圧ゲート電極ＨＧＮと反対側の側壁絶縁膜ＳＷ１の端部から距離ｃだけ高耐圧ゲート電極ＨＧＮの方向に延在しており、側壁絶縁膜ＳＷ１の端部の半導体基板１の主面から距離ｃだけ深さ方向に延在している。つまり、半導体領域ＮＬＤ２は、深さｃを有する。ｎ型不純物を、半導体基板１の主面に垂直な方向からおよそ４５°傾斜した方向からイオン注入することで、半導体領域（低濃度半導体領域）ＮＬＤ２の高耐圧ゲート電極ＨＧＮ方向への延在幅ｃと深さ方向への延在幅ｃを等しくできる。ｎ型不純物を、半導体基板１の主面に垂直な方向からイオン注入した場合に比べ、半導体領域（低濃度半導体領域）ＮＬＤ２の深さ方向への延在幅を低減しながら、高耐圧ゲート電極ＨＧＮ方向への延在幅を増加することができる。なお、ｎ型不純物のイオン注入工程では、ＨＮ領域ＨＮＲを露出し、ＨＰ領域ＨＰＲ、ＬＮ領域ＬＮＲおよびＬＰ領域ＬＰＲを覆うマスク膜（例えば、レジスト膜）を用いて、ＨＮ領域ＨＮＲに選択的にｎ型不純物を導入する。半導体領域ＮＬＤ２を形成する為のイオン注入工程において、高耐圧ゲート電極ＨＧＮ上に位置する絶縁膜ＩＬ１も、オフセットスペーサＯＳ１、ＯＳ２、および側壁絶縁膜ＳＷ１と同様に、イオン注入のマスクとして機能するので、高耐圧ゲート電極ＨＧＮ上に位置する絶縁膜ＩＬ１は、側壁絶縁膜と呼ぶこともできる。
また、上記マスク膜を用いて、半導体領域（低濃度半導体領域）ＮＬＤ３のイオン注入も実施する。半導体領域ＮＬＤ３は、ｎ型不純物であるリン（Ｐ）を、半導体基板１の主面にほぼ垂直な方向からイオン注入法によって導入する。不純物の注入量（ドーズ量）は、例えば、５×１０１３／ｃｍ２であり、注入エネルギーは、例えば、３０ＫｅＶである。このとき、高耐圧ゲート電極ＨＧＮ、オフセットスペーサＯＳ１、ＯＳ２、および側壁絶縁膜ＳＷ１は、イオン注入のマスクとして機能し、ｎ型不純物は、高耐圧ゲート電極ＨＧＮ、オフセットスペーサＯＳ１、ＯＳ２、および側壁絶縁膜ＳＷ１の外側から半導体基板１（言い換えると、ｐ型ウェル領域ＰＷ）内に注入される。半導体領域ＮＬＤ３を形成する為のイオン注入工程において、高耐圧ゲート電極ＨＧＮ上に位置する絶縁膜ＩＬ１も、オフセットスペーサＯＳ１、ＯＳ２、および側壁絶縁膜ＳＷ１と同様に、イオン注入のマスクとして機能するので、高耐圧ゲート電極ＨＧＮ上に位置する絶縁膜ＩＬ１は、側壁絶縁膜と呼ぶこともできる。
半導体領域ＮＬＤ２は、半導体領域ＮＬＤ１よりも高不純物濃度であり、浅く形成されている。また、半導体領域ＮＬＤ１よりも高耐圧ゲート電極ＨＧＮの端部側に形成されている。つまり、半導体領域ＮＬＤ２は、ゲート長方向および深さ方向において、半導体領域ＮＬＤ１に包含されており、半導体領域ＮＬＤ２よりも低不純物濃度の半導体領域ＮＬＤ１がｐ型ウェル領域ＰＷと接している。したがって、ゲート長方向および深さ方向において、半導体領域ＮＬＤ１の延在幅ａは、半導体領域ＮＬＤ２の延在幅ｃよりも大きい。
また、半導体領域ＮＬＤ３は、半導体領域ＮＬＤ２よりも高不純物濃度であり、半導体領域ＮＬＤ２よりも浅く形成されている。半導体領域ＮＬＤ３は、ゲート長方向および深さ方向において、半導体領域ＮＬＤ２に包含されている。半導体領域ＮＬＤ２の深さｃは、半導体領域ＮＬＤ１の深さａよりも小さい（浅い）。
半導体領域ＰＬＤ２は、ｐ型不純物であるボロン（Ｂ）を、半導体基板１の主面に垂直な方向からおよそ４５°傾斜した方向からイオン注入法によって導入する。不純物の注入量（ドーズ量）は、例えば、１×１０１３／ｃｍ２であり、注入エネルギーは、例えば、１５ＫｅＶである。このとき、高耐圧ゲート電極ＨＧＰ、オフセットスペーサＯＳ１、ＯＳ２、および側壁絶縁膜ＳＷ１は、イオン注入のマスクとして機能し、ｐ型不純物は、高耐圧ゲート電極ＨＧＰ、オフセットスペーサＯＳ１、ＯＳ２、および側壁絶縁膜ＳＷ１の外側から半導体基板１（言い換えると、ｎ型ウェル領域ＮＷ）内に注入される。注入されたｐ型不純物には活性化アニールが施され、アニール後において、半導体領域（低濃度半導体領域）ＰＬＤ２は、高耐圧ゲート電極ＨＧＰと反対側の側壁絶縁膜ＳＷ１の端部から距離ｄだけ高耐圧ゲート電極ＨＧＰの方向に延在しており、側壁絶縁膜ＳＷ１の端部の半導体基板１の主面から距離ｄだけ深さ方向に延在している。ｐ型不純物を、半導体基板１の主面に垂直な方向からおよそ４５°傾斜した方向からイオン注入することで、半導体領域（低濃度半導体領域）ＰＬＤ２の高耐圧ゲート電極ＨＧＰ方向への延在幅ｄと深さ方向への延在幅ｄを等しくできる。ｐ型不純物を、半導体基板１の主面に垂直な方向からイオン注入した場合に比べ、半導体領域（低濃度半導体領域）ＰＬＤ２の深さ方向への延在幅を低減しながら、高耐圧ゲート電極ＨＧＰ方向への延在幅を増加することができる。なお、ｐ型不純物のイオン注入工程では、ＨＰ領域ＨＰＲを露出し、ＨＮ領域ＨＮＲ、ＬＮ領域ＬＮＲおよびＬＰ領域ＬＰＲを覆うマスク膜（例えば、レジスト膜）を用いて、ＨＰ領域ＨＰＲに選択的にｐ型不純物を導入する。半導体領域ＰＬＤ２を形成する為のイオン注入工程において、高耐圧ゲート電極ＨＧＰ上に位置する絶縁膜ＩＬ１も、オフセットスペーサＯＳ１、ＯＳ２、および側壁絶縁膜ＳＷ１と同様に、イオン注入のマスクとして機能するので、高耐圧ゲート電極ＨＧＰ上に位置する絶縁膜ＩＬ１は、側壁絶縁膜と呼ぶこともできる。
また、上記マスク膜を用いて、半導体領域（低濃度半導体領域）ＰＬＤ３のイオン注入も実施する。半導体領域ＰＬＤ３は、ｐ型不純物であるボロン（Ｂ）を、半導体基板１の主面にほぼ垂直な方向からイオン注入法によって導入する。不純物の注入量（ドーズ量）は、例えば、５×１０１３／ｃｍ２であり、注入エネルギーは、例えば、８ＫｅＶである。このとき、高耐圧ゲート電極ＨＧＰ、オフセットスペーサＯＳ１、ＯＳ２、および側壁絶縁膜ＳＷ１は、イオン注入のマスクとして機能し、ｐ型不純物は、高耐圧ゲート電極ＨＧＰ、オフセットスペーサＯＳ１、ＯＳ２、および側壁絶縁膜ＳＷ１の外側から半導体基板１（言い換えると、ｎ型ウェル領域ＮＷ）内に注入される。半導体領域ＰＬＤ３を形成する為のイオン注入工程において、高耐圧ゲート電極ＨＧＰ上に位置する絶縁膜ＩＬ１も、オフセットスペーサＯＳ１、ＯＳ２、および側壁絶縁膜ＳＷ１と同様に、イオン注入のマスクとして機能するので、高耐圧ゲート電極ＨＧＰ上に位置する絶縁膜ＩＬ１は、側壁絶縁膜と呼ぶこともできる。
半導体領域ＰＬＤ２は、半導体領域ＰＬＤ１よりも高不純物濃度であり、浅く形成されている。また、半導体領域ＰＬＤ１よりも高耐圧ゲート電極ＨＧＰの端部側に形成されている。つまり、半導体領域ＰＬＤ２は、ゲート長方向および深さ方向において、半導体領域ＰＬＤ１に包含されており、半導体領域ＰＬＤ２よりも低不純物濃度の半導体領域ＰＬＤ１がｎ型ウェル領域ＮＷと接している。したがって、ゲート長方向および深さ方向において、半導体領域ＰＬＤ１の延在幅ｂは、半導体領域ＰＬＤ２の延在幅ｄよりも大きい。
また、半導体領域ＰＬＤ３は、半導体領域ＰＬＤ２よりも高不純物濃度であり、半導体領域ＰＬＤ２よりも浅く形成されている。半導体領域ＰＬＤ３は、ゲート長方向および深さ方向において、半導体領域ＰＬＤ２に包含されている。半導体領域ＰＬＤ２の深さｄは、半導体領域ＰＬＤ１の深さｂよりも小さい（浅い）。
次に、図１１に示すように、側壁絶縁膜ＳＷ２および半導体領域（高濃度半導体領域）ＮＳＤを形成する。
半導体領域ＰＬＤ２およびＰＬＤ３形成用のマスク膜を除去した後、半導体基板１の主面上に膜厚３０ｎｍ程度の酸化シリコン膜からなる絶縁膜ＩＬ３を堆積する。次に、絶縁膜ＩＬ３および絶縁膜ＩＬ１に異方性ドライエッチングを施し、側壁絶縁膜ＳＷ２を形成する。
ＬＮ領域ＬＮＲにおいて、側壁絶縁膜ＳＷ２は、低耐圧ゲート電極ＬＧＮの側壁上に、オフセットスペーサＯＳ１、ＯＳ２、および絶縁膜ＩＬ１を介して形成されている。この異方性ドライエッチングにおいて、低耐圧ゲート電極ＬＧＮの上面および側壁絶縁膜ＳＷ２と素子分離領域ＳＴＩとの間の半導体基板１の主面の絶縁膜ＩＬ１が除去される。絶縁膜ＩＬ１は、オフセットスペーサＯＳ２と側壁絶縁膜ＳＷ２との間、および、側壁絶縁膜ＳＷ２と半導体基板１の主面との間に、Ｌ字形状に残る。ＬＰ領域ＬＰＲにおいても、上記ＬＮ領域ＬＮＲと同様に、側壁絶縁膜ＳＷ２が形成される。
ＨＮ領域ＨＮＲにおいて、側壁絶縁膜ＳＷ２は、高耐圧ゲート電極ＨＧＮの側壁上に、オフセットスペーサＯＳ１、ＯＳ２、絶縁膜ＩＬ１、および側壁絶縁膜ＳＷ１を介して形成されている。この異方性ドライエッチングにおいて、高耐圧ゲート電極ＨＧＮの上面および側壁絶縁膜ＳＷ２と素子分離領域ＳＴＩとの間の半導体基板１の主面の絶縁膜ＩＬ１が除去される。絶縁膜ＩＬ１は、オフセットスペーサＯＳ２と側壁絶縁膜ＳＷ１との間、ならびに、側壁絶縁膜ＳＷ１およびＳＷ２と半導体基板１の主面との間に、Ｌ字形状に残る。ＨＰ領域ＨＰＲにおいても、上記ＨＮ領域ＨＮＲと同様に、側壁絶縁膜ＳＷ２が形成される。
半導体領域ＮＳＤは、ｎ型不純物であるヒ素（Ａｓ）を、半導体基板１の主面にほぼ垂直な方向からのイオン注入法によって導入する。不純物の注入量（ドーズ量）は、例えば、５×１０１５／ｃｍ２であり、注入エネルギーは、例えば、２０ＫｅＶである。ｎ型不純物のイオン注入工程では、ＬＮ領域ＬＮＲおよびＨＮ領域ＨＮＲを露出し、ＬＰ領域ＬＰＲおよびＨＰ領域ＨＰＲを覆うマスク膜（例えば、レジスト膜）を用いて、ＬＮ領域ＬＮＲおよびＨＮ領域ＨＮＲに選択的にｎ型不純物を導入する。
ＬＮ領域ＬＮＲでは、低耐圧ゲート電極ＬＧＮ、オフセットスペーサＯＳ１、ＯＳ２、絶縁膜ＩＬ１および側壁絶縁膜ＳＷ２は、イオン注入のマスクとして機能し、ｎ型不純物は、低耐圧ゲート電極ＬＧＮ、オフセットスペーサＯＳ１、ＯＳ２、絶縁膜ＩＬ１および側壁絶縁膜ＳＷ２の外側から半導体基板１（言い換えると、ｐ型ウェル領域ＰＷ）内に注入される。半導体領域ＮＳＤは、半導体領域ＥＸＮよりも高不純物濃度で、半導体領域ＥＸＮよりも深く形成される。
ＨＮ領域ＨＮＲでは、高耐圧ゲート電極ＨＧＮ、オフセットスペーサＯＳ１、ＯＳ２、絶縁膜ＩＬ１、側壁絶縁膜ＳＷ１および側壁絶縁膜ＳＷ２は、イオン注入のマスクとして機能する。そして、ｎ型不純物は、高耐圧ゲート電極ＨＧＮ、オフセットスペーサＯＳ１、ＯＳ２、絶縁膜ＩＬ１、側壁絶縁膜ＳＷ１および側壁絶縁膜ＳＷ２の外側から半導体基板１（言い換えると、ｐ型ウェル領域ＰＷ）内に注入される。半導体領域ＮＳＤは、半導体領域ＮＬＤ３よりも高不純物濃度で、半導体領域ＮＬＤ３よりも浅く形成される。
次に、半導体領域ＮＳＤ形成用のマスク膜を除去した後、図１２に示すように、半導体領域（高濃度半導体領域）ＰＳＤを形成する為に、ｐ型不純物であるボロン（Ｂ）を、半導体基板１の主面にほぼ垂直な方向からのイオン注入法によって導入する。不純物の注入量（ドーズ量）は、例えば、５×１０１５／ｃｍ２であり、注入エネルギーは、例えば、２ＫｅＶである。ｐ型不純物のイオン注入工程では、ＬＰ領域ＬＰＲおよびＨＰ領域ＨＰＲを露出し、ＬＮ領域ＬＮＲおよびＨＮ領域ＨＮＲを覆うマスク膜（例えば、レジスト膜）を用いて、ＬＰ領域ＬＰＲおよびＨＰ領域ＨＰＲに選択的にｐ型不純物を導入する。
ＬＰ領域ＬＰＲでは、低耐圧ゲート電極ＬＧＰ、オフセットスペーサＯＳ１、ＯＳ２、絶縁膜ＩＬ１および側壁絶縁膜ＳＷ２は、イオン注入のマスクとして機能し、ｐ型不純物は、低耐圧ゲート電極ＬＧＰ、オフセットスペーサＯＳ１、ＯＳ２、絶縁膜ＩＬ１および側壁絶縁膜ＳＷ２の外側から半導体基板１（言い換えると、ｎ型ウェル領域ＮＷ）内に注入される。半導体領域ＰＳＤは、半導体領域ＥＸＰよりも高不純物濃度で、半導体領域ＥＸＰよりも深く形成される。
ＨＰ領域ＨＰＲでは、高耐圧ゲート電極ＨＧＰ、オフセットスペーサＯＳ１、ＯＳ２、絶縁膜ＩＬ１、側壁絶縁膜ＳＷ１および側壁絶縁膜ＳＷ２は、イオン注入のマスクとして機能する。そして、ｐ型不純物は、高耐圧ゲート電極ＨＧＰ、オフセットスペーサＯＳ１、ＯＳ２、絶縁膜ＩＬ１、側壁絶縁膜ＳＷ１および側壁絶縁膜ＳＷ２の外側から半導体基板１（言い換えると、ｎ型ウェル領域ＮＷ）内に注入される。半導体領域ＰＳＤは、半導体領域ＰＬＤ３よりも高不純物濃度で、半導体領域ＰＬＤ３よりも浅く形成される。
次に、半導体領域ＰＳＤ形成用のマスク膜を除去した後、図１３に示すように、シリサイド層ＳＬを形成する。シリサイド層ＳＬは、例えば、コバルトシリサイド（ＣｏＳｉ）層、ニッケルシリサイド（ＮｉＳｉ）層、プラチナ（Ｐｔ）含有ニッケルシリサイド（ＮｉＳｉ）層等で構成される。
ＬＮ領域ＬＮＲにおいて、シリサイド層ＳＬは、側壁絶縁膜ＳＷ２および素子分離領域ＳＴＩから露出した、半導体領域ＮＳＤの上面に形成されている。さらに、シリサイド層ＳＬは、低耐圧ゲート電極ＬＧＮの上面に形成されている。シリサイド層ＳＬは、平面視および断面視において、半導体領域ＮＳＤ又は素子分離領域ＳＴＩで包含されており、半導体領域ＥＸＮには接触していない。
ＬＰ領域ＬＰＲにおいても、シリサイド層ＳＬは、上記ＬＮ領域ＬＮＲと同様の構成となっている。
ＨＮ領域ＨＮＲにおいて、シリサイド層ＳＬは、側壁絶縁膜ＳＷ２および素子分離領域ＳＴＩから露出した、半導体領域ＮＳＤの上面に形成されている。さらに、シリサイド層ＳＬは、高耐圧ゲート電極ＨＧＮの上面に形成されている。シリサイド層ＳＬは、平面視および断面視において、半導体領域ＮＳＤ又は素子分離領域ＳＴＩで包含されており、半導体領域ＮＬＤ３、ＮＬＤ２、ＮＬＤ１には接触していない。
ＨＰ領域ＨＰＲにおいても、シリサイド層ＳＬは、上記ＨＮ領域ＨＮＲと同様の構成となっている。
次に、半導体基板１の主面上に、複数の開口を有する層間絶縁膜ＩＦを形成する。層間絶縁膜ＩＦは、酸化シリコン膜、窒化シリコン膜、または、窒化シリコン膜と窒化シリコン膜上に形成された酸化シリコン膜との積層膜等の絶縁膜（無機絶縁膜）からなる。層間絶縁膜ＩＦの開口は、半導体領域ＰＳＤ、ＮＳＤの表面に形成されたシリサイド層ＳＬの上面（表面）を一部露出している。
次に、層間絶縁膜ＩＦの開口内に、金属膜からなるプラグ電極ＰＧを形成する。プラグ電極ＰＧは、窒化タングステン（ＴｉＷ）膜又は窒化チタン（ＴｉＮ）膜等のバリア膜と、タングステン（Ｗ）との積層構造となっている。シリサイド層ＳＬの表面および開口の側壁にバリア膜が形成され、バリア膜上にタングステン膜が形成されている。
次に、層間絶縁膜ＩＦ上面に、プラグ電極ＰＧに接触するように複数の配線ＷＬを形成する。複数の配線ＷＬは、アルミニウム（Ａｌ）膜または銅（Ｃｕ）膜を主体とする金属膜であるが、微量の不純物を含んでも良い。例えば、銅、シリコンを含有するアルミニウム膜、またはパラジウムを含有する銅膜等も含まれる。
上記の工程を経て、図１に示す半導体装置が完成する。
本実施の形態の半導体装置の製造方法による主な特徴を、以下に述べる。
本実施の形態である、ゲート電極と、ソース領域およびドレイン領域と、を有するトランジスタを含む半導体装置の製造方法は、主面を有する半導体基板１を準備する工程、半導体基板１の主面に、ｐ型ウェル領域ＰＷ（第１導電型のウェル領域）を形成する工程、半導体基板１の主面上に、高耐圧ゲート電極ＨＧＮ（ゲート電極）を形成する工程、高耐圧ゲート電極ＨＧＮ（ゲート電極）の外側であって、半導体基板１の主面に垂直な方向から４５°傾斜した方向から、ｎ型（第１導電型と反対の導電型である第２導電型）のリン（第１不純物）をイオン注入して、ｐ型ウェル領域ＰＷ（第１導電型のウェル領域）内に半導体領域ＮＬＤ１（第１半導体領域）を形成する工程、高耐圧ゲート電極ＨＧＮ（ゲート電極）の側壁上に側壁絶縁膜ＳＷ１（第１側壁絶縁膜）を形成する工程、高耐圧ゲート電極ＨＧＮ（ゲート電極）および側壁絶縁膜ＳＷ１（第１側壁絶縁膜）の外側であって、半導体基板１の主面に垂直な方向から４５°傾斜した方向から、ｎ型のリン（第２不純物）をイオン注入して、ｐ型ウェル領域ＰＷ（第１導電型のウェル領域）内に半導体領域ＮＬＤ２（第２半導体領域）を形成する工程、側壁絶縁膜ＳＷ１（第１側壁絶縁膜）上に側壁絶縁膜ＳＷ２（第２側壁絶縁膜）を形成する工程、高耐圧ゲート電極ＨＧＮ（ゲート電極）、側壁絶縁膜ＳＷ１（第１側壁絶縁膜）および側壁絶縁膜ＳＷ２（第２側壁絶縁膜）の外側であって、半導体基板１の主面に対して垂直な方向から、ｎ型のヒ素（第３不純物）をイオン注入して、ｐ型ウェル領域ＰＷ（第１導電型のウェル領域）内に半導体領域ＮＳＤ（第３半導体領域）を形成する工程、半導体領域ＮＳＤ（第３半導体領域）の表面に、シリサイド層ＳＬ（シリサイド層）を形成する工程、を有する。そして、半導体領域ＮＬＤ１（第１半導体領域）、半導体領域ＮＬＤ２（第２半導体領域）および半導体領域ＮＳＤ（第３半導体領域）は、ソース領域またはドレイン領域を構成し、半導体領域ＮＬＤ１（第１半導体領域）の不純物濃度は、半導体領域ＮＬＤ２（第２半導体領域）の不純物濃度よりも低く、リン（第１不純物）のイオン注入エネルギーは、リン（第２不純物）のイオン注入エネルギーよりも大きい。
本実施の形態の半導体装置の製造方法によれば、リン（第１不純物）のイオン注入エネルギーを、リン（第２不純物）のイオン注入エネルギーよりも大きくすることで、半導体領域ＮＬＤ２より低濃度の半導体領域ＮＬＤ１が、ｐ型ウェル領域ＰＷと接する構造となる。これにより、半導体領域ＮＬＤ１と半導体領域ＮＬＤ２とを含むソース領域またはドレイン領域とｐ型ウェルＰＷとの間の耐圧を向上させることができる。
また、半導体基板１の主面に対して垂直な方向から４５°傾斜した方向からリン（第１不純物）をイオン注入することにより、半導体領域ＮＬＤ１を形成するので、高耐圧ゲート電極ＨＧＮと半導体領域ＮＬＤ１の重なり幅を広くできる。これにより、ソース領域またはドレイン領域と高耐圧ゲート電極ＨＧＮとの間の耐圧を向上することができる。
また、半導体基板１の主面に対して垂直な方向から４５°傾斜した方向から第１不純物をイオン注入することにより、半導体領域ＮＬＤ１を形成するので、高耐圧ゲート電極ＨＧＮ（ゲート電極）と半導体領域ＮＬＤ１の重なり幅を広くでき、ｐ型ウェル領域ＰＷと接する半導体領域ＮＬＤ１を浅くできる。従って、ソース領域またはドレイン領域と高耐圧ゲート電極ＨＧＮ間の耐圧向上、および、ソース領域またはドレイン領域とｐ型ウェルＰＷ間の耐圧向上が可能となる。
また、半導体領域ＮＬＤ１形成用のリン（第１不純物）は、高耐圧ゲート電極ＨＧＮの外側から注入し、半導体領域ＮＬＤ２形成用のリン（第２不純物）は、高耐圧ゲート電極ＨＧＮおよび側壁絶縁膜ＳＷ１の外側から注入する。これにより、高耐圧ゲート電極ＨＧＮの下部における、半導体領域ＮＬＤ１のチャネル形成領域側の端部と、半導体領域ＮＬＤ２のチャネル形成領域側の端部との距離を、側壁絶縁膜がない場合に比べ、大きくすることができる。つまり、高耐圧ゲート電極ＨＧＮの下部における、半導体領域ＮＬＤ１の長さを大きくできるため、ソース領域またはドレイン領域と高耐圧ゲート電極ＨＧＮとの間の耐圧を向上することができる。
また、半導体領域ＮＬＤ１（第１半導体領域）形成用の第１不純物および半導体領域ＮＬＤ２（第２半導体領域）形成用の第２不純物として、リン（Ｐ）を用い、半導体領域ＮＳＤ（第３半導体領域）形成用の第３不純物として、リン（Ｐ）よりも拡散係数の小さいヒ素（Ａｓ）を用いた。従って、高不純物濃度の半導体領域ＮＳＤの不純物が、低不純物濃度の半導体領域ＮＬＤ１、ＮＬＤ２の外側にまで拡散することはない。
半導体領域ＮＬＤ１（第１半導体領域）形成用の第１不純物のイオン注入エネルギーを、半導体領域ＮＳＤ（第３半導体領域）形成用の第３不純物のイオン注入エネルギーよりも大きくしているため、半導体領域ＮＳＤを半導体領域ＮＬＤ１で内包することができ、半導体領域ＮＬＤ１とｐ型ウェル領域ＰＷ（ウェル領域）とでＰＮ接合を形成することができる。
なお、高耐圧ｎ型トランジスタＨＴＮを例に説明したが、高耐圧ｐ型トランジスタＨＴＰでも同様の効果がある。
また、本実施の形態である、第１ゲート電極と、第１ソース領域および第１ドレイン領域と、を有する第１トランジスタと、第２ゲート電極と、第２ソース領域および第２ドレイン領域と、を有する第２トランジスタと、を含む半導体装置の製造方法は、その主面に、高耐圧ｎ型トランジスタＨＴＮ（第１トランジスタ）を形成するＨＮ領域ＨＮＲ（第１領域）と、低耐圧ｎ型トランジスタＬＴＮ（第２トランジスタ）を形成するＬＮ領域ＬＮＲ（第２領域）と、を有する半導体基板１を準備する工程、ＨＮ領域ＨＮＲ（第１領域）の半導体基板１の主面に、ｐ型ウェル領域ＰＷ（第１導電型の第１ウェル領域）を形成し、ＬＮ領域ＬＮＲ（第２領域）の半導体基板１の主面に、ｐ型ウェル領域ＰＷ（第１導電型の第２ウェル領域）を形成する工程、ＨＮ領域ＨＮＲ（第１領域）の半導体基板１の主面上に、高耐圧ゲート絶縁膜ＧＩＨ（第１ゲート絶縁膜）を形成し、ＬＮ領域ＬＮＲ（第２領域）の半導体基板１の主面上に、低耐圧ゲート絶縁膜ＧＩＬ（第２ゲート絶縁膜）を形成する工程、高耐圧ゲート絶縁膜ＧＩＨ（第１ゲート絶縁膜）上に高耐圧ゲート電極ＨＧＮ（第１ゲート電極）を形成し、低耐圧ゲート絶縁膜ＧＩＬ（第２ゲート絶縁膜）上に低耐圧ゲート電極ＬＧＮ（第２ゲート電極）を形成する工程、高耐圧ゲート電極ＨＧＮ（第１ゲート電極）の外側であって、半導体基板１の主面に垂直な方向から４５°傾斜した方向から、ｎ型（第１導電型と反対の導電型である第２導電型）のリン（第１不純物）をイオン注入して、ｐ型ウェル領域ＰＷ（第１ウェル領域）内に半導体領域ＮＬＤ１（第１半導体領域）を形成する工程、高耐圧ゲート電極ＨＧＮ（第１ゲート電極）および低耐圧ゲート電極ＬＧＮ（第２ゲート電極）の側壁上にオフセットスペーサＯＳ１（第１側壁絶縁膜）を形成する工程、低耐圧ゲート電極ＬＧＮ（第２ゲート電極）およびオフセットスペーサＯＳ１（第１側壁絶縁膜）の外側であって、ｎ型（第２導電型）のヒ素（第２不純物）をイオン注入して、ｐ型ウェル領域ＰＷ（第２ウェル領域）内に半導体領域ＥＸＮ（第２半導体領域）を形成する工程、高耐圧ゲート電極ＨＧＮ（第１ゲート電極）および低耐圧ゲート電極ＬＧＮ（第２ゲート電極）のオフセットスペーサＯＳ１（第１側壁絶縁膜）上に側壁絶縁膜ＳＷ１（第２側壁絶縁膜）を形成する工程、高耐圧ゲート電極ＨＧＮ（第１ゲート電極）、オフセットスペーサＯＳ１（第１側壁絶縁膜）および側壁絶縁膜ＳＷ１（第２側壁絶縁膜）の外側であって、半導体基板１の主面に垂直な方向から４５°傾斜した方向から、ｎ型（第２導電型）のリン（第３不純物）をイオン注入して、ｐ型ウェル領域ＰＷ（第１ウェル領域）に半導体領域ＮＬＤ２（第３半導体領域）を形成する工程、ＨＮ領域ＨＮＲ（第１領域）において、側壁絶縁膜ＳＷ１（第２側壁絶縁膜）上に側壁絶縁膜ＳＷ２（第３側壁絶縁膜）を形成する工程、高耐圧ゲート電極ＨＧＮ（第１ゲート電極）、オフセットスペーサＯＳ１（第１側壁絶縁膜）、側壁絶縁膜ＳＷ１（第２側壁絶縁膜）および側壁絶縁膜ＳＷ２（第３側壁絶縁膜）の外側であって、半導体基板１の主面に対して垂直な方向から、ｎ型（第２導電型）のヒ素（第４不純物）をイオン注入して、ｐ型ウェル領域ＰＷ（第１ウェル領域）に半導体領域ＮＳＤ（第４半導体領域）を形成する工程、半導体領域ＮＳＤ（第４半導体領域）の表面に、シリサイド層ＳＬ（シリサイド層）を形成する工程、を有する。そして、半導体領域ＮＬＤ１（第１半導体領域）、半導体領域ＮＬＤ２（第３半導体領域）および半導体領域ＮＳＤ（第４半導体領域）は、第１ソース領域または第１ドレイン領域を構成し、半導体領域ＥＸＮ（第２半導体領域）は、第２ソース領域または第２ドレイン領域を構成し、半導体領域ＮＬＤ１（第１半導体領域）の不純物濃度は、半導体領域ＮＬＤ２（第３半導体領域）の不純物濃度よりも低く、リン（第１不純物）のイオン注入エネルギーは、リン（第３不純物）のイオン注入エネルギーよりも大きい。
本実施の形態の半導体装置の製造方法によれば、半導体領域ＮＬＤ１（第１半導体領域）を形成する為のリン（第１不純物）は、半導体基板の主面に垂直な方向から４５°傾斜した方向から、ｐ型ウェル領域ＰＷ（第１ウェル領域）内にイオン注入し、半導体領域ＥＸＮ（第２半導体領域）を形成する為のヒ素（第２不純物）は、オフセットスペーサＯＳ１（第１側壁絶縁膜）の外側からｐ型ウェル領域ＰＷ（第２ウェル領域）内にイオン注入している。これにより、高耐圧ゲート電極ＨＧＮ（第１ゲート電極）と半導体領域ＮＬＤ１の重なり幅を広くでき、低耐圧ゲート電極ＬＧＮ（第２ゲート電極）と半導体領域ＥＸＮとの重なり幅を狭くすることができる。つまり、高耐圧ｎ型トランジスタＨＴＮ（第１トランジスタ）のソース領域またはドレイン領域と高耐圧ゲート電極ＨＧＮとの間の耐圧を向上することができる。さらに、低耐圧ｎ型トランジスタＬＴＮ（第２トランジスタ）のソース領域とドレイン領域間の距離を、低耐圧ゲート電極ＬＧＮのゲート長と同等に広く（長く）出来るため、低耐圧ｎ型トランジスタＬＴＮの短チャネル効果を低減することができる。
また、半導体領域ＥＸＮ（第２半導体領域）を形成する為のヒ素（第２不純物）は、半導体基板１の主面に対して、ほぼ垂直な方向からイオン注入しているので、更に、低耐圧ｎ型トランジスタＬＴＮの短チャネル効果を低減できる。
なお、高耐圧ｎ型トランジスタＨＴＮと低耐圧ｎ型トランジスタＬＴＮを例に説明したが、高耐圧ｐ型トランジスタＨＴＰと低耐圧ｐ型トランジスタＬＴＰでも同様の効果がある。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１ 半導体基板
ＡＣＴ 活性領域
ＥＸＮ、ＥＸＰ 半導体領域
ＧＩＨ 高耐圧ゲート絶縁膜
ＧＩＬ 低耐圧ゲート絶縁膜
ＨＧＮ、ＨＧＰ 高耐圧ゲート電極
ＨＴＮ 高耐圧ｎ型トランジスタ
ＨＴＰ 高耐圧ｐ型トランジスタ
ＨＮＲ ＨＮ領域
ＨＰＲ ＨＰ領域
ＩＦ 層間絶縁膜
ＩＬ１、ＩＬ２、ＩＬ３ 絶縁膜
ＬＧＮ、ＬＧＰ 低耐圧ゲート電極
ＬＴＮ 低耐圧ｎ型トランジスタ
ＬＴＰ 低耐圧ｐ型トランジスタ
ＬＮＲ ＬＮ領域
ＬＰＲ ＬＰ領域
ＮＬＤ１、ＮＬＤ２、ＮＬＤ３ 半導体領域
ＮＳＤ 半導体領域
ＮＷ ｎ型ウェル領域
ＯＳ１、ＯＳ２ オフセットスペーサ
ＰＧ プラグ電極
ＰＬＤ１、ＰＬＤ２、ＰＬＤ３ 半導体領域
ＰＳＤ 半導体領域
ＰＷ ｐ型ウェル領域
ＳＬ シリサイド層
ＳＴＩ 素子分離領域
ＳＷ１、ＳＷ２ 側壁絶縁膜
ＷＬ 配線

Claims (15)

  1. ゲート電極と、ソース領域およびドレイン領域と、を有するトランジスタを含む半導体装置の製造方法であって、
    （ａ）主面を有する半導体基板を準備する工程、
    （ｂ）前記半導体基板に、第１導電型のウェル領域を形成する工程、
    （ｃ）前記半導体基板の主面上に、前記ゲート電極を形成する工程、
    （ｄ）前記ゲート電極の外側であって、前記半導体基板の主面に垂直な方向から４５°傾斜した方向から、前記第１導電型と反対の導電型である第２導電型の第１不純物をイオン注入して、前記ウェル領域内に第１半導体領域を形成する工程、
    （ｅ）前記ゲート電極の側壁上に第１側壁絶縁膜を形成する工程、
    （ｆ）前記ゲート電極および前記第１側壁絶縁膜の外側であって、前記半導体基板の主面に垂直な方向から４５°傾斜した方向から、前記第２導電型の第２不純物をイオン注入して、前記ウェル領域内に第２半導体領域を形成する工程、
    （ｇ）前記第１側壁絶縁膜上に第２側壁絶縁膜を形成する工程、
    （ｈ）前記ゲート電極、前記第１側壁絶縁膜および前記第２側壁絶縁膜の外側であって、前記半導体基板の主面に対して垂直な方向から、前記第２導電型の第３不純物をイオン注入して、前記ウェル領域内に第３半導体領域を形成する工程、
    （ｉ）前記第３半導体領域の表面に、シリサイド層を形成する工程、
    を有し、
    前記第１半導体領域、前記第２半導体領域および前記第３半導体領域は、前記ソース領域または前記ドレイン領域を構成し、
    前記第１半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも低く、
    前記第１不純物のイオン注入エネルギーは、前記第２不純物のイオン注入エネルギーよりも大きい、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法であって、
    前記第１不純物と前記第２不純物は、リンである、半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法であって、
    前記第３不純物は、ヒ素である、半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法であって、
    前記第３半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高い、半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法であって、
    前記第１不純物のイオン注入エネルギーは、前記第３不純物のイオン注入エネルギーよりも大きい、半導体装置の製造方法。
  6. 第１ゲート電極と、第１ソース領域および第１ドレイン領域と、を有する第１トランジスタと、第２ゲート電極と、第２ソース領域および第２ドレイン領域と、を有する第２トランジスタと、を含む半導体装置の製造方法であって、
    （ａ）その主面に、前記第１トランジスタを形成する第１領域と、前記第２トランジスタを形成する第２領域と、を有する半導体基板を準備する工程、
    （ｂ）前記第１領域の前記半導体基板に、第１導電型の第１ウェル領域を形成し、前記第２領域の前記半導体基板に、前記第１導電型の第２ウェル領域を形成する工程、
    （ｃ）前記第１領域の前記半導体基板の主面上に、第１ゲート絶縁膜を形成し、前記第２領域の前記半導体基板の主面上に、第２ゲート絶縁膜を形成する工程、
    （ｄ）前記第１ゲート絶縁膜上に前記第１ゲート電極を形成し、前記第２ゲート絶縁膜上に前記第２ゲート電極を形成する工程、
    （ｅ）前記第１ゲート電極の外側であって、前記半導体基板の主面に垂直な方向から４５°傾斜した方向から、前記第１導電型と反対の導電型である第２導電型の第１不純物をイオン注入して、前記第１ウェル領域内に第１半導体領域を形成する工程、
    （ｆ）前記第１ゲート電極および前記第２ゲート電極の側壁上に第１側壁絶縁膜を形成する工程、
    （ｇ）前記第２ゲート電極および前記第１側壁絶縁膜の外側であって、前記第２導電型の第２不純物をイオン注入して、前記第２ウェル領域内に第２半導体領域を形成する工程、
    （ｈ）前記第１ゲート電極および前記第２ゲート電極の前記第１側壁絶縁膜上に第２側壁絶縁膜を形成する工程、
    （ｉ）前記第１ゲート電極、前記第１側壁絶縁膜および前記第２側壁絶縁膜の外側であって、前記半導体基板の主面に垂直な方向から４５°傾斜した方向から、前記第２導電型の第３不純物をイオン注入して、前記第１ウェル領域に第３半導体領域を形成する工程、
    （ｊ）前記第１領域において、前記第２側壁絶縁膜上に第３側壁絶縁膜を形成する工程、
    （ｋ）前記第１ゲート電極、前記第１側壁絶縁膜、前記第２側壁絶縁膜および前記第３側壁絶縁膜の外側であって、前記半導体基板の主面に対して垂直な方向から、前記第２導電型の第４不純物をイオン注入して、前記第１ウェル領域に第４半導体領域を形成する工程、
    （ｌ）前記第４半導体領域の表面に、シリサイド層を形成する工程、
    を有し、
    前記第１半導体領域、前記第３半導体領域および前記第４半導体領域は、前記第１ソース領域または前記第１ドレイン領域を構成し、
    前記第２半導体領域は、前記第２ソース領域または前記第２ドレイン領域を構成し、
    前記第１半導体領域の不純物濃度は、前記第３半導体領域の不純物濃度よりも低く、
    前記第１不純物のイオン注入エネルギーは、前記第３不純物のイオン注入エネルギーよりも大きい、半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法において、
    前記第１ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜の膜厚よりも厚い、半導体装置の製造方法。
  8. 請求項６に記載の半導体装置の製造方法において、
    前記第１不純物のイオン注入エネルギーは、前記第２不純物のイオン注入エネルギーよりも大きい、半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記第２不純物は、前記半導体基板の主面に対して垂直な方向からイオン注入する、半導体装置の製造方法。
  10. 請求項６に記載の半導体装置の製造方法において、
    前記第２半導体領域の不純物濃度は、前記第１半導体領域および前記第３半導体領域の不純物濃度よりも高い、半導体装置の製造方法。
  11. 請求項６に記載の半導体装置の製造方法において、
    前記第１側壁絶縁膜の幅は、前記第２側壁絶縁膜の幅よりも狭い、半導体装置の製造方法。
  12. 請求項６に記載の半導体装置の製造方法において、
    前記工程（ｈ）と前記工程（ｉ）との間に、さらに、
    （ｍ）前記第２領域において、前記第２側壁絶縁膜を除去する工程、
    を有し、
    前記工程（ｊ）では、前記第２領域において、前記第２ゲート電極の側壁上に、前記第３側壁絶縁膜を形成し、
    前記工程（ｋ）では、前記第２領域において、前記第２ゲート電極、第１側壁絶縁膜および前記第３側壁絶縁膜の外側から、前記第４不純物を前記第２ウェル領域内にイオン注入して、第５半導体領域が形成される、半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記第２半導体領域および前記第５半導体領域は、前記第２ソース領域または前記第２ドレイン領域を構成する、半導体装置の製造方法。
  14. 請求項６に記載の半導体装置の製造方法において、
    前記工程（ｈ）と前記工程（ｊ）との間に、さらに、
    （ｎ）前記第１領域において、前記第１ゲート電極、第１側壁絶縁膜および前記第２側壁絶縁膜の外側から、前記第２導電型の第５不純物を前記第１ウェル領域内にイオン注入して、第６半導体領域を形成する工程、
    を有し、
    前記第５不純物は、前記半導体基板の主面に垂直な方向からイオン注入する、半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法において、
    前記第６半導体領域の不純物濃度は、前記第３半導体領域の不純物濃度よりも高い、半導体装置の製造方法。
JP2015088278A 2015-04-23 2015-04-23 半導体装置の製造方法 Pending JP2016207853A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015088278A JP2016207853A (ja) 2015-04-23 2015-04-23 半導体装置の製造方法
US15/091,370 US9553024B2 (en) 2015-04-23 2016-04-05 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015088278A JP2016207853A (ja) 2015-04-23 2015-04-23 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2016207853A true JP2016207853A (ja) 2016-12-08

Family

ID=57148615

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015088278A Pending JP2016207853A (ja) 2015-04-23 2015-04-23 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US9553024B2 (ja)
JP (1) JP2016207853A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180130434A (ko) * 2017-05-29 2018-12-07 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치의 제조 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6723775B2 (ja) * 2016-03-16 2020-07-15 エイブリック株式会社 半導体装置および半導体装置の製造方法
US10651171B2 (en) 2016-12-15 2020-05-12 Taiwan Semiconductor Manufacturing Co. Ltd. Integrated circuit with a gate structure and method making the same
CN110034013B (zh) * 2018-01-12 2021-10-15 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法
US11742348B2 (en) * 2021-02-24 2023-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01212471A (ja) * 1988-02-19 1989-08-25 Mitsubishi Electric Corp Ｍｏｓ型トランジスタ及びその製造方法
JPH04180634A (ja) * 1990-11-15 1992-06-26 Nec Kyushu Ltd 半導体装置の製造方法
JPH0536719A (ja) * 1990-11-05 1993-02-12 Mitsubishi Electric Corp 半導体装置の製造方法
JPH0613401A (ja) * 1992-04-03 1994-01-21 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US5372957A (en) * 1993-07-22 1994-12-13 Taiwan Semiconductor Manufacturing Company Multiple tilted angle ion implantation MOSFET method
JP2000307113A (ja) * 1999-04-26 2000-11-02 Mitsubishi Electric Corp 半導体装置及びその製造方法並びに半導体集積回路
JP2003124338A (ja) * 2001-10-09 2003-04-25 Sharp Corp 半導体装置及びその製造方法
JP2006196493A (ja) * 2005-01-11 2006-07-27 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2007335756A (ja) * 2006-06-16 2007-12-27 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2012059932A (ja) * 2010-09-09 2012-03-22 Renesas Electronics Corp 半導体装置およびその製造方法
JP2014093306A (ja) * 2012-10-31 2014-05-19 Renesas Electronics Corp 半導体装置の製造方法および半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940004446B1 (ko) 1990-11-05 1994-05-25 미쓰비시뎅끼 가부시끼가이샤 반도체장치의 제조방법
JPH09275149A (ja) 1996-04-04 1997-10-21 Taiwan Moshii Denshi Kofun Yugenkoshi 相補式ｍｏｓ電界効果トランジスタの製造方法
KR100260044B1 (ko) 1997-11-25 2000-07-01 윤종용 고속/고성능 모스 트랜지스터 및 그 제조방법
JP2010183022A (ja) * 2009-02-09 2010-08-19 Renesas Electronics Corp 半導体装置およびその製造方法
US8653607B2 (en) * 2011-06-17 2014-02-18 Texas Instruments Incorporated Method for 1/F noise reduction in NMOS devices
JP6193695B2 (ja) * 2013-09-13 2017-09-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01212471A (ja) * 1988-02-19 1989-08-25 Mitsubishi Electric Corp Ｍｏｓ型トランジスタ及びその製造方法
JPH0536719A (ja) * 1990-11-05 1993-02-12 Mitsubishi Electric Corp 半導体装置の製造方法
JPH04180634A (ja) * 1990-11-15 1992-06-26 Nec Kyushu Ltd 半導体装置の製造方法
JPH0613401A (ja) * 1992-04-03 1994-01-21 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US5372957A (en) * 1993-07-22 1994-12-13 Taiwan Semiconductor Manufacturing Company Multiple tilted angle ion implantation MOSFET method
JP2000307113A (ja) * 1999-04-26 2000-11-02 Mitsubishi Electric Corp 半導体装置及びその製造方法並びに半導体集積回路
JP2003124338A (ja) * 2001-10-09 2003-04-25 Sharp Corp 半導体装置及びその製造方法
JP2006196493A (ja) * 2005-01-11 2006-07-27 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2007335756A (ja) * 2006-06-16 2007-12-27 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2012059932A (ja) * 2010-09-09 2012-03-22 Renesas Electronics Corp 半導体装置およびその製造方法
JP2014093306A (ja) * 2012-10-31 2014-05-19 Renesas Electronics Corp 半導体装置の製造方法および半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180130434A (ko) * 2017-05-29 2018-12-07 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치의 제조 방법
KR102416132B1 (ko) 2017-05-29 2022-07-04 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
US20160315013A1 (en) 2016-10-27
US9553024B2 (en) 2017-01-24

Similar Documents

Publication Publication Date Title
US9960274B2 (en) FinFET device for device characterization
KR102068395B1 (ko) 낮은 소스-드레인 저항을 갖는 반도체 소자 구조 및 그 제조 방법
US20140021534A1 (en) Integration of high voltage trench transistor with low voltage cmos transistor
JP6659485B2 (ja) 半導体装置およびその製造方法
US9972679B2 (en) Semiconductor device
KR101531882B1 (ko) 반도체 소자 및 그 제조 방법
US8119460B2 (en) Semiconductor device and method of forming the same
JP2014107302A (ja) 半導体装置
JP2016207853A (ja) 半導体装置の製造方法
US9768054B2 (en) High voltage device with low Rdson
JP2018032760A (ja) 半導体装置の製造方法
US20060255369A1 (en) High-voltage semiconductor device and method of manufacturing the same
JP7398339B2 (ja) 半導体装置
JP2012216577A (ja) 絶縁ゲート型半導体装置
KR20060013110A (ko) 반도체소자의 제조방법
JP2013191808A (ja) 半導体装置及び半導体装置の製造方法
JP2014093306A (ja) 半導体装置の製造方法および半導体装置
JP2013004791A (ja) 半導体装置およびその製造方法
CN107978599B (zh) 半导体结构及其形成方法、测量电容的方法
CN113437148B (zh) 半导体结构及其形成方法
US11961909B2 (en) Semiconductor device including a MISFET and method of manufacturing the same
JP5280121B2 (ja) 半導体装置およびその製造方法
JP2019046875A (ja) 半導体装置およびその製造方法
JP4746600B2 (ja) 縦型ｍｏｓｆｅｔの製造方法
JP2017005057A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171127

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180719

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180807

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190226