CN110034013B - 半导体装置的制造方法 - Google Patents

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Abstract

本发明公开了半导体装置的制造方法，涉及半导体技术领域。该方法包括：提供半导体结构，半导体结构包括：半导体衬底，半导体衬底包括第一掺杂区；和在第一掺杂区上的第一栅极结构；在第一掺杂区中形成分别位于第一栅极结构两侧的源极和漏极；以及通过离子注入工艺向源极和漏极注入具有与源极和漏极的导电类型相同的掺杂物，其中，离子注入的方向与第一掺杂区的上表面成夹角，倾斜注入的离子可以提高晶体管的漏极电流，能够提高半导体装置的性能。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体技术领域，特别涉及半导体装置的制造方法。
背景技术
PMOS晶体管的空穴迁移率低，因而与NMOS晶体管相比，在MOS晶体管的几何尺寸和工作电压绝对值相等的情况下，PMOS晶体管的跨导小于NMOS晶体管的跨导。目前，为了提高PMOS空穴迁移率引入了硅锗SiGe工艺，SiGe工艺使用具有较大应力的SiGe源/漏区替换传统的源/漏区。在SiGe工艺中，蚀刻掉PMOS的漏区/源区的硅，然后采用SiGe外延工艺。在部分源极或漏极中具有完整的
“SiGe”，例如于SA205(半导体有源区的源极或漏极的宽度是205nm)的PMOS,部分源极或漏极中具有半个“SiGe”，例如SA75(有源区的源极或漏极的宽度是75nm)的PMOS。由于SiGe生长是用epi方法生长在硅上面，没有硅的地方自然没有SiGe生长，而对于SA75器件有源区与sti交界处在sti侧是没有SiGe生长的。由于具有半个“SiGe”的源极或漏极的应力小，则电荷速度慢。在现有工艺中，由于在SA75的PMOS2中的“SiGe”体积小于SA205的PMOS1中的“SiGe”，则
PMOS2的Idsat(漏极电流)比PMOS1(漏极电流)的小
Figure BDA0001545726120000011
左右，易引起芯片和晶圆之间的不匹配。
发明内容
本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了新的技术方案。
本发明一个实施例的目的之一是：提供一种半导体装置的制造方法，注入具有与源极和漏极的导电类型相同的掺杂物的方向与第一掺杂区的上表面成夹角，能够提高漏极电流。
根据本发明的第一方面，提供了一种半导体装置的制造方法，包括：提供半导体结构，所述半导体结构包括：半导体衬底，所述半导体衬底包括第一掺杂区；和在所述第一掺杂区上的第一栅极结构；在所述第一掺杂区中形成分别位于所述第一栅极结构两侧的源极和漏极；以及通过离子注入工艺向所述源极和所述漏极注入掺杂物，其中，所述掺杂物的导电类型与所述源极和所述漏极的导电类型相同，所述离子注入的方向与所述第一掺杂区的上表面成夹角。
在一些实施例中，提供半导体结构的步骤中，所述半导体结构还包括：与所述第一掺杂区隔离开的第二掺杂区，以及在所述第一掺杂区与所述第二掺杂区之间的沟槽隔离部；其中，所述源极或所述漏极位于所述第一掺杂区的靠近所述沟槽隔离部的边缘处；所述离子注入的方向朝向在所述边缘处的源极或漏级的靠近所述沟槽隔离部的斜面。
在一些实施例中，所述离子注入的方向与所述第一掺杂区的上表面成夹角为0－30度。
在一些实施例中，在提供半导体结构的步骤中，所述半导体结构还包括：在所述第二掺杂区上的第二栅极结构，以及覆盖所述第二掺杂区和所述第二栅极结构的硬掩模层；在执行所述离子注入之后，去除所述硬掩模层。
在一些实施例中，向所述源极和所述漏极注入掺杂物的材质包括：硼、氟化硼。
在一些实施例中，在所述半导体衬底中形成分别位于所述栅极结构两侧的源极和漏极包括：在所述半导体衬底中形成分别位于所述栅极结构两侧的第一凹陷和第二凹陷；以及在所述第一凹陷和所述第二凹陷中分别外延形成源极和漏极。
在一些实施例中，所述源极和所述漏极的导电类型与所述第一掺杂区的导电类型相反。
在一些实施例中，所述第一掺杂区的导电类型为N型；所述掺杂物的导电类型为P型。
在一些实施例中，所述沟槽隔离部包括：在所述第一掺杂区与所述第二掺杂区之间的沟槽和填充所述沟槽的沟槽绝缘物。
在一些实施例中，所述第一掺杂区与所述第二掺杂区的导电类型相反。
本发明中，在第一掺杂区中形成分别位于第一栅极结构两侧的源极和漏极，通过离子注入工艺向源极和漏极注入具有与源极和漏极的导电类型相同的掺杂物，离子注入的方向与第一掺杂区的上表面成夹角，倾斜注入的离子可以提高晶体管的漏极电流，能够提高半导体装置的性能。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示出根据本发明一些实施例的半导体装置的制造方法的流程图。
图2是示意性地示出根据本发明一些实施例的半导体装置的制造过程中的一个阶段的结构的横截面示意图。
图3是示意性地示出根据本发明一些实施例的半导体装置的制造过程中的一个阶段的结构的横截面示意图。
图4是示意性地示出根据本发明一些实施例的半导体装置的制造过程中的一个阶段的结构的横截面示意图。
图5是示意性地示出根据本发明一些实施例的半导体装置的制造过程中的一个阶段的结构的横截面示意图。
图6是示意性地示出根据本发明一些实施例的半导体装置的制造过程中的进行离子加注后的横截面示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。下文中的“第一”、“第二”等，仅仅为描述上相区别，并没有其它特殊的含义。
图1是示出根据本发明一些实施例的半导体装置的制造方法的流程图。图2至图5分别是示意性地示出根据本发明一些实施例的半导体装置的制造过程中的若干阶段的结构的横截面示意图。下面结合图1以及图2至图5描述本发明实施例的半导体装置的制造过程。
步骤S11，提供半导体结构，半导体结构包括：半导体衬底，半导体衬底包括第一掺杂区和在第一掺杂区上的第一栅极结构。
如图2所示，半导体衬底(例如硅衬底)包括第一掺杂区01。例如第一掺杂区01的导电类型可以为N型。在第一掺杂区01上形成有第一栅极结构21、22、23，在第一栅极结构21、22、23周围设置有电介质层。栅极可以采用多种工艺方法进行制造，例如，采用HKMG(high-k绝缘层-金属蹦极)制造工艺等。在第一掺杂区01中进行蚀刻处理，去除源极、漏极区域内的衬底材料。例如，如图2所示，在半导体衬底中形成分别位于栅极结构21两侧的第一凹陷27和第二凹陷28。
在一些实施例中，如图2所示，在步骤S11中，提供的半导体结构还可以包括与第一掺杂区隔01离开的第二掺杂区02，以及在第一掺杂区01与第二掺杂区02之间的沟槽隔离部15。例如，第一掺杂区01与第二掺杂区02的导电类型相反。
在一些实施例中，该半导体结构还可以包括：在第二掺杂区上的第二栅极结构24，以及覆盖该第二掺杂区02和该第二栅极结构24的硬掩模层26。
例如，硬掩模层26的材质可以为氮化硅等。在硬掩模层26和第二掺杂区02和第二栅极结构24之间有间隔层(例如二氧化硅)25。步骤S12，第一掺杂区中形成分别位于第一栅极结构两侧的源极和漏极。
如图3所示，在第一掺杂区01中形成分别位于第一栅极结构21、22、23两侧的源极11、13和漏极12、14。例如，在第一凹陷27和第二凹陷28中分别外延形成源极11和漏极12。源极11、13和漏极12、14的导电类型与第一掺杂区01的导电类型相反。
在第一掺杂区01中形成源极和漏极的过程中，源极或漏极位于第一掺杂区的靠近沟槽隔离部15的边缘处。如图3所示，源极11位于第一掺杂区01的靠近沟槽隔离部15的边缘处。
步骤S13,通过离子注入工艺向源极和漏极注入具有与源极和漏极的导电类型相同的掺杂物，其中，离子注入的方向与第一掺杂区的上表面成夹角。
如图4所示，通过离子注入工艺向源极11、13和漏极12、14注入具有与源极和漏极的导电类型相同的掺杂物，离子注入的方向与第一掺杂区01的上表面成夹角。
在一些实施例中，本公开实施例形成的半导体器件可以为PMOS晶体管，并且可以是平面型器件。通过倾斜注入可以提高PMOS的漏极电流。例如，通过倾斜注入可以提高SA75PMOS的漏极电流，从而使SA75PMOS与SA205PMOS在同一个级别。
如图4所示，离子注入的方向朝向在边缘处的源极11的靠近沟槽隔离部15的斜面111。离子注入的方向与第一掺杂区01的上表面成夹角为0－30度。离子的材质包括硼、氟化硼等，在离子注入后，使浓度最大处位于PMOS的沟道内部。
在一些实施例中，向源极11、13和漏极12、14注入掺杂物的材质为硼。如图6所示，在硼离子注入后，在源极11、13和漏极12、14中形成硼离子区112、121、131、141。硼离子区112在源极11中的位置比较深，靠近PMOS沟道。
硼离子区112在漏极12中的位置比较浅，距离PMOS沟道远一些，对于同样的注入浓度，对于漏极12的离子注入对PMOS的漏极电流提升更大一些，并且“SiGe”可以提升强度，可以弥补由于“SiGe”不完整而导致与边缘处的漏极11与非边缘出的漏极12等的应力性能差异。
可选地，接下来，如图5所示，在执行离子注入之后，去除硬掩模层26。
上述实施例中的半导体装置的制造方法，在第一掺杂区中形成分别位于第一栅极结构两侧的源极和漏极，通过离子注入工艺向源极和漏极注入具有与源极和漏极的导电类型相同的掺杂物，离子注入的方向与第一掺杂区的上表面成夹角，倾斜注入的离子可以提高PMOS的漏极电流，能够提高半导体装置的性能。
至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (8)

1.一种半导体装置的制造方法，包括：
提供半导体结构，所述半导体结构包括：半导体衬底，所述半导体衬底包括第一掺杂区；和在所述第一掺杂区上的第一栅极结构；
在所述第一掺杂区中形成分别位于所述第一栅极结构两侧的源极和漏极；
其中，所述半导体结构还包括：与所述第一掺杂区隔离开的第二掺杂区，以及在所述第一掺杂区与所述第二掺杂区之间的沟槽隔离部；所述源极或所述漏极位于所述第一掺杂区的靠近所述沟槽隔离部的边缘处；离子注入的方向朝向在所述边缘处的源极或漏级的靠近所述沟槽隔离部的斜面；
通过离子注入工艺向所述源极和所述漏极注入掺杂物，其中，所述掺杂物的导电类型与所述源极和所述漏极的导电类型相同，所述离子注入的方向与所述第一掺杂区的上表面成夹角，所述夹角为0－30度；所述掺杂物用以提高漏极电流。
2.如权利要求1所述的制造方法，其特征在于，
在提供半导体结构的步骤中，所述半导体结构还包括：在所述第二掺杂区上的第二栅极结构，以及覆盖所述第二掺杂区和所述第二栅极结构的硬掩模层；
所述方法还包括：
在执行所述离子注入之后，去除所述硬掩模层。
3.如权利要求1所述的制造方法，其特征在于，
向所述源极和所述漏极所注入的所述掺杂物的材料包括：硼或二氟化硼。
4.如权利要求1所述的制造方法，其特征在于，在所述半导体衬底中形成分别位于所述栅极结构两侧的源极和漏极包括：
在所述半导体衬底中形成分别位于所述栅极结构两侧的第一凹陷和第二凹陷；以及
在所述第一凹陷和所述第二凹陷中分别外延形成源极和漏极。
5.如权利要求4所述的制造方法，其特征在于，
所述源极和所述漏极的导电类型与所述第一掺杂区的导电类型相反。
6.如权利要求1所述的制造方法，其特征在于，
所述第一掺杂区的导电类型为N型；所述掺杂物的导电类型为P型。
7.如权利要求1所述制造方法，其特征在于，
所述沟槽隔离部包括：在所述第一掺杂区与所述第二掺杂区之间的沟槽和填充所述沟槽的沟槽绝缘物。
8.如权利要求1所述制造方法，其特征在于，
所述第一掺杂区与所述第二掺杂区的导电类型相反。
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