JPH0613401A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0613401A JPH0613401A JP5050897A JP5089793A JPH0613401A JP H0613401 A JPH0613401 A JP H0613401A JP 5050897 A JP5050897 A JP 5050897A JP 5089793 A JP5089793 A JP 5089793A JP H0613401 A JPH0613401 A JP H0613401A
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Abstract
(57)【要約】
【目的】 従来のＬＡＴＩＤ構造を基本とし、さらに高
速性及び高信頼性を有する絶縁ゲート型電界効果トラン
ジスタ（ＦＥＴ）を提供する。 【構成】 ＦＥＴの高濃度ソース７，高濃度ドレイン８
に隣接し、かつ一部がゲート電極３の下方に位置する領
域に、低濃度ソース４，低濃度ドレイン６を形成する。
この低濃度ソース４，低濃度ドレイン５において、実効
不純物濃度が基板内部側から基板表面部に向かって漸次
低くなるような濃度分布をもたせる。これにより、ゲー
ト−ドレイン間容量が小さくなり、回路動作速度が向上
する。また、ホットキャリアの発生領域が深くなり、ホ
ットキャリア耐性が向上する。製造工程では、従来のＬ
ＡＴＩＤ構造のＦＥＴを製造する際の注入条件，熱処理
条件を変えるだけで、不純物濃度分布を改善しうる。ま
た、カウンタドープにより、低濃度ソース，ドレインの
表面部における実効不純物濃度を低くできる。
速性及び高信頼性を有する絶縁ゲート型電界効果トラン
ジスタ（ＦＥＴ）を提供する。 【構成】 ＦＥＴの高濃度ソース７，高濃度ドレイン８
に隣接し、かつ一部がゲート電極３の下方に位置する領
域に、低濃度ソース４，低濃度ドレイン６を形成する。
この低濃度ソース４，低濃度ドレイン５において、実効
不純物濃度が基板内部側から基板表面部に向かって漸次
低くなるような濃度分布をもたせる。これにより、ゲー
ト−ドレイン間容量が小さくなり、回路動作速度が向上
する。また、ホットキャリアの発生領域が深くなり、ホ
ットキャリア耐性が向上する。製造工程では、従来のＬ
ＡＴＩＤ構造のＦＥＴを製造する際の注入条件，熱処理
条件を変えるだけで、不純物濃度分布を改善しうる。ま
た、カウンタドープにより、低濃度ソース，ドレインの
表面部における実効不純物濃度を低くできる。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート型電界効果
トランジスタを備えた半導体装置に係り、特に動作速度
の向上対策に関する。
トランジスタを備えた半導体装置に係り、特に動作速度
の向上対策に関する。
【０００２】
【従来の技術】従来より、特にＮｃｈＭＯＳ型トランジ
スタでは、高信頼性をそなえるため、ゲート電極にサイ
ドウォールを設けた後、高濃度のソース領域，ドレイン
領域の注入を行うことにより、ドレイン領域のチャネル
近くの濃度を積極的に低くしたＬＤＤ（Lightly Doped
Drain ）構造が用いられてきた。この構造では、低濃度
ドレインがドレイン近傍の電界を緩和する役割を果たす
ので、ドレイン耐圧等に高い信頼性が得られる。しか
し、これらのＬＤＤ構造のＭＯＳ型トランジスタは、一
般に低濃度ドレインの大部分がゲート電極の外側に位置
するため、ゲートの外側に位置した低濃度ドレインがピ
ンチオフし高抵抗層になり、駆動電流の劣化を招きやす
い。また、サイドウォール直下でホットキャリアが発生
し、ホットキャリアがサイドウォールに注入捕獲される
ため、低濃度ドレインがピンチオフし著しく高抵抗化す
る。その結果、単一ソース，ドレイン構造に比べ、ホッ
トキャリアによる駆動電流の劣化が早いという問題があ
った。
スタでは、高信頼性をそなえるため、ゲート電極にサイ
ドウォールを設けた後、高濃度のソース領域，ドレイン
領域の注入を行うことにより、ドレイン領域のチャネル
近くの濃度を積極的に低くしたＬＤＤ（Lightly Doped
Drain ）構造が用いられてきた。この構造では、低濃度
ドレインがドレイン近傍の電界を緩和する役割を果たす
ので、ドレイン耐圧等に高い信頼性が得られる。しか
し、これらのＬＤＤ構造のＭＯＳ型トランジスタは、一
般に低濃度ドレインの大部分がゲート電極の外側に位置
するため、ゲートの外側に位置した低濃度ドレインがピ
ンチオフし高抵抗層になり、駆動電流の劣化を招きやす
い。また、サイドウォール直下でホットキャリアが発生
し、ホットキャリアがサイドウォールに注入捕獲される
ため、低濃度ドレインがピンチオフし著しく高抵抗化す
る。その結果、単一ソース，ドレイン構造に比べ、ホッ
トキャリアによる駆動電流の劣化が早いという問題があ
った。
【０００３】そこで、上記ＬＤＤ構造の変形として、IE
DM TECHNICAL DIGEST,1989,p777 に開示されるごとく、
図１３に示すようないわゆるＬＡＴＩＤ（Large-Angle-
TiltImplanted Drain）構造を用いたＭＯＳ型トランジ
スタもある。即ち、低濃度ソース，ドレインを作る際
に、従来のごとく基板面の法線に対して平行に近い角度
で（チャネリング防止のため通常７゜傾ける）イオン注
入を行うのではなく、４５゜程度傾けた２ステップ注入
を用いることにより、積極的に低濃度ソース４，低濃度
ドレイン５をゲート電極３下に位置させるものである。
このため、ＬＡＴＩＤ構造のＭＯＳトランジスタでは、
低濃度ドレインのピンチオフによる高抵抗化を防ぐこと
が出来る。このことにより、ＬＤＤ構造のＭＯＳトラン
ジスタよりも、著しく高い駆動力及び信頼性を持つ。
DM TECHNICAL DIGEST,1989,p777 に開示されるごとく、
図１３に示すようないわゆるＬＡＴＩＤ（Large-Angle-
TiltImplanted Drain）構造を用いたＭＯＳ型トランジ
スタもある。即ち、低濃度ソース，ドレインを作る際
に、従来のごとく基板面の法線に対して平行に近い角度
で（チャネリング防止のため通常７゜傾ける）イオン注
入を行うのではなく、４５゜程度傾けた２ステップ注入
を用いることにより、積極的に低濃度ソース４，低濃度
ドレイン５をゲート電極３下に位置させるものである。
このため、ＬＡＴＩＤ構造のＭＯＳトランジスタでは、
低濃度ドレインのピンチオフによる高抵抗化を防ぐこと
が出来る。このことにより、ＬＤＤ構造のＭＯＳトラン
ジスタよりも、著しく高い駆動力及び信頼性を持つ。
【０００４】図１４（ａ），（ｂ）は、それぞれ上記Ｌ
ＡＴＩＤ構造，ＬＤＤ構造のＭＯＳ型トランジスタにつ
いて、横方向の電界E// （MV/cm ），電子濃度Ne（c
m-3），ホットキャリア対の発生度合Rg（cm-3・ｓ-1）
をドレイン近傍で２次元シミュレートした結果を示す。
斜線領域はホットキャリア対の発生度合Rgが1028以上の
領域である。基板不純物濃度は約 1×1017cm-3である。
バイアス条件はドレイン電圧Vd=5V ，ゲート電圧Vg=2V
，基板電圧Vsub=0V であり、ＮｃｈＭＯＳ型トランジ
スタを最も劣化させるドレインアバランシェホットキャ
リアが発生している。Vg＜Vdではゲート電極付近のドレ
イン領域が空乏化する。電流はこの空乏領域を迂回する
ように流れる。ＬＡＴＩＤ構造のＭＯＳ型トランジスタ
では空乏領域を迂回し、電流がより深く流れ、ホットキ
ャリアの発生する地点も深くなり、発生したホットキャ
リアが散乱され易くゲート酸化膜に注入されにくい。一
方、ＬＤＤ構造では空乏領域が小さく、電界が集中する
地点とは離れて形成されている。従って、電流はこの空
乏領域にほとんど影響されず、表面近傍を流れ、ホット
キャリアも表面近傍で発生する。このことがＬＡＴＩＤ
構造のＭＯＳ型トランジスタが高い信頼性を有する理由
の１つである。
ＡＴＩＤ構造，ＬＤＤ構造のＭＯＳ型トランジスタにつ
いて、横方向の電界E// （MV/cm ），電子濃度Ne（c
m-3），ホットキャリア対の発生度合Rg（cm-3・ｓ-1）
をドレイン近傍で２次元シミュレートした結果を示す。
斜線領域はホットキャリア対の発生度合Rgが1028以上の
領域である。基板不純物濃度は約 1×1017cm-3である。
バイアス条件はドレイン電圧Vd=5V ，ゲート電圧Vg=2V
，基板電圧Vsub=0V であり、ＮｃｈＭＯＳ型トランジ
スタを最も劣化させるドレインアバランシェホットキャ
リアが発生している。Vg＜Vdではゲート電極付近のドレ
イン領域が空乏化する。電流はこの空乏領域を迂回する
ように流れる。ＬＡＴＩＤ構造のＭＯＳ型トランジスタ
では空乏領域を迂回し、電流がより深く流れ、ホットキ
ャリアの発生する地点も深くなり、発生したホットキャ
リアが散乱され易くゲート酸化膜に注入されにくい。一
方、ＬＤＤ構造では空乏領域が小さく、電界が集中する
地点とは離れて形成されている。従って、電流はこの空
乏領域にほとんど影響されず、表面近傍を流れ、ホット
キャリアも表面近傍で発生する。このことがＬＡＴＩＤ
構造のＭＯＳ型トランジスタが高い信頼性を有する理由
の１つである。
【０００５】しかしながら、上記ＬＡＴＩＤ構造のＭＯ
Ｓ型トランジスタでは、低濃度ソース，ドレインが、ゲ
ート電極下にはいる分、基板表面に対して浅く形成され
るため、上記の効果が生かしきれていないという問題を
有していた。また、ゲート−ドレインオーバラップ量Lo
v が大きくなることにより、ゲート−ドレイン間容量Cg
d が大きくなってしまい、増加した駆動力が回路動作速
度に生かしきれないという問題を有していた。
Ｓ型トランジスタでは、低濃度ソース，ドレインが、ゲ
ート電極下にはいる分、基板表面に対して浅く形成され
るため、上記の効果が生かしきれていないという問題を
有していた。また、ゲート−ドレインオーバラップ量Lo
v が大きくなることにより、ゲート−ドレイン間容量Cg
d が大きくなってしまい、増加した駆動力が回路動作速
度に生かしきれないという問題を有していた。
【０００６】一方、U.S.Patent 4,746,624に開示されて
いるように、ＬＤＤ構造を基本とし、低濃度ドレインよ
りも濃く、高濃度ドレインよりも薄い、第３の領域であ
る埋め込みドレインを基板表面から所定深さの部位に設
けることにより、ホットキャリアの発生部位を基板表面
から離れた部位とし、ホットキャリアがサイドウォール
に注入捕獲される確率を減じ、駆動電流の劣化を防止し
ようとするいわゆるＢＬＤＤ（Buried L.D.D）構造（図
１３参照）や、このＢＬＤＤ構造に生じるショートチャ
ネル効果を改善すべく行われた上記U.S.Patent 4,746,6
24の発明の方法、つまり第４の領域である高抵抗となる
ｎ--（ｐまたは真性半導体でもよい）のブロッキング領
域Ｂを上記低濃度ドレインと高濃度ドレインの境界に設
ける方法がある（図１４参照）。
いるように、ＬＤＤ構造を基本とし、低濃度ドレインよ
りも濃く、高濃度ドレインよりも薄い、第３の領域であ
る埋め込みドレインを基板表面から所定深さの部位に設
けることにより、ホットキャリアの発生部位を基板表面
から離れた部位とし、ホットキャリアがサイドウォール
に注入捕獲される確率を減じ、駆動電流の劣化を防止し
ようとするいわゆるＢＬＤＤ（Buried L.D.D）構造（図
１３参照）や、このＢＬＤＤ構造に生じるショートチャ
ネル効果を改善すべく行われた上記U.S.Patent 4,746,6
24の発明の方法、つまり第４の領域である高抵抗となる
ｎ--（ｐまたは真性半導体でもよい）のブロッキング領
域Ｂを上記低濃度ドレインと高濃度ドレインの境界に設
ける方法がある（図１４参照）。
【０００７】
【発明が解決しようとする課題】しかしながら、上記Ｂ
ＬＤＤの構造では、半導体装置の高密度化に伴いチャネ
ル長さが短くなると、上記図１４の破線矢印に示す経路
に沿ってパンチスルーが生じやすくなる、つまりショー
トチャネル効果が大きくなるという問題が生じる（同公
報参照）。特に、この構造では、例えピンチオフによる
高抵抗化を回避すべく埋込ドレインをゲート電極下方に
オーバーラップするように設けても、低濃度ソース，ド
レインのゲート−ドレイン間容量が大きくなり、上記Ｌ
ＡＴＩＤ構造と同様に、動作速度の向上が望めないとい
う問題もあった。
ＬＤＤの構造では、半導体装置の高密度化に伴いチャネ
ル長さが短くなると、上記図１４の破線矢印に示す経路
に沿ってパンチスルーが生じやすくなる、つまりショー
トチャネル効果が大きくなるという問題が生じる（同公
報参照）。特に、この構造では、例えピンチオフによる
高抵抗化を回避すべく埋込ドレインをゲート電極下方に
オーバーラップするように設けても、低濃度ソース，ド
レインのゲート−ドレイン間容量が大きくなり、上記Ｌ
ＡＴＩＤ構造と同様に、動作速度の向上が望めないとい
う問題もあった。
【０００８】さらに、U.S.Patent 4,746,624の発明は、
このＢＬＤＤの欠点であるショートチャネル効果を防止
しようとするものであるが、この方法では、ゲート電極
形成後、低濃度ソース，ドレインを形成し、１回目のサ
イドウォールを形成した後に、カウンタードープにより
ブロッキング領域Ｂを形成し、再度サイドウォールを形
成し、高濃度ソース，ドレインを形成するという複雑な
プロセスを経ねばならず、また、低濃度ドレインと高濃
度ドレインの境界はサイドウォール下になり、ブロッキ
ング領域がゲート電極下に形成されない。このため、ゲ
ート電圧の影響が及びにくいサイドウォール下で電流が
深く潜り込むため、さらに電流駆動力が低下する虞れが
あり、動作速度にも限界がある。
このＢＬＤＤの欠点であるショートチャネル効果を防止
しようとするものであるが、この方法では、ゲート電極
形成後、低濃度ソース，ドレインを形成し、１回目のサ
イドウォールを形成した後に、カウンタードープにより
ブロッキング領域Ｂを形成し、再度サイドウォールを形
成し、高濃度ソース，ドレインを形成するという複雑な
プロセスを経ねばならず、また、低濃度ドレインと高濃
度ドレインの境界はサイドウォール下になり、ブロッキ
ング領域がゲート電極下に形成されない。このため、ゲ
ート電圧の影響が及びにくいサイドウォール下で電流が
深く潜り込むため、さらに電流駆動力が低下する虞れが
あり、動作速度にも限界がある。
【０００９】本発明は、主として、上記ＬＤＤ構造，Ｌ
ＡＴＩＤ構造及びＢＬＤＤ構造では、いずれも低濃度ソ
ース，ドレイン領域の表面部で、基板内部側から基板表
面部に向かって実効不純物濃度が高くなるように形成さ
れているために、ゲート−ドレイン間容量を低減するこ
とができず、半導体装置の動作速度の向上を図る上で限
界がある点に着目してなされたものであって、その目的
は、上記ＬＡＴＩＤ構造を有するトランジスタを基本と
し、その低濃度ソース領域，ドレイン領域において、実
効不純物濃度が基板内部から表面に向かって漸次低くな
るような濃度分布をもたせることにより、信頼性の向上
を図り、かつショートチャネル効果の発生を招くことな
く、トランジスタの動作の高速化を図ることにある。
ＡＴＩＤ構造及びＢＬＤＤ構造では、いずれも低濃度ソ
ース，ドレイン領域の表面部で、基板内部側から基板表
面部に向かって実効不純物濃度が高くなるように形成さ
れているために、ゲート−ドレイン間容量を低減するこ
とができず、半導体装置の動作速度の向上を図る上で限
界がある点に着目してなされたものであって、その目的
は、上記ＬＡＴＩＤ構造を有するトランジスタを基本と
し、その低濃度ソース領域，ドレイン領域において、実
効不純物濃度が基板内部から表面に向かって漸次低くな
るような濃度分布をもたせることにより、信頼性の向上
を図り、かつショートチャネル効果の発生を招くことな
く、トランジスタの動作の高速化を図ることにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明の講じた手段は、絶縁ゲート型電界
効果トランジスタとして機能する半導体装置を前提とす
る。
め、請求項１の発明の講じた手段は、絶縁ゲート型電界
効果トランジスタとして機能する半導体装置を前提とす
る。
【００１１】そして、半導体装置の構成として、一導電
型の半導体基板に、上記半導体基板とは逆導電型の不純
物がドープされた高濃度ソース領域及び高濃度ドレイン
領域と、上記高濃度ソース領域及び高濃度ドレイン領域
に隣接し、かつ少なくとも一部が上記ゲート電極の下方
に位置する領域に設けられ、上記高濃度ソース領域及び
高濃度ドレイン領域と同じ導電型でかつ実効不純物濃度
が低い低濃度ソース領域及び低濃度ドレイン領域とを設
ける。
型の半導体基板に、上記半導体基板とは逆導電型の不純
物がドープされた高濃度ソース領域及び高濃度ドレイン
領域と、上記高濃度ソース領域及び高濃度ドレイン領域
に隣接し、かつ少なくとも一部が上記ゲート電極の下方
に位置する領域に設けられ、上記高濃度ソース領域及び
高濃度ドレイン領域と同じ導電型でかつ実効不純物濃度
が低い低濃度ソース領域及び低濃度ドレイン領域とを設
ける。
【００１２】そして、該低濃度ソース領域及び低濃度ド
レイン領域のうち少なくとも一方の領域におけるゲート
電極の端部付近の下方に位置する部位では、実効不純物
濃度が基板内部側から表面部に向かって漸次低くなるよ
うに形成したものである。
レイン領域のうち少なくとも一方の領域におけるゲート
電極の端部付近の下方に位置する部位では、実効不純物
濃度が基板内部側から表面部に向かって漸次低くなるよ
うに形成したものである。
【００１３】請求項２の発明の講じた手段は、上記請求
項１の発明において、上記低濃度ソース領域及び低濃度
ドレイン領域のうち実効不純物濃度が基板内部側から表
面部に向かって漸次低くなるように形成された領域で、
実効不純物濃度が基板表面から０．０１〜０．２μｍの
深さにある部位で最大となるように形成したものであ
る。
項１の発明において、上記低濃度ソース領域及び低濃度
ドレイン領域のうち実効不純物濃度が基板内部側から表
面部に向かって漸次低くなるように形成された領域で、
実効不純物濃度が基板表面から０．０１〜０．２μｍの
深さにある部位で最大となるように形成したものであ
る。
【００１４】請求項３の発明の講じた手段は、上記請求
項１又は２の発明において、上記低濃度ソース領域及び
低濃度ドレイン領域のうち少なくとも一方の領域におけ
るゲート電極の端部付近の下方に位置する部位からトラ
ンジスタのチャネルに接続する表面付近の領域に、半導
体基板と同一導電型でかつ上記半導体基板よりも実効不
純物濃度の高い不純物がドープされた高しきい値領域を
設けたものである。
項１又は２の発明において、上記低濃度ソース領域及び
低濃度ドレイン領域のうち少なくとも一方の領域におけ
るゲート電極の端部付近の下方に位置する部位からトラ
ンジスタのチャネルに接続する表面付近の領域に、半導
体基板と同一導電型でかつ上記半導体基板よりも実効不
純物濃度の高い不純物がドープされた高しきい値領域を
設けたものである。
【００１５】請求項４の発明の講じた手段は、一導電型
の半導体基板に、絶縁ゲート型電界効果トランジスタと
して機能する半導体装置を形成するようにした半導体装
置の製造方法を対象とする。
の半導体基板に、絶縁ゲート型電界効果トランジスタと
して機能する半導体装置を形成するようにした半導体装
置の製造方法を対象とする。
【００１６】そして、上記半導体基板表面の上記絶縁ゲ
ート型電界効果トランジスタ領域となる部分に形成され
たゲート絶縁膜上に上記ゲート電極を形成する工程と、
上記ゲート電極をマスクとして、上記半導体基板の表面
側から、上記半導体基板の不純物とは逆導電型の不純物
の注入を行って、低濃度ソース領域を形成する工程と、
上記ゲート電極をマスクとして、上記半導体基板の表面
側から、上記半導体基板の不純物とは逆導電型の不純物
の注入を行って、低濃度ドレイン領域を形成する工程
と、上記ゲート電極をマスクとして、上記低濃度ソース
領域及び低濃度ドレイン領域へのイオン注入よりも高濃
度のイオン注入により上記高濃度ソース領域及び高濃度
ドレイン領域を形成する工程と、上記各工程を終了して
得られる半導体基板に熱処理を施す工程とを設ける。
ート型電界効果トランジスタ領域となる部分に形成され
たゲート絶縁膜上に上記ゲート電極を形成する工程と、
上記ゲート電極をマスクとして、上記半導体基板の表面
側から、上記半導体基板の不純物とは逆導電型の不純物
の注入を行って、低濃度ソース領域を形成する工程と、
上記ゲート電極をマスクとして、上記半導体基板の表面
側から、上記半導体基板の不純物とは逆導電型の不純物
の注入を行って、低濃度ドレイン領域を形成する工程
と、上記ゲート電極をマスクとして、上記低濃度ソース
領域及び低濃度ドレイン領域へのイオン注入よりも高濃
度のイオン注入により上記高濃度ソース領域及び高濃度
ドレイン領域を形成する工程と、上記各工程を終了して
得られる半導体基板に熱処理を施す工程とを設ける。
【００１７】その際、上記低濃度ソース領域を形成する
工程及び低濃度ドレイン領域を形成する工程のうち少な
くとも一方の工程では、不純物が上記ゲート電極の下方
に位置する基板内部まで打ち込まれるように、不純物の
注入方向を上記半導体基板面の法線方向から大傾角に傾
けて行い、上記熱処理工程を経て、当該領域内における
ゲート電極の端部付近の下方に位置する部位で、基板内
部の実効不純物濃度が基板表面部の実効不純物濃度より
も低くなるように形成するようにした製造方法である。
工程及び低濃度ドレイン領域を形成する工程のうち少な
くとも一方の工程では、不純物が上記ゲート電極の下方
に位置する基板内部まで打ち込まれるように、不純物の
注入方向を上記半導体基板面の法線方向から大傾角に傾
けて行い、上記熱処理工程を経て、当該領域内における
ゲート電極の端部付近の下方に位置する部位で、基板内
部の実効不純物濃度が基板表面部の実効不純物濃度より
も低くなるように形成するようにした製造方法である。
【００１８】請求項５の発明の講じた手段は、上記請求
項４の製造方法において、上記絶縁ゲート電界効果トラ
ンジスタの低濃度ソース領域及び低濃度ドレイン領域の
うち大傾角で不純物の注入を行った領域において、基板
表面から０．０１〜０．２μｍの深さの部位で不純物濃
度が最大となるように注入及び熱処理を行うようにした
製造方法である。
項４の製造方法において、上記絶縁ゲート電界効果トラ
ンジスタの低濃度ソース領域及び低濃度ドレイン領域の
うち大傾角で不純物の注入を行った領域において、基板
表面から０．０１〜０．２μｍの深さの部位で不純物濃
度が最大となるように注入及び熱処理を行うようにした
製造方法である。
【００１９】請求項６の発明の講じた手段は、上記請求
項４又は５の製造方法において、上記絶縁ゲート電界効
果トランジスタの低濃度ソース領域及び低濃度ドレイン
領域のうち大傾角で不純物の注入を行った領域におい
て、上記ゲート電極をマスクとして、上記半導体基板表
面側から、上記各注入工程のときよりも半導体基板の法
線方向からさらに傾けて上記半導体基板と同じ導電型で
かつ低濃度の不純物を注入して、当該領域の表面部を、
半導体基板とは逆導電型の極めて実効不純物濃度の低い
カウンタドープ領域とする工程を設けた製造方法であ
る。
項４又は５の製造方法において、上記絶縁ゲート電界効
果トランジスタの低濃度ソース領域及び低濃度ドレイン
領域のうち大傾角で不純物の注入を行った領域におい
て、上記ゲート電極をマスクとして、上記半導体基板表
面側から、上記各注入工程のときよりも半導体基板の法
線方向からさらに傾けて上記半導体基板と同じ導電型で
かつ低濃度の不純物を注入して、当該領域の表面部を、
半導体基板とは逆導電型の極めて実効不純物濃度の低い
カウンタドープ領域とする工程を設けた製造方法であ
る。
【００２０】請求項７の発明の講じた手段は、一導電型
の半導体基板に、絶縁ゲート型電界効果トランジスタと
して機能する半導体装置を形成するようにした半導体装
置の製造方法を前提とする。
の半導体基板に、絶縁ゲート型電界効果トランジスタと
して機能する半導体装置を形成するようにした半導体装
置の製造方法を前提とする。
【００２１】そして、上記半導体基板表面の上記絶縁ゲ
ート型電界効果トランジスター領域となる部分に形成さ
れたゲート絶縁膜上に上記ゲート電極を形成する工程
と、上記ゲート電極をマスクとして、上記半導体基板表
面に、上記半導体基板と逆の導電型のイオン注入を行っ
て、低濃度ソース領域を形成する工程と、上記ゲート電
極をマスクとして、上記半導体基板表面に、上記半導体
基板とは逆導電型のイオン注入を行って低濃度ドレイン
領域を形成する工程と、上記低濃度ソース領域及び低濃
度ドレイン領域のうち少なくとも一方の領域において、
上記ゲート電極をマスクとして、上記半導体基板表面側
から、不純物が上記ゲート電極の下方に位置する基板表
面部まで打ち込まれるように、上記半導体基板の法線方
向から大傾角に傾けて上記半導体基板と同じ導電型の不
純物を注入して、当該領域のゲート電極の端部付近の表
面部にカウンタドープ領域を形成する工程と、上記ゲー
ト電極をマスクとして上記低濃度ソース領域及び低濃度
ドレイン領域へのイオン注入よりも高濃度のイオン注入
により上記高濃度ソース領域及び高濃度ドレイン領域を
形成する工程とを設ける。
ート型電界効果トランジスター領域となる部分に形成さ
れたゲート絶縁膜上に上記ゲート電極を形成する工程
と、上記ゲート電極をマスクとして、上記半導体基板表
面に、上記半導体基板と逆の導電型のイオン注入を行っ
て、低濃度ソース領域を形成する工程と、上記ゲート電
極をマスクとして、上記半導体基板表面に、上記半導体
基板とは逆導電型のイオン注入を行って低濃度ドレイン
領域を形成する工程と、上記低濃度ソース領域及び低濃
度ドレイン領域のうち少なくとも一方の領域において、
上記ゲート電極をマスクとして、上記半導体基板表面側
から、不純物が上記ゲート電極の下方に位置する基板表
面部まで打ち込まれるように、上記半導体基板の法線方
向から大傾角に傾けて上記半導体基板と同じ導電型の不
純物を注入して、当該領域のゲート電極の端部付近の表
面部にカウンタドープ領域を形成する工程と、上記ゲー
ト電極をマスクとして上記低濃度ソース領域及び低濃度
ドレイン領域へのイオン注入よりも高濃度のイオン注入
により上記高濃度ソース領域及び高濃度ドレイン領域を
形成する工程とを設ける。
【００２２】その際、上記カウンタドープ領域では、基
板内部の実効不純物濃度が基板表面部の実効不純物濃度
よりも低くなるように形成する製造方法である。
板内部の実効不純物濃度が基板表面部の実効不純物濃度
よりも低くなるように形成する製造方法である。
【００２３】請求項８の発明の講じた手段は、上記請求
項４，５，６又は７の製造方法において、上記ゲート電
極をマスクとして、上記低濃度ソース領域及び低濃度ド
レイン領域のうち少なくとも一方の領域からチャネルに
接続する部位の基板表面部まで不純物が打ち込まれるよ
うに、上記半導体基板の法線方向からさらに大傾角に傾
けて、半導体基板の不純物と同じ導電型でかつ半導体基
板よりも濃度の高い不純物の注入を行って、当該領域に
半導体基板と同じ導電型の高しきい値領域を形成する工
程を設けた製造方法である。
項４，５，６又は７の製造方法において、上記ゲート電
極をマスクとして、上記低濃度ソース領域及び低濃度ド
レイン領域のうち少なくとも一方の領域からチャネルに
接続する部位の基板表面部まで不純物が打ち込まれるよ
うに、上記半導体基板の法線方向からさらに大傾角に傾
けて、半導体基板の不純物と同じ導電型でかつ半導体基
板よりも濃度の高い不純物の注入を行って、当該領域に
半導体基板と同じ導電型の高しきい値領域を形成する工
程を設けた製造方法である。
【００２４】請求項９の発明の講じた手段は、上記請求
項４，５，６，７又は８の製造方法において、上記低濃
度ソース領域又は低濃度ドレイン領域を形成する工程に
おける不純物の注入角度を１０゜〜４５゜とした製造方
法である。
項４，５，６，７又は８の製造方法において、上記低濃
度ソース領域又は低濃度ドレイン領域を形成する工程に
おける不純物の注入角度を１０゜〜４５゜とした製造方
法である。
【００２５】請求項１０の発明の講じた手段は、上記請
求項９の製造方法において、上記半導体基板と同一導電
型の不純物の注入工程における不純物の注入角度を半導
体基板の法線方向から２５゜以上とした製造方法であ
る。
求項９の製造方法において、上記半導体基板と同一導電
型の不純物の注入工程における不純物の注入角度を半導
体基板の法線方向から２５゜以上とした製造方法であ
る。
【００２６】
【作用】以上の構成により、請求項１の発明では、ＬＡ
ＴＩＤ構造を有するトランジスタと同様の優れた電流駆
動力が維持されるとともに、低濃度ソース領域又は低濃
度ドレイン領域の基板表面部の実効不純物濃度が低いこ
とから、ゲート−ドレイン間容量が減小し、回路動作速
度が向上する。また、ＬＡＴＩＤ構造を有するＭＯＳト
ランジスタに比べ、ホットキャリアの発生領域がさらに
基板表面から深くなり、発生したホットキャリアのゲー
ト酸化膜への注入が散乱によって抑制されるので、ホッ
トキャリア耐性が向上する。すなわち、高速性及び高信
頼性が得られることとなる。
ＴＩＤ構造を有するトランジスタと同様の優れた電流駆
動力が維持されるとともに、低濃度ソース領域又は低濃
度ドレイン領域の基板表面部の実効不純物濃度が低いこ
とから、ゲート−ドレイン間容量が減小し、回路動作速
度が向上する。また、ＬＡＴＩＤ構造を有するＭＯＳト
ランジスタに比べ、ホットキャリアの発生領域がさらに
基板表面から深くなり、発生したホットキャリアのゲー
ト酸化膜への注入が散乱によって抑制されるので、ホッ
トキャリア耐性が向上する。すなわち、高速性及び高信
頼性が得られることとなる。
【００２７】請求項２の発明では、特に、ホットキャリ
アの発生領域となる実効不純物濃度の高い領域が、基板
表面からホットキャリアの平均自由行程よりも深い部位
となるので、ホットキャリア耐性が特に向上する。
アの発生領域となる実効不純物濃度の高い領域が、基板
表面からホットキャリアの平均自由行程よりも深い部位
となるので、ホットキャリア耐性が特に向上する。
【００２８】請求項３の発明では、半導体装置の微細化
つまりショートチャネル化に伴い、高しきい値領域の占
める割合が大きくなるので、ショートチャネル効果の発
生が防止されることになる。
つまりショートチャネル化に伴い、高しきい値領域の占
める割合が大きくなるので、ショートチャネル効果の発
生が防止されることになる。
【００２９】請求項４の発明では、従来のＬＡＴＩＤ構
造を有するトランジスタの製造における注入条件を変え
るだけで、低濃度ソース領域又は低濃度ドレイン領域の
表面付近の実効不純物濃度を低くすることが可能となる
ので、工程数を増大することなく、動作速度が速いかつ
信頼性の高い半導体装置が得られることになる。
造を有するトランジスタの製造における注入条件を変え
るだけで、低濃度ソース領域又は低濃度ドレイン領域の
表面付近の実効不純物濃度を低くすることが可能となる
ので、工程数を増大することなく、動作速度が速いかつ
信頼性の高い半導体装置が得られることになる。
【００３０】請求項５の発明では、工程数を増大するこ
となく、ホットキャリア耐性の優れた半導体装置が得ら
れることになる。
となく、ホットキャリア耐性の優れた半導体装置が得ら
れることになる。
【００３１】請求項６の発明では、表面部の実効不純物
濃度が低く形成された低濃度ソース領域又は低濃度ドレ
イン領域の表面部がカウンタドープ領域とされること
で、表面部の実効不純物濃度がさらに低くなるので、ゲ
ート−ドレイン間容量をより小さくするよう実効不純物
濃度の微細な調整が可能となる。
濃度が低く形成された低濃度ソース領域又は低濃度ドレ
イン領域の表面部がカウンタドープ領域とされること
で、表面部の実効不純物濃度がさらに低くなるので、ゲ
ート−ドレイン間容量をより小さくするよう実効不純物
濃度の微細な調整が可能となる。
【００３２】請求項７の発明では、ＬＡＴＩＤ構造に近
い構造を有するトランジスタの低濃度ソース領域又は低
濃度ドレイン領域の表面部に実効不純物濃度の低いカウ
ンタドープ領域が形成されるので、低濃度ソース領域又
は低濃度ドレイン領域を形成する際の注入条件が比較的
単純となり、製造が容易となる。
い構造を有するトランジスタの低濃度ソース領域又は低
濃度ドレイン領域の表面部に実効不純物濃度の低いカウ
ンタドープ領域が形成されるので、低濃度ソース領域又
は低濃度ドレイン領域を形成する際の注入条件が比較的
単純となり、製造が容易となる。
【００３３】請求項８の発明では、カウンタドープする
不純物の濃度及び注入角度を変えるだけで、表面部の実
効不純物濃度の低い低濃度ソース領域又は低濃度ドレイ
ン領域からチャネルに接続する領域に高しきい値領域が
形成されるので、ショートチャネル効果を招くことなく
半導体装置を微細化することが可能になる。
不純物の濃度及び注入角度を変えるだけで、表面部の実
効不純物濃度の低い低濃度ソース領域又は低濃度ドレイ
ン領域からチャネルに接続する領域に高しきい値領域が
形成されるので、ショートチャネル効果を招くことなく
半導体装置を微細化することが可能になる。
【００３４】請求項９の発明では、低濃度ソース領域又
は低濃度ドレイン領域への不純物の注入角度が適切とな
り、当該領域における不純物の濃度分布状態が特に良好
となる。
は低濃度ドレイン領域への不純物の注入角度が適切とな
り、当該領域における不純物の濃度分布状態が特に良好
となる。
【００３５】請求項１０の発明では、高しきい値領域を
形成するための不純物の注入角度が適切となり、高しき
い値領域の位置及び実効不純物濃度値が特に良好とな
る。
形成するための不純物の注入角度が適切となり、高しき
い値領域の位置及び実効不純物濃度値が特に良好とな
る。
【００３６】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【００３７】（実施例１）まず、請求項１，２，４及び
５の発明に係る実施例１について説明する。
５の発明に係る実施例１について説明する。
【００３８】図１（ａ）〜（ｄ）は、実施例１における
半導体装置及び半導体装置の製造工程を示す断面図であ
る。
半導体装置及び半導体装置の製造工程を示す断面図であ
る。
【００３９】まず、図１（ａ）に示すように、例えば不
純物濃度が 3×1016cm-3のＰ型Siの半導体基板１表面に
ゲート酸化膜２を16nm形成した後、ポリシリコン膜を形
成し、フォトレジスト膜などを使用して、選択的に異方
性エッチングを行い、ゲート電極３を形成する。（ゲー
ト長Lg=0.8μｍ）次に、図１（ｂ）に示すように、ゲー
ト電極３をマスクとしてりんのイオン注入を行い、低濃
度ソース４及び低濃度ドレイン５を形成する。このと
き、イオン注入方向は、半導体基板１表面の法線方向か
らなる大傾角θ（例えば２５゜程度）だけ傾いた方向
で、かつ低濃度ソース４形成時と低濃度ドレイン５形成
時とでは注入方向が対称となるようにしている。すなわ
ち、まずソース側から（破線の矢印Ａ）、次にドレイン
側から（実線の矢印Ｂ）打ち込む。このとき、斜め方向
から注入されるりんイオンは所定のエネルギをもってい
るので、ゲート電極３の端部付近の下方において、低濃
度ソース４及び低濃度ドレイン領域５内の不純物濃度
は、基板表面部では極めて低濃度ｎ--に、基板表面から
所定深さ入った部位では低濃度であるが表面部よりは濃
い濃度ｎ- に、さらに基板内部に入った部位では極めて
低濃度ｎ--になっている。
純物濃度が 3×1016cm-3のＰ型Siの半導体基板１表面に
ゲート酸化膜２を16nm形成した後、ポリシリコン膜を形
成し、フォトレジスト膜などを使用して、選択的に異方
性エッチングを行い、ゲート電極３を形成する。（ゲー
ト長Lg=0.8μｍ）次に、図１（ｂ）に示すように、ゲー
ト電極３をマスクとしてりんのイオン注入を行い、低濃
度ソース４及び低濃度ドレイン５を形成する。このと
き、イオン注入方向は、半導体基板１表面の法線方向か
らなる大傾角θ（例えば２５゜程度）だけ傾いた方向
で、かつ低濃度ソース４形成時と低濃度ドレイン５形成
時とでは注入方向が対称となるようにしている。すなわ
ち、まずソース側から（破線の矢印Ａ）、次にドレイン
側から（実線の矢印Ｂ）打ち込む。このとき、斜め方向
から注入されるりんイオンは所定のエネルギをもってい
るので、ゲート電極３の端部付近の下方において、低濃
度ソース４及び低濃度ドレイン領域５内の不純物濃度
は、基板表面部では極めて低濃度ｎ--に、基板表面から
所定深さ入った部位では低濃度であるが表面部よりは濃
い濃度ｎ- に、さらに基板内部に入った部位では極めて
低濃度ｎ--になっている。
【００４０】次に、図１（ｃ）に示すように、ＣＶＤ法
でシリコン酸化膜を堆積した後、異方性エッチングを行
って、ゲート電極３の側部にサイドウォール６を形成す
る。
でシリコン酸化膜を堆積した後、異方性エッチングを行
って、ゲート電極３の側部にサイドウォール６を形成す
る。
【００４１】さらに、図１（ｄ）に示すように、ゲート
電極３及びサイドウォール６をマスクとして、高濃度の
ひ素のイオン注入を行って、低濃度ソース４及び低濃度
ドレイン５よりも不純物濃度の高い高濃度ソース７及び
高濃度ドレイン８を形成し、最後に900 ℃90分の熱処理
を施す。このとき、上記工程で注入された不純物が拡散
するが、ゲート電極３の端部付近の低濃度ソース４及び
低濃度ドレイン５において、実効不純物濃度が基板内部
側から基板表面部に向かって漸次低くなるような濃度分
布となっている。そして、基板表面から所定深さ（例え
ば高濃度ソース７又は高濃度ドレイン８の深さの１／２
〜１／４程度）の部位に不純物が比較的濃いピーク部
（例えば基板表面部の実効不純物濃度の１．７倍程度の
実効不純物濃度）を有するような濃度分布となる。
電極３及びサイドウォール６をマスクとして、高濃度の
ひ素のイオン注入を行って、低濃度ソース４及び低濃度
ドレイン５よりも不純物濃度の高い高濃度ソース７及び
高濃度ドレイン８を形成し、最後に900 ℃90分の熱処理
を施す。このとき、上記工程で注入された不純物が拡散
するが、ゲート電極３の端部付近の低濃度ソース４及び
低濃度ドレイン５において、実効不純物濃度が基板内部
側から基板表面部に向かって漸次低くなるような濃度分
布となっている。そして、基板表面から所定深さ（例え
ば高濃度ソース７又は高濃度ドレイン８の深さの１／２
〜１／４程度）の部位に不純物が比較的濃いピーク部
（例えば基板表面部の実効不純物濃度の１．７倍程度の
実効不純物濃度）を有するような濃度分布となる。
【００４２】このように、本発明の実施例を示すＭＯＳ
型トランジスタは従来のＬＡＴＩＤ構造のＭＯＳ型トラ
ンジスタとは、基本的な製造方法は同じであるが、上記
図１（ｂ）におけるイオン注入の角度θ，ドーズ量D ，
エネルギEiを適切に設定することにより、熱処理等のプ
ロセス終了後に低濃度ソース４及び低濃度ドレイン５の
一部あるいは全部をゲート電極３下に形成し、その不純
物濃度がゲート電極３端付近で、半導体基板１表面から
の所定の深さでピーク値をもつような不純物プロファイ
ルを得ることができる。
型トランジスタは従来のＬＡＴＩＤ構造のＭＯＳ型トラ
ンジスタとは、基本的な製造方法は同じであるが、上記
図１（ｂ）におけるイオン注入の角度θ，ドーズ量D ，
エネルギEiを適切に設定することにより、熱処理等のプ
ロセス終了後に低濃度ソース４及び低濃度ドレイン５の
一部あるいは全部をゲート電極３下に形成し、その不純
物濃度がゲート電極３端付近で、半導体基板１表面から
の所定の深さでピーク値をもつような不純物プロファイ
ルを得ることができる。
【００４３】図２（ａ），（ｂ）は、実効ドーズ量Neff
［=D・COS θ］及びゲート−ドレインオーバーラップ量
Lov を等しくしたプロセス終了後のドレイン近傍での２
次元不純物プロファイルについて、本発明の実施例であ
るＭＯＳ型トランジスタ（θ=25 ゜，D= 2.3×1013c
m-2，Ei=60keV，Neff=2.1×1013cm-2，Lov=0.18μｍと
従来のＬＡＴＩＤ構造のＭＯＳ型トランジスタ（θ=45
゜ ，D= 3.0×1013cm-2，Ei=50keV，Neff=2.1×1013c
m-2，Lov=0.18μｍ）とを比較する図であり、同図
（ｃ）は、それらのトランジスタのゲート電極端での深
さ方向の不純物濃度のプロファイルである。この図よ
り、本発明の実施例のＭＯＳ型トランジスタでは、イオ
ン注入後から９００℃９０分の熱処理が加えられている
にも関わらず、ゲート電極３の端部付近の下方の低濃度
ソース４及び低濃度ドレイン５において、基板内部側か
ら基板表面部に向かって実効不純物濃度が漸次低くなる
とともに、ゲート酸化膜２から約0.06μｍの深さで不純
物濃度がピークを持っていることが分かる。つまり、注
入角度θを、大傾角ではあるが従来のＬＡＴＩＤ構造の
ための不純物注入角度よりも小さめの傾き角度にし、注
入エネルギーもやや大きめにすることで、同じ熱処理条
件下でも、ＬＡＴＩＤ構造とは異なり、基板内部から基
板表面に向かって実効不純物濃度を漸次低くするように
分布させている。ただし、熱処理条件によっては、小さ
い注入エネルギーでも基板内部から基板表面部に向かっ
て実効不純物濃度が漸次低くなるような濃度分布を形成
することが可能である。
［=D・COS θ］及びゲート−ドレインオーバーラップ量
Lov を等しくしたプロセス終了後のドレイン近傍での２
次元不純物プロファイルについて、本発明の実施例であ
るＭＯＳ型トランジスタ（θ=25 ゜，D= 2.3×1013c
m-2，Ei=60keV，Neff=2.1×1013cm-2，Lov=0.18μｍと
従来のＬＡＴＩＤ構造のＭＯＳ型トランジスタ（θ=45
゜ ，D= 3.0×1013cm-2，Ei=50keV，Neff=2.1×1013c
m-2，Lov=0.18μｍ）とを比較する図であり、同図
（ｃ）は、それらのトランジスタのゲート電極端での深
さ方向の不純物濃度のプロファイルである。この図よ
り、本発明の実施例のＭＯＳ型トランジスタでは、イオ
ン注入後から９００℃９０分の熱処理が加えられている
にも関わらず、ゲート電極３の端部付近の下方の低濃度
ソース４及び低濃度ドレイン５において、基板内部側か
ら基板表面部に向かって実効不純物濃度が漸次低くなる
とともに、ゲート酸化膜２から約0.06μｍの深さで不純
物濃度がピークを持っていることが分かる。つまり、注
入角度θを、大傾角ではあるが従来のＬＡＴＩＤ構造の
ための不純物注入角度よりも小さめの傾き角度にし、注
入エネルギーもやや大きめにすることで、同じ熱処理条
件下でも、ＬＡＴＩＤ構造とは異なり、基板内部から基
板表面に向かって実効不純物濃度を漸次低くするように
分布させている。ただし、熱処理条件によっては、小さ
い注入エネルギーでも基板内部から基板表面部に向かっ
て実効不純物濃度が漸次低くなるような濃度分布を形成
することが可能である。
【００４４】また、図３（ａ），（ｂ）は、それぞれ本
発明の実施例のＭＯＳ型トランジスタ，従来のＬＡＴＩ
Ｄ構造のＭＯＳ型トランジスタについて（共に図２で示
したものと同条件）、横方向の電界E// （MV/cm ），電
子濃度Ne（cm-3），ホットキャリア対の発生度合Rg（cm
-3・ｓ-1）をドレイン近傍で２次元シミュレートした結
果を示す。各図の下方の図はホットキャリアの発生度合
Rgが最大となるポイントでのホットキャリア発生度合Rg
の横方向の分布を示した図である。基板の不純物濃度は
約 1×1016cm-3である。バイアス条件はドレイン電圧Vd
=7V ，ゲート電圧Vg=2V ，基板電圧Vsub=-2Vである。こ
のバイアス条件では、ＮｃｈＭＯＳ型トランジスタを最
も劣化させるドレインアバランシェホットキャリアが発
生しており、Vg＜Vdではゲート電極直下の低濃度ドレイ
ン５が空乏化する。本発明の実施例のＭＯＳ型トランジ
スタ（同図（ａ）参照）では、従来のＬＡＴＩＤ構造の
ＭＯＳ型トランジスタ（同図（ｂ）参照）に比べ、ゲー
ト電極端付近のゲート電極の下の基板表面近くでは低濃
度ドレイン５の実効不純物濃度は低く抑えられているた
め、この空乏層はさらに広がる。したがって、この領域
の不純物濃度が低いことから高抵抗化することに加え、
空乏化のためにさらに高抵抗化することになり、電流の
流れる位置が基板表面からさらに遠ざかる。従って、ホ
ットキャリアの発生する位置も基板表面からさらに遠ざ
かることとなり、発生したホットキャリア（この場合ホ
ール）が散乱によりゲート酸化膜２等に注入されにくく
なり、ホットキャリア耐性が向上する。具体的には、従
来のＬＡＴＩＤ構造のＭＯＳ型トランジスタに比べ、本
発明の実施例のＭＯＳ型トランジスタでは、ホットキャ
リア対の発生度合Rgの最大値は同等であるが、ホットキ
ャリア対の発生度合Rgが最大となるポイントは、基板表
面からの距離が0.039 μｍに対して0.053 μｍと、0.01
4 μｍ深くなっている。この差は、シリコン内でのホー
ルの平均自由行程（約0.005 μｍ）に比べ十分大きな値
であり、ホットキャリアがゲート酸化膜２等に注入され
る確率はホールの平均自由行程分だけ距離が離れるごと
に1/ｅ（ｅは自然対数の底）倍の割合で減小することか
ら、基板表面からの距離を0.014 μｍ深くすることで、
ホットキャリア注入確率が約２０分の１程度に低減する
ことになる。
発明の実施例のＭＯＳ型トランジスタ，従来のＬＡＴＩ
Ｄ構造のＭＯＳ型トランジスタについて（共に図２で示
したものと同条件）、横方向の電界E// （MV/cm ），電
子濃度Ne（cm-3），ホットキャリア対の発生度合Rg（cm
-3・ｓ-1）をドレイン近傍で２次元シミュレートした結
果を示す。各図の下方の図はホットキャリアの発生度合
Rgが最大となるポイントでのホットキャリア発生度合Rg
の横方向の分布を示した図である。基板の不純物濃度は
約 1×1016cm-3である。バイアス条件はドレイン電圧Vd
=7V ，ゲート電圧Vg=2V ，基板電圧Vsub=-2Vである。こ
のバイアス条件では、ＮｃｈＭＯＳ型トランジスタを最
も劣化させるドレインアバランシェホットキャリアが発
生しており、Vg＜Vdではゲート電極直下の低濃度ドレイ
ン５が空乏化する。本発明の実施例のＭＯＳ型トランジ
スタ（同図（ａ）参照）では、従来のＬＡＴＩＤ構造の
ＭＯＳ型トランジスタ（同図（ｂ）参照）に比べ、ゲー
ト電極端付近のゲート電極の下の基板表面近くでは低濃
度ドレイン５の実効不純物濃度は低く抑えられているた
め、この空乏層はさらに広がる。したがって、この領域
の不純物濃度が低いことから高抵抗化することに加え、
空乏化のためにさらに高抵抗化することになり、電流の
流れる位置が基板表面からさらに遠ざかる。従って、ホ
ットキャリアの発生する位置も基板表面からさらに遠ざ
かることとなり、発生したホットキャリア（この場合ホ
ール）が散乱によりゲート酸化膜２等に注入されにくく
なり、ホットキャリア耐性が向上する。具体的には、従
来のＬＡＴＩＤ構造のＭＯＳ型トランジスタに比べ、本
発明の実施例のＭＯＳ型トランジスタでは、ホットキャ
リア対の発生度合Rgの最大値は同等であるが、ホットキ
ャリア対の発生度合Rgが最大となるポイントは、基板表
面からの距離が0.039 μｍに対して0.053 μｍと、0.01
4 μｍ深くなっている。この差は、シリコン内でのホー
ルの平均自由行程（約0.005 μｍ）に比べ十分大きな値
であり、ホットキャリアがゲート酸化膜２等に注入され
る確率はホールの平均自由行程分だけ距離が離れるごと
に1/ｅ（ｅは自然対数の底）倍の割合で減小することか
ら、基板表面からの距離を0.014 μｍ深くすることで、
ホットキャリア注入確率が約２０分の１程度に低減する
ことになる。
【００４５】図４は、様々な実効ドーズ量Neffでのドレ
イン電流（＝Id）のホットキャリア劣化特性及び基板電
流とソース電流の比（＝Isub/Is ）を示したものであ
る。このドレイン電流Idのホットキャリア劣化特性で
は、ストレス条件：Vd=7V,Vg=2V,Vsub=-2V,3000sec，測
定条件：Vd=5V,Vg=0.1V,Vsub=-2V、Isub/Is の測定条件
は、Vd=7V,Vg=2V,Vsub=-2Vである。本発明の実施例のＭ
ＯＳ型トランジスタは従来のＬＡＴＩＤ構造のＭＯＳ型
トランジスタに比べ、Isub/Is は大きくなっているにも
関わらず、ドレイン電流Idのホットキャリア劣化特性は
約１０％向上していることが分かる。この向上分は、３
〜４倍寿命が長くなったことに相当する。
イン電流（＝Id）のホットキャリア劣化特性及び基板電
流とソース電流の比（＝Isub/Is ）を示したものであ
る。このドレイン電流Idのホットキャリア劣化特性で
は、ストレス条件：Vd=7V,Vg=2V,Vsub=-2V,3000sec，測
定条件：Vd=5V,Vg=0.1V,Vsub=-2V、Isub/Is の測定条件
は、Vd=7V,Vg=2V,Vsub=-2Vである。本発明の実施例のＭ
ＯＳ型トランジスタは従来のＬＡＴＩＤ構造のＭＯＳ型
トランジスタに比べ、Isub/Is は大きくなっているにも
関わらず、ドレイン電流Idのホットキャリア劣化特性は
約１０％向上していることが分かる。この向上分は、３
〜４倍寿命が長くなったことに相当する。
【００４６】図５及び図６は、それぞれ様々な実効ドー
ズ量Neffでのショートチャネル効果，ドレイン飽和電流
を示したものである。これらの図より、実効ドーズ量Ne
ffが等しいならば、本発明の実施例のＭＯＳ型トランジ
スタは、ショートチャネル効果及び飽和電流について、
従来のＬＡＴＩＤ構造のＭＯＳ型トランジスタと変わり
がない。従って、ゲート電極端付近の下方でドレインが
高抵抗化していることによる電流駆動力への悪影響はな
い。
ズ量Neffでのショートチャネル効果，ドレイン飽和電流
を示したものである。これらの図より、実効ドーズ量Ne
ffが等しいならば、本発明の実施例のＭＯＳ型トランジ
スタは、ショートチャネル効果及び飽和電流について、
従来のＬＡＴＩＤ構造のＭＯＳ型トランジスタと変わり
がない。従って、ゲート電極端付近の下方でドレインが
高抵抗化していることによる電流駆動力への悪影響はな
い。
【００４７】図７は、本発明の実施例のＭＯＳ型トラン
ジスタと従来のＬＡＴＩＤ構造のＭＯＳ型トランジスタ
のＩ−Ｖ特性及びゲート−ドレイン間容量Cgd のゲート
電圧Vg依存性を示し、ゲート−ドレインオーバーラップ
量Lov は等しくしている。比較のため、ＬＤＤ構造のＭ
ＯＳ型トランジスタについても併記してある。同図に示
されるように、本発明の実施例のＭＯＳ型トランジスタ
は従来のＬＡＴＩＤ構造のＭＯＳ型トランジスタに比
べ、同じ駆動力を持っているが、ゲート−ドレイン間容
量Cgd は小さくなる。これは本発明の実施例のＭＯＳ型
トランジスタのゲート電極３直下の低濃度ドレイン５の
表面領域の実効不純物濃度が、従来のＬＡＴＩＤ構造の
ＭＯＳ型トランジスタに比べ低いためと考えられる。そ
の結果、図８に示すように、両者をリングオシレータに
適用した場合の動作速度を見ると、本発明の実施例のＭ
ＯＳ型トランジスタは、従来のＬＡＴＩＤ構造のＭＯＳ
型トランジスタに比べ、リングオシレータの動作速度が
約１０％向上するのが分かる。
ジスタと従来のＬＡＴＩＤ構造のＭＯＳ型トランジスタ
のＩ−Ｖ特性及びゲート−ドレイン間容量Cgd のゲート
電圧Vg依存性を示し、ゲート−ドレインオーバーラップ
量Lov は等しくしている。比較のため、ＬＤＤ構造のＭ
ＯＳ型トランジスタについても併記してある。同図に示
されるように、本発明の実施例のＭＯＳ型トランジスタ
は従来のＬＡＴＩＤ構造のＭＯＳ型トランジスタに比
べ、同じ駆動力を持っているが、ゲート−ドレイン間容
量Cgd は小さくなる。これは本発明の実施例のＭＯＳ型
トランジスタのゲート電極３直下の低濃度ドレイン５の
表面領域の実効不純物濃度が、従来のＬＡＴＩＤ構造の
ＭＯＳ型トランジスタに比べ低いためと考えられる。そ
の結果、図８に示すように、両者をリングオシレータに
適用した場合の動作速度を見ると、本発明の実施例のＭ
ＯＳ型トランジスタは、従来のＬＡＴＩＤ構造のＭＯＳ
型トランジスタに比べ、リングオシレータの動作速度が
約１０％向上するのが分かる。
【００４８】以上のように、本実施例１によれば、ゲー
ト電極３の下方に低濃度ソース４及び低濃度ドレイン５
を形成したことにより、従来のＬＡＴＩＤ構造を有する
ＭＯＳ型トランジスタの特徴である優れた電流駆動力を
維持しうる。また、ゲート電極３の端部付近の下方にお
いて、実効不純物濃度が基板内部側から基板表面部に向
かって漸次低くなるような実効不純物濃度の分布状態を
形成したので、バイアス下における空乏化域が拡大し、
ゲート−ドレイン間容量Cgd が低減して、動作速度が向
上する。従って、従来のＬＤＤ構造やＬＡＴＩＤ構造の
トランジスタに比べ、上述の各図に示されるごとく、飽
和電流特性を悪化させることなく、ホットキャリア耐性
及び動作速度の向上を図ることができる。
ト電極３の下方に低濃度ソース４及び低濃度ドレイン５
を形成したことにより、従来のＬＡＴＩＤ構造を有する
ＭＯＳ型トランジスタの特徴である優れた電流駆動力を
維持しうる。また、ゲート電極３の端部付近の下方にお
いて、実効不純物濃度が基板内部側から基板表面部に向
かって漸次低くなるような実効不純物濃度の分布状態を
形成したので、バイアス下における空乏化域が拡大し、
ゲート−ドレイン間容量Cgd が低減して、動作速度が向
上する。従って、従来のＬＤＤ構造やＬＡＴＩＤ構造の
トランジスタに比べ、上述の各図に示されるごとく、飽
和電流特性を悪化させることなく、ホットキャリア耐性
及び動作速度の向上を図ることができる。
【００４９】一方、上記ＢＬＤＤ構造を有するＭＯＳ型
トランジスタでは、内部側から表面に向かって実効不純
物濃度が高くなるＬＤＤ構造を基本とし、その内部にさ
らに高い不純物濃度を有する第３の領域である埋込ドレ
インを形成したものであるが、そのように構成したこと
に伴いパンチスルー等のショートチャネル効果の発生を
招く虞れがあり、基板表面部における実効不純物濃度も
高いので、ゲート−ドレイン間容量が比較的大きく、動
作速度の向上には限界がある。それに対し、本発明のト
ランジスタでは、ＬＤＤ構造における低濃度ソース４及
び低濃度ドレイン５をゲート電極３の下方に亘る領域に
設けたＬＡＴＩＤ構造を基本とし、その表面部の不純物
濃度を低くすることで、ゲート−ドレイン間容量Cgd を
低減することができ、しかも、比較的高い実効不純物濃
度からなる埋込ドレインもないので、パンチスルー等の
ショートチャネル効果を生じやすくするという問題も生
じない。
トランジスタでは、内部側から表面に向かって実効不純
物濃度が高くなるＬＤＤ構造を基本とし、その内部にさ
らに高い不純物濃度を有する第３の領域である埋込ドレ
インを形成したものであるが、そのように構成したこと
に伴いパンチスルー等のショートチャネル効果の発生を
招く虞れがあり、基板表面部における実効不純物濃度も
高いので、ゲート−ドレイン間容量が比較的大きく、動
作速度の向上には限界がある。それに対し、本発明のト
ランジスタでは、ＬＤＤ構造における低濃度ソース４及
び低濃度ドレイン５をゲート電極３の下方に亘る領域に
設けたＬＡＴＩＤ構造を基本とし、その表面部の不純物
濃度を低くすることで、ゲート−ドレイン間容量Cgd を
低減することができ、しかも、比較的高い実効不純物濃
度からなる埋込ドレインもないので、パンチスルー等の
ショートチャネル効果を生じやすくするという問題も生
じない。
【００５０】特に、基板表面から深さ０．０１〜０．２
μｍの部位で実効不純物濃度が最大となるピーク部をも
つように形成することで、ホットキャリアの絶縁膜への
注入を低減することができる。すなわち、ホットキャリ
アの平均自由行程０．００５μｍよりも十分深くするこ
とで、ホットキャリアが基板表面側のゲート酸化膜２等
に到着する確率を可及的に低減することができ、耐圧性
の向上を図ることができるのである。
μｍの部位で実効不純物濃度が最大となるピーク部をも
つように形成することで、ホットキャリアの絶縁膜への
注入を低減することができる。すなわち、ホットキャリ
アの平均自由行程０．００５μｍよりも十分深くするこ
とで、ホットキャリアが基板表面側のゲート酸化膜２等
に到着する確率を可及的に低減することができ、耐圧性
の向上を図ることができるのである。
【００５１】その場合、上記実施例１のような製造方法
では、従来のＬＡＴＩＤ構造のトランジスタに比べ、低
濃度ソース４及び低濃度ドレイン５を形成する際におけ
る注入条件を変えるだけで、注入回数を増大させること
なく、熱処理後における基板表面部位の実効不純物濃度
が基板内部の実効不純物濃度よりも低くなるという不純
物の濃度分布をもたせているので、工程の増大を招くこ
となく、工程の簡素化を図ることができる。
では、従来のＬＡＴＩＤ構造のトランジスタに比べ、低
濃度ソース４及び低濃度ドレイン５を形成する際におけ
る注入条件を変えるだけで、注入回数を増大させること
なく、熱処理後における基板表面部位の実効不純物濃度
が基板内部の実効不純物濃度よりも低くなるという不純
物の濃度分布をもたせているので、工程の増大を招くこ
となく、工程の簡素化を図ることができる。
【００５２】（実施例２）次に、請求項６の発明に係る
実施例２について説明する。実施例２では、上記実施例
１における図１（ｂ）と図１（ｃ）に示される工程の間
に、図９（ａ）に示す工程を加える。例えばｐ型不純物
であるBF2+をθ=60 ゜，D= 2×1012cm-2，Ei=60keV，Ne
ff=1×1012cm-2で注入するいわゆるカウンタドープを行
う工程を付け加える。このとき、ソース側とドレイン側
が対称となるように、まずソース側から（破線の矢印
Ａ）、次にドレイン側から（実線の矢印Ｂ）打ち込ん
で、低濃度ソース４及び低濃度ドレイン５内にカウンタ
ドープ領域１０を形成する。
実施例２について説明する。実施例２では、上記実施例
１における図１（ｂ）と図１（ｃ）に示される工程の間
に、図９（ａ）に示す工程を加える。例えばｐ型不純物
であるBF2+をθ=60 ゜，D= 2×1012cm-2，Ei=60keV，Ne
ff=1×1012cm-2で注入するいわゆるカウンタドープを行
う工程を付け加える。このとき、ソース側とドレイン側
が対称となるように、まずソース側から（破線の矢印
Ａ）、次にドレイン側から（実線の矢印Ｂ）打ち込ん
で、低濃度ソース４及び低濃度ドレイン５内にカウンタ
ドープ領域１０を形成する。
【００５３】これにより、ゲート電極３の端部付近の下
方の低濃度ソース４及び低濃度ドレイン５において、表
面近傍のカウンタドープ領域１０でｎ型不純物の濃度が
さらに実効的に薄められる。そして、ゲート電極３の端
部付近の下方において、表面近傍での実効不純物濃度が
内部の実効不純物濃度よりもさらに低くなるという不純
物濃度プロファイルが得られる。
方の低濃度ソース４及び低濃度ドレイン５において、表
面近傍のカウンタドープ領域１０でｎ型不純物の濃度が
さらに実効的に薄められる。そして、ゲート電極３の端
部付近の下方において、表面近傍での実効不純物濃度が
内部の実効不純物濃度よりもさらに低くなるという不純
物濃度プロファイルが得られる。
【００５４】その後、図１（ｃ）に示される工程と同様
の工程、つまりサイドウォール６を形成する工程を行
う。
の工程、つまりサイドウォール６を形成する工程を行
う。
【００５５】その後、図９（ｂ）に示すように、ゲート
電極３及びサイドウォール６をマスクとして、高濃度の
ｎ型不純物であるひ素のイオン注入を行って、低濃度ソ
ース４及び低濃度ドレイン５よりも不純物濃度の高い高
濃度ソース７及び高濃度ドレイン８を形成し、最後に90
0 ℃10分の熱処理を施す。
電極３及びサイドウォール６をマスクとして、高濃度の
ｎ型不純物であるひ素のイオン注入を行って、低濃度ソ
ース４及び低濃度ドレイン５よりも不純物濃度の高い高
濃度ソース７及び高濃度ドレイン８を形成し、最後に90
0 ℃10分の熱処理を施す。
【００５６】図１０（ａ）は、プロセス終了後の低濃度
ドレイン５近傍での２次元不純物プロファイルを示す
（基板のｐ型不純物濃度は約 1×1017cm-3）。図１０
（ｂ）は図１０（ａ）との比較のための図であって、ｐ
型不純物BF2+の注入をしなかった場合つまりカウンタド
ープを行わなかった場合の２次元不純物プロファイルを
示す。ここで、図１０（ａ）及び図１０（ｂ）におい
て、実線は実効的に低濃度であるｎ型不純物であるリン
の濃度を、点線は実効的に高濃度となるひ素の濃度をそ
れぞれ示すとともに、破線は、半導体基板１に最初から
ドーピングされていたｐ型不純物であるボロンの濃度
と、カウンタドープによるボロンの濃度とを合計したも
のである。図１０（ａ）及び図１０（ｂ）を比較する
と、ｎ型不純物が注入された低濃度ドレイン５の上部が
ｐ型不純物BF2+によりカウンタドープされているため
に、低濃度ドレイン５表面近傍のｎ型不純物の濃度が実
効的に減少することが分かる。
ドレイン５近傍での２次元不純物プロファイルを示す
（基板のｐ型不純物濃度は約 1×1017cm-3）。図１０
（ｂ）は図１０（ａ）との比較のための図であって、ｐ
型不純物BF2+の注入をしなかった場合つまりカウンタド
ープを行わなかった場合の２次元不純物プロファイルを
示す。ここで、図１０（ａ）及び図１０（ｂ）におい
て、実線は実効的に低濃度であるｎ型不純物であるリン
の濃度を、点線は実効的に高濃度となるひ素の濃度をそ
れぞれ示すとともに、破線は、半導体基板１に最初から
ドーピングされていたｐ型不純物であるボロンの濃度
と、カウンタドープによるボロンの濃度とを合計したも
のである。図１０（ａ）及び図１０（ｂ）を比較する
と、ｎ型不純物が注入された低濃度ドレイン５の上部が
ｐ型不純物BF2+によりカウンタドープされているため
に、低濃度ドレイン５表面近傍のｎ型不純物の濃度が実
効的に減少することが分かる。
【００５７】以上のように、本実施例２では、カウンタ
ドープ領域１０を形成し、低濃度ソース４及び低濃度ド
レイン５全体の表面近傍の不純物濃度を逆導電型不純物
の注入によって実効的に減少させることにより、本発明
が目的とする不純物濃度プロファイルが得られる。その
場合、上記実施例１のように一導電型不純物の注入のみ
で低濃度ソース４及び低濃度ドレイン５不純物濃度分布
の調整を行うのに比べ、より適切な濃度分布を容易に得
ることができる。特に、低濃度ソース４及び低濃度ドレ
イン５における表面部の実効不純物濃度をより低くする
ことができるので、ゲート−ドレイン間容量Cgd をさら
に小さくすることができる。
ドープ領域１０を形成し、低濃度ソース４及び低濃度ド
レイン５全体の表面近傍の不純物濃度を逆導電型不純物
の注入によって実効的に減少させることにより、本発明
が目的とする不純物濃度プロファイルが得られる。その
場合、上記実施例１のように一導電型不純物の注入のみ
で低濃度ソース４及び低濃度ドレイン５不純物濃度分布
の調整を行うのに比べ、より適切な濃度分布を容易に得
ることができる。特に、低濃度ソース４及び低濃度ドレ
イン５における表面部の実効不純物濃度をより低くする
ことができるので、ゲート−ドレイン間容量Cgd をさら
に小さくすることができる。
【００５８】なお、上記実施例２では、低濃度ソース４
及び低濃度ドレイン５を形成した時点で、実効不純物濃
度が基板内部側から基板表面部に向かって漸次低くなる
という濃度分布を形成してから、カウンタドープを行っ
て、基板表面付近の濃度をさらに薄くするようにした
が、本発明はかかる実施例に限定されるものではない。
すなわち、請求項７の発明に対応して、低濃度ソース４
及び低濃度ドレイン５を形成した時点では、通常のＬＡ
ＴＩＤ構造のごとく表面付近の実効不純物濃度を比較的
高くしておいて、その後、カウンタドープによって、表
面付近の実効不純物濃度を低くするようにしてもよい。
その場合、低濃度ソース４及び低濃度ドレイン５を形成
する工程をより簡単に行うことができる利点がある。
及び低濃度ドレイン５を形成した時点で、実効不純物濃
度が基板内部側から基板表面部に向かって漸次低くなる
という濃度分布を形成してから、カウンタドープを行っ
て、基板表面付近の濃度をさらに薄くするようにした
が、本発明はかかる実施例に限定されるものではない。
すなわち、請求項７の発明に対応して、低濃度ソース４
及び低濃度ドレイン５を形成した時点では、通常のＬＡ
ＴＩＤ構造のごとく表面付近の実効不純物濃度を比較的
高くしておいて、その後、カウンタドープによって、表
面付近の実効不純物濃度を低くするようにしてもよい。
その場合、低濃度ソース４及び低濃度ドレイン５を形成
する工程をより簡単に行うことができる利点がある。
【００５９】（実施例３）次に、請求項３及び８の発明
に係る実施例３について説明する。本実施例３では、上
記実施例２の図９（ａ）に示される注入工程に代えて、
図１１（ａ）に示す工程を行う。例えば、低濃度ソース
４及び低濃度ドレイン５内に、ｐ型不純物であるBF2+を
θ=60 ゜ ，D= 6×1012cm-2，Ei=60keV，Neff=3×1012cm
-2の条件下で注入し、低濃度ソース４及びドレイン５の
チャネル領域に、半導体基板１のｐ型不純物の濃度より
濃いｐ型不純物が注入された高しきい値領域１１を形成
する。
に係る実施例３について説明する。本実施例３では、上
記実施例２の図９（ａ）に示される注入工程に代えて、
図１１（ａ）に示す工程を行う。例えば、低濃度ソース
４及び低濃度ドレイン５内に、ｐ型不純物であるBF2+を
θ=60 ゜ ，D= 6×1012cm-2，Ei=60keV，Neff=3×1012cm
-2の条件下で注入し、低濃度ソース４及びドレイン５の
チャネル領域に、半導体基板１のｐ型不純物の濃度より
濃いｐ型不純物が注入された高しきい値領域１１を形成
する。
【００６０】その後、上述の図１（ｃ）に示される工程
と同様に、サイドウォール６を形成する工程を行う。
と同様に、サイドウォール６を形成する工程を行う。
【００６１】その後、図１１（ｂ）に示すように、上述
の図９（ｂ）に示される工程と同様に、高濃度ソース７
及び高濃度ドレイン８を形成する工程を行う。
の図９（ｂ）に示される工程と同様に、高濃度ソース７
及び高濃度ドレイン８を形成する工程を行う。
【００６２】図１２（ａ）は、プロセス終了後の低濃度
ドレイン５近傍での２次元不純物プロファイルを示す
（基板不純物濃度は約 1×1017cm-3）。また、図１２
（ｂ）は、図１０（ａ）との比較のための図であって、
ｐ型不純物であるBF2+の注入をしなかった場合の低濃度
ドレイン５における２次元不純物濃度プロファイルを示
す。なお、各図において、実線，点線及び破線は上記図
１０（ａ）及び図１０（ｂ）と同じ不純物の濃度を示
す。図１２（ａ）及び図１２（ｂ）を比較すると、低濃
度ドレイン５の上部が逆導電型不純物であるBF2+により
カウンタドープされているために、低濃度ドレイン５の
表面近傍の不純物濃度が実効的に減少するとともに、そ
のカウンタドープの不純物濃度が半導体基板１の不純物
濃度よりも濃いことから、低濃度ドレイン５のチャネル
領域におけるｐ型不純物濃度がかなり濃くなっているこ
とがわかる。
ドレイン５近傍での２次元不純物プロファイルを示す
（基板不純物濃度は約 1×1017cm-3）。また、図１２
（ｂ）は、図１０（ａ）との比較のための図であって、
ｐ型不純物であるBF2+の注入をしなかった場合の低濃度
ドレイン５における２次元不純物濃度プロファイルを示
す。なお、各図において、実線，点線及び破線は上記図
１０（ａ）及び図１０（ｂ）と同じ不純物の濃度を示
す。図１２（ａ）及び図１２（ｂ）を比較すると、低濃
度ドレイン５の上部が逆導電型不純物であるBF2+により
カウンタドープされているために、低濃度ドレイン５の
表面近傍の不純物濃度が実効的に減少するとともに、そ
のカウンタドープの不純物濃度が半導体基板１の不純物
濃度よりも濃いことから、低濃度ドレイン５のチャネル
領域におけるｐ型不純物濃度がかなり濃くなっているこ
とがわかる。
【００６３】以上のように、本実施例３では、低濃度ソ
ース４及び低濃度ドレイン５のチャネル領域に、各領域
４，５の不純物とは逆導電型でかつ半導体基板１の不純
物濃度より濃い不純物が注入された高しきい値領域１１
を形成する。すなわち、実施例２と同様の効果に加え
て、低濃度ソース４及び高濃度ドレイン５側方のチャネ
ル領域に形成された高しきい値領域１１が局所的に高い
しきい値をもっているので、チャネル長が短くなるに従
い、チャネルに対する高しきい値領域１１の占める割合
が大きくなる。したがって、半導体装置の微細化に伴う
チャネル長さの短縮によってしきい値電圧が低下するな
どのショートチャネル効果を緩和することができる。
ース４及び低濃度ドレイン５のチャネル領域に、各領域
４，５の不純物とは逆導電型でかつ半導体基板１の不純
物濃度より濃い不純物が注入された高しきい値領域１１
を形成する。すなわち、実施例２と同様の効果に加え
て、低濃度ソース４及び高濃度ドレイン５側方のチャネ
ル領域に形成された高しきい値領域１１が局所的に高い
しきい値をもっているので、チャネル長が短くなるに従
い、チャネルに対する高しきい値領域１１の占める割合
が大きくなる。したがって、半導体装置の微細化に伴う
チャネル長さの短縮によってしきい値電圧が低下するな
どのショートチャネル効果を緩和することができる。
【００６４】上記実施例１，２，３では、ＮｃｈＭＯＳ
型トランジスタに本発明を適用した例について説明した
が、本発明はＰｃｈＭＯＳトランジスタについても、同
様に適用できる。さらに、ＭＯＳ型トランジスタに限定
されるものではなく、絶縁膜が窒化シリコン膜であって
もよい。すなわち、本発明は、全ての絶縁ゲート型電界
効果トランジスタに適用し得るものである。
型トランジスタに本発明を適用した例について説明した
が、本発明はＰｃｈＭＯＳトランジスタについても、同
様に適用できる。さらに、ＭＯＳ型トランジスタに限定
されるものではなく、絶縁膜が窒化シリコン膜であって
もよい。すなわち、本発明は、全ての絶縁ゲート型電界
効果トランジスタに適用し得るものである。
【００６５】また、上記各実施例では、低濃度ソース４
及び低濃度ドレイン５の双方について本発明を適用し、
ゲート電極端付近の下方において表面付近の不純物濃度
を内部よりも低くする不純物濃度分布を形成している
が、いずれか一方の領域のみにおいて、かかる濃度分布
をもたせるようにしてもよい。
及び低濃度ドレイン５の双方について本発明を適用し、
ゲート電極端付近の下方において表面付近の不純物濃度
を内部よりも低くする不純物濃度分布を形成している
が、いずれか一方の領域のみにおいて、かかる濃度分布
をもたせるようにしてもよい。
【００６６】また、実施例１，２，３における低濃度ソ
ース４及び低濃度ドレイン５への不純物注入、及び実施
例２，３のカウンタドープではソース−ドレイン間の対
称性を考慮して２ステップ注入を用いているが、この場
合、プロセス数を増やさないようにしようとすると、半
導体装置内でゲートの方向を一方向に設定しなければな
らず回路設計に著しい制限を与えてしまう。従って、ゲ
ートを縦方向と横方向とも可能とするため、これらの注
入工程では４ステップ注入を行う方がより好ましい。
ース４及び低濃度ドレイン５への不純物注入、及び実施
例２，３のカウンタドープではソース−ドレイン間の対
称性を考慮して２ステップ注入を用いているが、この場
合、プロセス数を増やさないようにしようとすると、半
導体装置内でゲートの方向を一方向に設定しなければな
らず回路設計に著しい制限を与えてしまう。従って、ゲ
ートを縦方向と横方向とも可能とするため、これらの注
入工程では４ステップ注入を行う方がより好ましい。
【００６７】また、ＣＭＯＳ回路を使用する場合など
で、ＰｃｈＭＯＳ型トランジスタを本発明の半導体装置
内に同時に組み込む際は、実施例２，３におけるカウン
タドープを、ＰｃｈＭＯＳ型トランジスタをＬＡＴＩＤ
構造にする際の低濃度ソース，低濃度ドレイン形成のた
めに併用すると、マスク工程が省略できる点で好まし
い。
で、ＰｃｈＭＯＳ型トランジスタを本発明の半導体装置
内に同時に組み込む際は、実施例２，３におけるカウン
タドープを、ＰｃｈＭＯＳ型トランジスタをＬＡＴＩＤ
構造にする際の低濃度ソース，低濃度ドレイン形成のた
めに併用すると、マスク工程が省略できる点で好まし
い。
【００６８】
【発明の効果】以上説明したように、請求項１の発明に
よれば、絶縁ゲート型電界効果トランジスタとして機能
する半導体装置の構成として、高濃度ソース，ドレイン
領域に隣接し、一部が上記ゲート電極の下方に位置する
領域に低濃度ソース，ドレイン領域を設け、低濃度ソー
ス，ドレイン領域におけるゲート電極の端部付近の下方
に位置する部位で、実効不純物濃度が基板内部側から表
面部に向かって漸次低くなる濃度分布をもたせるように
したので、ＬＡＴＩＤ構造を有するトランジスタと同様
の優れた電流駆動力を維持しながら、ゲート−ドレイン
間容量の減小による回路動作速度の向上と、ホットキャ
リアの発生領域の基板内部側への移行によるホットキャ
リア耐性の向上とを図ることができる。
よれば、絶縁ゲート型電界効果トランジスタとして機能
する半導体装置の構成として、高濃度ソース，ドレイン
領域に隣接し、一部が上記ゲート電極の下方に位置する
領域に低濃度ソース，ドレイン領域を設け、低濃度ソー
ス，ドレイン領域におけるゲート電極の端部付近の下方
に位置する部位で、実効不純物濃度が基板内部側から表
面部に向かって漸次低くなる濃度分布をもたせるように
したので、ＬＡＴＩＤ構造を有するトランジスタと同様
の優れた電流駆動力を維持しながら、ゲート−ドレイン
間容量の減小による回路動作速度の向上と、ホットキャ
リアの発生領域の基板内部側への移行によるホットキャ
リア耐性の向上とを図ることができる。
【００６９】請求項２の発明によれば、上記請求項１の
発明において、実効不純物濃度が基板内部側から基板表
面部に向かって漸次低くなるように形成された低濃度ソ
ース，ドレイン領域において、実効不純物濃度が基板表
面から０．０１〜０．２μｍの深さにある部位で最大と
なるようにしたので、ホットキャリアの発生領域が基板
表面からホットキャリアの平均自由行程よりも深い部位
となることで、ホットキャリア耐性の顕著な向上を図る
ことができる。
発明において、実効不純物濃度が基板内部側から基板表
面部に向かって漸次低くなるように形成された低濃度ソ
ース，ドレイン領域において、実効不純物濃度が基板表
面から０．０１〜０．２μｍの深さにある部位で最大と
なるようにしたので、ホットキャリアの発生領域が基板
表面からホットキャリアの平均自由行程よりも深い部位
となることで、ホットキャリア耐性の顕著な向上を図る
ことができる。
【００７０】請求項３の発明によれば、上記請求項１又
は２の発明において、低濃度ソース，ドレイン領域にお
けるゲート電極の端部付近の下方に位置する部位からト
ランジスタのチャネルに接続する表面付近の領域に、半
導体基板と同一導電型の高濃度不純物がドープされた高
しきい値領域を設けたので、半導体装置の微細化に伴う
高しきい値領域の占有割合の増大により、ショートチャ
ネル効果の発生を防止することができる。
は２の発明において、低濃度ソース，ドレイン領域にお
けるゲート電極の端部付近の下方に位置する部位からト
ランジスタのチャネルに接続する表面付近の領域に、半
導体基板と同一導電型の高濃度不純物がドープされた高
しきい値領域を設けたので、半導体装置の微細化に伴う
高しきい値領域の占有割合の増大により、ショートチャ
ネル効果の発生を防止することができる。
【００７１】請求項４の発明によれば、絶縁ゲート型電
界効果トランジスタとして機能する半導体装置の製造方
法として、ゲート電極を形成し、半導体基板の不純物と
は逆導電型の不純物の注入を行って低濃度ソース，ドレ
イン領域を形成し、高濃度ソース，ドレイン領域を形成
した後、熱処理を施すとともに、低濃度ソース，ドレイ
ン領域を形成する際，不純物が上記ゲート電極の下方に
位置する基板内部まで打ち込まれるように、不純物の注
入方向を上記半導体基板面の法線方向から大傾角に傾け
て行い、上記熱処理工程を経て、当該領域内におけるゲ
ート電極の端部付近の下方に位置する部位で、基板内部
の実効不純物濃度が基板表面部の実効不純物濃度よりも
低くなるように形成したので、従来のＬＡＴＩＤ構造を
有するトランジスタの製造における注入条件を変えるだ
けで、低濃度ソース，ドレイン領域の表面付近の実効不
純物濃度を低くすることが可能となり、工程数を増大す
ることなく、動作速度が速いかつ信頼性の高い半導体装
置を得ることができる。
界効果トランジスタとして機能する半導体装置の製造方
法として、ゲート電極を形成し、半導体基板の不純物と
は逆導電型の不純物の注入を行って低濃度ソース，ドレ
イン領域を形成し、高濃度ソース，ドレイン領域を形成
した後、熱処理を施すとともに、低濃度ソース，ドレイ
ン領域を形成する際，不純物が上記ゲート電極の下方に
位置する基板内部まで打ち込まれるように、不純物の注
入方向を上記半導体基板面の法線方向から大傾角に傾け
て行い、上記熱処理工程を経て、当該領域内におけるゲ
ート電極の端部付近の下方に位置する部位で、基板内部
の実効不純物濃度が基板表面部の実効不純物濃度よりも
低くなるように形成したので、従来のＬＡＴＩＤ構造を
有するトランジスタの製造における注入条件を変えるだ
けで、低濃度ソース，ドレイン領域の表面付近の実効不
純物濃度を低くすることが可能となり、工程数を増大す
ることなく、動作速度が速いかつ信頼性の高い半導体装
置を得ることができる。
【００７２】請求項５の発明によれば、上記請求項４の
製造方法において、低濃度ソース，ドレイン領域のうち
大傾角で不純物の注入を行った領域で、基板表面から
０．０１〜０．２μｍの深さの部位で不純物濃度が最大
となるように注入するようにしたので、工程数を増大す
ることなく、ホットキャリア耐性の優れた半導体装置を
得ることができる。
製造方法において、低濃度ソース，ドレイン領域のうち
大傾角で不純物の注入を行った領域で、基板表面から
０．０１〜０．２μｍの深さの部位で不純物濃度が最大
となるように注入するようにしたので、工程数を増大す
ることなく、ホットキャリア耐性の優れた半導体装置を
得ることができる。
【００７３】請求項６の発明によれば、上記請求項４又
は５の製造方法において、大傾角で不純物の注入を行っ
た低濃度ソース，ドレイン領域において、半導体基板の
法線方向からさらに傾けて半導体基板と同じ導電型でか
つ低濃度の不純物を注入して、当該領域の表面部を、半
導体基板とは逆導電型の極めて実効不純物濃度の低いカ
ウンタドープ領域とするようにしたので、低濃度ソー
ス，ドレイン領域の表面部の実効不純物濃度をさらに低
くすることにより、ゲート−ドレイン間容量をより小さ
くして、動作速度の顕著な向上を図ることができる。
は５の製造方法において、大傾角で不純物の注入を行っ
た低濃度ソース，ドレイン領域において、半導体基板の
法線方向からさらに傾けて半導体基板と同じ導電型でか
つ低濃度の不純物を注入して、当該領域の表面部を、半
導体基板とは逆導電型の極めて実効不純物濃度の低いカ
ウンタドープ領域とするようにしたので、低濃度ソー
ス，ドレイン領域の表面部の実効不純物濃度をさらに低
くすることにより、ゲート−ドレイン間容量をより小さ
くして、動作速度の顕著な向上を図ることができる。
【００７４】請求項７の発明によれば、絶縁ゲート型電
界効果トランジスタとして機能する半導体装置の製造方
法として、ゲート電極を形成し、半導体基板の不純物と
は逆導電型の不純物の注入を行って低濃度ソース，ドレ
イン領域を形成し、この低濃度ソース，ドレイン領域に
大傾角に傾けて半導体基板と同じ導電型の不純物を注入
してカウンタドープ領域を形成し、高濃度ソース，ドレ
イン領域を形成した後、熱処理を施すことにより、カウ
ンタドープ領域で、基板内部の実効不純物濃度が基板表
面部の実効不純物濃度よりも低くなる不純物分布をもた
せるようにしたので、低濃度ソース，ドレイン領域を形
成する際の注入条件が比較的単純となり、製造が容易と
なる。
界効果トランジスタとして機能する半導体装置の製造方
法として、ゲート電極を形成し、半導体基板の不純物と
は逆導電型の不純物の注入を行って低濃度ソース，ドレ
イン領域を形成し、この低濃度ソース，ドレイン領域に
大傾角に傾けて半導体基板と同じ導電型の不純物を注入
してカウンタドープ領域を形成し、高濃度ソース，ドレ
イン領域を形成した後、熱処理を施すことにより、カウ
ンタドープ領域で、基板内部の実効不純物濃度が基板表
面部の実効不純物濃度よりも低くなる不純物分布をもた
せるようにしたので、低濃度ソース，ドレイン領域を形
成する際の注入条件が比較的単純となり、製造が容易と
なる。
【００７５】請求項８の発明によれば、上記請求項４，
５，６又は７の製造方法において、低濃度ソース，ドレ
イン領域領域からチャネルに接続する部位の基板表面部
まで不純物が打ち込まれるようにさらに大傾角に傾け
て、半導体基板の不純物と同じ導電型の高濃度不純物の
注入を行って高しきい値領域を形成するようにしたの
で、カウンタドープする不純物の濃度及び注入角度を変
えるだけで、高しきい値領域を形成することができ、よ
って、ショートチャネル効果を招くことなく半導体装置
の微細化を図ることができる。
５，６又は７の製造方法において、低濃度ソース，ドレ
イン領域領域からチャネルに接続する部位の基板表面部
まで不純物が打ち込まれるようにさらに大傾角に傾け
て、半導体基板の不純物と同じ導電型の高濃度不純物の
注入を行って高しきい値領域を形成するようにしたの
で、カウンタドープする不純物の濃度及び注入角度を変
えるだけで、高しきい値領域を形成することができ、よ
って、ショートチャネル効果を招くことなく半導体装置
の微細化を図ることができる。
【００７６】請求項９の発明によれば、上記請求項４，
５，６，７又は８の製造方法において、低濃度ソース，
ドレイン領域を形成する工程における不純物の注入角度
を１０゜〜４５゜としたので、低濃度ソース，ドレイン
領域への不純物の注入角度を適切とすることにより、当
該領域における不純物の濃度分布状態を特に良好とする
ことができる。
５，６，７又は８の製造方法において、低濃度ソース，
ドレイン領域を形成する工程における不純物の注入角度
を１０゜〜４５゜としたので、低濃度ソース，ドレイン
領域への不純物の注入角度を適切とすることにより、当
該領域における不純物の濃度分布状態を特に良好とする
ことができる。
【００７７】請求項１０の発明によれば、上記請求項９
の製造方法において、半導体基板と同一導電型の不純物
の注入工程における不純物の注入角度を半導体基板の法
線方向から２５゜以上としたので、高しきい値領域を形
成するための不純物の注入角度を適切とすることによ
り、高しきい値領域の位置及び実効不純物濃度値を特に
良好とすることができる。
の製造方法において、半導体基板と同一導電型の不純物
の注入工程における不純物の注入角度を半導体基板の法
線方向から２５゜以上としたので、高しきい値領域を形
成するための不純物の注入角度を適切とすることによ
り、高しきい値領域の位置及び実効不純物濃度値を特に
良好とすることができる。
【図１】実施例１に係るＭＯＳトランジスタの製造工程
を示す断面図である。
を示す断面図である。
【図２】実施例１に係るＭＯＳトランジスタ及び従来の
ＬＡＴＩＤ構造のＭＯＳトランジスタのプロセス終了後
のドレイン近傍での不純物濃度の２次元プロファイル
と、トランジスタのゲート電極端での深さ方向の不純物
濃度のプロファイルを示す線図である。
ＬＡＴＩＤ構造のＭＯＳトランジスタのプロセス終了後
のドレイン近傍での不純物濃度の２次元プロファイル
と、トランジスタのゲート電極端での深さ方向の不純物
濃度のプロファイルを示す線図である。
【図３】実施例１に係るＭＯＳトランジスタ及び従来の
ＬＡＴＩＤ構造のＭＯＳトランジスタについて、横方向
の電界，電子濃度，ホットキャリア対の発生度合をドレ
イン近傍で２次元シミュレートし線図及びホットキャリ
ア対の発生度合の横方向の分布を示すグラフである。
ＬＡＴＩＤ構造のＭＯＳトランジスタについて、横方向
の電界，電子濃度，ホットキャリア対の発生度合をドレ
イン近傍で２次元シミュレートし線図及びホットキャリ
ア対の発生度合の横方向の分布を示すグラフである。
【図４】実施例１に係るＭＯＳトランジスタ及び従来の
ＬＡＴＩＤ構造のＭＯＳトランジスタについて、ドレイ
ン電流のホットキャリア劣化特性及び基板電流とソース
電流の比を比較するデータである。
ＬＡＴＩＤ構造のＭＯＳトランジスタについて、ドレイ
ン電流のホットキャリア劣化特性及び基板電流とソース
電流の比を比較するデータである。
【図５】実施例１に係るＭＯＳトランジスタ及び従来の
ＬＡＴＩＤ構造のＭＯＳトランジスタについて、ショー
トチャネル効果を比較するデータである。
ＬＡＴＩＤ構造のＭＯＳトランジスタについて、ショー
トチャネル効果を比較するデータである。
【図６】実施例１に係るＭＯＳトランジスタ及び従来の
ＬＡＴＩＤ構造のＭＯＳトランジスタについて、ドレイ
ン飽和電流を比較するデータである。
ＬＡＴＩＤ構造のＭＯＳトランジスタについて、ドレイ
ン飽和電流を比較するデータである。
【図７】実施例１に係るＭＯＳトランジスタ、従来のＬ
ＡＴＩＤ構造のＭＯＳトランジスタ及び従来のＬＤＤ構
造のＭＯＳトランジスタのＩ−Ｖ特性及びゲート−ドレ
イン間容量のゲート電圧依存性を比較するデータであ
る。
ＡＴＩＤ構造のＭＯＳトランジスタ及び従来のＬＤＤ構
造のＭＯＳトランジスタのＩ−Ｖ特性及びゲート−ドレ
イン間容量のゲート電圧依存性を比較するデータであ
る。
【図８】実施例１に係るＭＯＳトランジスタ、従来のＬ
ＡＴＩＤ構造のＭＯＳトランジスタ及び従来のＬＤＤ構
造のＭＯＳトランジスタのリングオシレータの１段あた
りの動作速度を比較するデータである。
ＡＴＩＤ構造のＭＯＳトランジスタ及び従来のＬＤＤ構
造のＭＯＳトランジスタのリングオシレータの１段あた
りの動作速度を比較するデータである。
【図９】実施例２に係るＭＯＳトランジスタの製造工程
を示す断面図である。
を示す断面図である。
【図１０】実施例２に係るＭＯＳトランジスタ及び実施
例２のBF2+注入を省略したＭＯＳトランジスタにおける
プロセス終了後のドレイン近傍での不純物濃度の２次元
プロファイルを示す線図である。
例２のBF2+注入を省略したＭＯＳトランジスタにおける
プロセス終了後のドレイン近傍での不純物濃度の２次元
プロファイルを示す線図である。
【図１１】実施例３に係るＭＯＳトランジスタの製造工
程を示す断面図である。
程を示す断面図である。
【図１２】実施例３に係るＭＯＳトランジスタ及び実施
例３のBF2+注入を省略したＭＯＳトランジスタにおける
プロセス終了後のドレイン近傍での不純物濃度の２次元
不純物プロファイルを示す線図である。
例３のBF2+注入を省略したＭＯＳトランジスタにおける
プロセス終了後のドレイン近傍での不純物濃度の２次元
不純物プロファイルを示す線図である。
【図１３】従来のＬＡＴＩＤ構造のＭＯＳトランジスタ
の断面図である。
の断面図である。
【図１４】従来のＬＡＴＩＤ構造のトランジスタ及びＬ
ＤＤ構造のＭＯＳ型トランジスタについて、横方向の電
界，電子濃度，ホットキャリア対の発生度合をドレイン
近傍で２次元シミュレーションした線図である。
ＤＤ構造のＭＯＳ型トランジスタについて、横方向の電
界，電子濃度，ホットキャリア対の発生度合をドレイン
近傍で２次元シミュレーションした線図である。
【図１５】従来のＢＬＤＤ構造のＭＯＳトランジスタの
断面図である。
断面図である。
【図１６】従来技術である米国特許の発明に係る改良型
ＢＬＤＤ構造のＭＯＳトランジスタの断面図である。
ＢＬＤＤ構造のＭＯＳトランジスタの断面図である。
１ 半導体基板 ２ ゲート酸化膜 ３ ゲート電極 ４ 低濃度ソース ５ 低濃度ドレイン ６ サイドウォール ７ 高濃度ソース ８ 高濃度ドレイン １０ カウンタドープ領域 １１ 高しきい値領域
【手続補正書】
【提出日】平成５年３月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体装置及びその製造方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート型電界効果
トランジスタを備えた半導体装置に係り、特に動作速度
の向上対策に関する。
トランジスタを備えた半導体装置に係り、特に動作速度
の向上対策に関する。
【０００２】
【従来の技術】従来より、特にＮｃｈＭＯＳ型トランジ
スタでは、高信頼性をそなえるため、ゲート電極にサイ
ドウォールを設けた後、高濃度のソース領域，ドレイン
領域の注入を行うことにより、ドレイン領域のチャネル
近くの濃度を積極的に低くしたＬＤＤ（Lightly Doped
Drain ）構造が用いられてきた。この構造では、低濃度
ドレインがドレイン近傍の電界を緩和する役割を果たす
ので、ドレイン耐圧等に高い信頼性が得られる。しか
し、これらのＬＤＤ構造のＭＯＳ型トランジスタは、一
般に低濃度ドレインの大部分がゲート電極の外側に位置
するため、ゲートの外側に位置した低濃度ドレインがピ
ンチオフし高抵抗層になり、駆動電流の劣化を招きやす
い。また、サイドウォール直下でホットキャリアが発生
し、ホットキャリアがサイドウォールに注入捕獲される
ため、低濃度ドレインがピンチオフし著しく高抵抗化す
る。その結果、単一ソース，ドレイン構造に比べ、ホッ
トキャリアによる駆動電流の劣化が早いという問題があ
った。
スタでは、高信頼性をそなえるため、ゲート電極にサイ
ドウォールを設けた後、高濃度のソース領域，ドレイン
領域の注入を行うことにより、ドレイン領域のチャネル
近くの濃度を積極的に低くしたＬＤＤ（Lightly Doped
Drain ）構造が用いられてきた。この構造では、低濃度
ドレインがドレイン近傍の電界を緩和する役割を果たす
ので、ドレイン耐圧等に高い信頼性が得られる。しか
し、これらのＬＤＤ構造のＭＯＳ型トランジスタは、一
般に低濃度ドレインの大部分がゲート電極の外側に位置
するため、ゲートの外側に位置した低濃度ドレインがピ
ンチオフし高抵抗層になり、駆動電流の劣化を招きやす
い。また、サイドウォール直下でホットキャリアが発生
し、ホットキャリアがサイドウォールに注入捕獲される
ため、低濃度ドレインがピンチオフし著しく高抵抗化す
る。その結果、単一ソース，ドレイン構造に比べ、ホッ
トキャリアによる駆動電流の劣化が早いという問題があ
った。
【０００３】そこで、上記ＬＤＤ構造の変形として、IE
DM TECHNICAL DIGEST,1989,p777 に開示されるごとく、
図１３に示すようないわゆるＬＡＴＩＤ（Large-Angle-
TiltImplanted Drain）構造を用いたＭＯＳ型トランジ
スタもある。即ち、低濃度ソース，ドレインを作る際
に、従来のごとく基板面の法線に対して平行に近い角度
で（チャネリング防止のため通常７゜傾ける）イオン注
入を行うのではなく、４５゜程度傾けた２ステップ注入
を用いることにより、積極的に低濃度ソース４，低濃度
ドレイン５を、サイドウォール（スペーサ）６の直下か
らゲート電極３下方側に移行させるものである。このた
め、ＬＡＴＩＤ構造のＭＯＳトランジスタでは、低濃度
ドレインのピンチオフによる高抵抗化を防ぐことが出来
る。このことにより、ＬＤＤ構造のＭＯＳトランジスタ
よりも、著しく高い駆動力及び信頼性を持つ。
DM TECHNICAL DIGEST,1989,p777 に開示されるごとく、
図１３に示すようないわゆるＬＡＴＩＤ（Large-Angle-
TiltImplanted Drain）構造を用いたＭＯＳ型トランジ
スタもある。即ち、低濃度ソース，ドレインを作る際
に、従来のごとく基板面の法線に対して平行に近い角度
で（チャネリング防止のため通常７゜傾ける）イオン注
入を行うのではなく、４５゜程度傾けた２ステップ注入
を用いることにより、積極的に低濃度ソース４，低濃度
ドレイン５を、サイドウォール（スペーサ）６の直下か
らゲート電極３下方側に移行させるものである。このた
め、ＬＡＴＩＤ構造のＭＯＳトランジスタでは、低濃度
ドレインのピンチオフによる高抵抗化を防ぐことが出来
る。このことにより、ＬＤＤ構造のＭＯＳトランジスタ
よりも、著しく高い駆動力及び信頼性を持つ。
【０００４】図１４（ａ），（ｂ）は、それぞれ上記Ｌ
ＡＴＩＤ構造，ＬＤＤ構造のＭＯＳ型トランジスタにつ
いて、横方向の電界E// （MV/cm ），電子濃度Ne（c
m-3），ホットキャリア対の発生度合Rg（cm-3・ｓ-1）
をドレイン近傍で２次元シミュレートした結果を示す。
斜線領域はホットキャリア対の発生度合Rgが1028以上の
領域である。基板不純物濃度は約 1×1017cm-3である。
バイアス条件はドレイン電圧Vd=5V ，ゲート電圧Vg=2V
，基板電圧Vsub=0V であり、ＮｃｈＭＯＳ型トランジ
スタを最も劣化させるドレインアバランシェホットキャ
リアが発生している。Vg＜Vdではゲート電極付近のドレ
イン領域が空乏化する。電流はこの空乏領域を迂回する
ように流れる。ＬＡＴＩＤ構造のＭＯＳ型トランジスタ
では空乏領域を迂回し、電流がより深く流れ、ホットキ
ャリアの発生する地点も深くなり、発生したホットキャ
リアが散乱され易くゲート酸化膜に注入されにくい。一
方、ＬＤＤ構造では空乏領域が小さく、電界が集中する
地点とは離れて形成されている。従って、電流はこの空
乏領域にほとんど影響されず、表面近傍を流れ、ホット
キャリアも表面近傍で発生する。このことがＬＡＴＩＤ
構造のＭＯＳ型トランジスタが高い信頼性を有する理由
の１つである。
ＡＴＩＤ構造，ＬＤＤ構造のＭＯＳ型トランジスタにつ
いて、横方向の電界E// （MV/cm ），電子濃度Ne（c
m-3），ホットキャリア対の発生度合Rg（cm-3・ｓ-1）
をドレイン近傍で２次元シミュレートした結果を示す。
斜線領域はホットキャリア対の発生度合Rgが1028以上の
領域である。基板不純物濃度は約 1×1017cm-3である。
バイアス条件はドレイン電圧Vd=5V ，ゲート電圧Vg=2V
，基板電圧Vsub=0V であり、ＮｃｈＭＯＳ型トランジ
スタを最も劣化させるドレインアバランシェホットキャ
リアが発生している。Vg＜Vdではゲート電極付近のドレ
イン領域が空乏化する。電流はこの空乏領域を迂回する
ように流れる。ＬＡＴＩＤ構造のＭＯＳ型トランジスタ
では空乏領域を迂回し、電流がより深く流れ、ホットキ
ャリアの発生する地点も深くなり、発生したホットキャ
リアが散乱され易くゲート酸化膜に注入されにくい。一
方、ＬＤＤ構造では空乏領域が小さく、電界が集中する
地点とは離れて形成されている。従って、電流はこの空
乏領域にほとんど影響されず、表面近傍を流れ、ホット
キャリアも表面近傍で発生する。このことがＬＡＴＩＤ
構造のＭＯＳ型トランジスタが高い信頼性を有する理由
の１つである。
【０００５】しかしながら、上記ＬＡＴＩＤ構造のＭＯ
Ｓ型トランジスタでは、低濃度ソース，ドレインが、ゲ
ート電極下にはいる分、基板表面に対して浅く形成され
るため、上記の効果が生かしきれていないという問題を
有していた。また、ゲート−ドレインオーバラップ量Lo
v が大きくなることにより、ゲート−ドレイン間容量Cg
d が大きくなってしまい、増加した駆動力が回路動作速
度に生かしきれないという問題を有していた。
Ｓ型トランジスタでは、低濃度ソース，ドレインが、ゲ
ート電極下にはいる分、基板表面に対して浅く形成され
るため、上記の効果が生かしきれていないという問題を
有していた。また、ゲート−ドレインオーバラップ量Lo
v が大きくなることにより、ゲート−ドレイン間容量Cg
d が大きくなってしまい、増加した駆動力が回路動作速
度に生かしきれないという問題を有していた。
【０００６】一方、U.S.Patent 4,746,624に開示されて
いるように、ＬＤＤ構造を基本とし、低濃度ドレインよ
りも濃く、高濃度ドレインよりも薄い、第３の領域であ
る埋め込みドレインを基板表面から所定深さの部位に設
けることにより、ホットキャリアの発生部位を基板表面
から離れた部位とし、ホットキャリアがサイドウォール
に注入捕獲される確率を減じ、駆動電流の劣化を防止し
ようとするいわゆるＢＬＤＤ（Buried L.D.D）構造（図
１３参照）や、このＢＬＤＤ構造に生じるショートチャ
ネル効果を改善すべく行われた上記U.S.Patent 4,746,6
24の発明の方法、つまり第４の領域である高抵抗となる
ｎ--（ｐまたは真性半導体でもよい）のブロッキング領
域を上記低濃度ドレインと高濃度ドレインの境界に設け
る方法がある（図１４参照）。
いるように、ＬＤＤ構造を基本とし、低濃度ドレインよ
りも濃く、高濃度ドレインよりも薄い、第３の領域であ
る埋め込みドレインを基板表面から所定深さの部位に設
けることにより、ホットキャリアの発生部位を基板表面
から離れた部位とし、ホットキャリアがサイドウォール
に注入捕獲される確率を減じ、駆動電流の劣化を防止し
ようとするいわゆるＢＬＤＤ（Buried L.D.D）構造（図
１３参照）や、このＢＬＤＤ構造に生じるショートチャ
ネル効果を改善すべく行われた上記U.S.Patent 4,746,6
24の発明の方法、つまり第４の領域である高抵抗となる
ｎ--（ｐまたは真性半導体でもよい）のブロッキング領
域を上記低濃度ドレインと高濃度ドレインの境界に設け
る方法がある（図１４参照）。
【０００７】
【発明が解決しようとする課題】しかしながら、上記Ｂ
ＬＤＤの構造では、半導体装置の高密度化に伴いチャネ
ル長さが短くなると、上記図１４の破線矢印に示す経路
に沿ってパンチスルーが生じやすくなる、つまりショー
トチャネル効果が大きくなるという問題が生じる（同公
報参照）。特に、この構造では、例えピンチオフによる
高抵抗化を回避すべく埋込ドレインをゲート電極下方に
オーバーラップするように設けても、低濃度ソース，ド
レインのゲート−ドレイン間容量が大きくなり、上記Ｌ
ＡＴＩＤ構造と同様に、動作速度の向上が望めないとい
う問題もあった。
ＬＤＤの構造では、半導体装置の高密度化に伴いチャネ
ル長さが短くなると、上記図１４の破線矢印に示す経路
に沿ってパンチスルーが生じやすくなる、つまりショー
トチャネル効果が大きくなるという問題が生じる（同公
報参照）。特に、この構造では、例えピンチオフによる
高抵抗化を回避すべく埋込ドレインをゲート電極下方に
オーバーラップするように設けても、低濃度ソース，ド
レインのゲート−ドレイン間容量が大きくなり、上記Ｌ
ＡＴＩＤ構造と同様に、動作速度の向上が望めないとい
う問題もあった。
【０００８】さらに、U.S.Patent 4,746,624の発明は、
このＢＬＤＤの欠点であるショートチャネル効果を防止
しようとするものであるが、この方法では、ゲート電極
形成後、低濃度ソース，ドレインを形成し、１回目のサ
イドウォールを形成した後に、カウンタードープにより
ブロッキング領域Ｂを形成し、再度サイドウォールを形
成し、高濃度ソース，ドレインを形成するという複雑な
プロセスを経ねばならず、また、低濃度ドレインと高濃
度ドレインの境界はサイドウォール下になり、ブロッキ
ング領域がゲート電極下に形成されない。このため、ゲ
ート電圧の影響が及びにくいサイドウォール下で電流が
深く潜り込むため、さらに電流駆動力が低下する虞れが
あり、動作速度にも限界がある。
このＢＬＤＤの欠点であるショートチャネル効果を防止
しようとするものであるが、この方法では、ゲート電極
形成後、低濃度ソース，ドレインを形成し、１回目のサ
イドウォールを形成した後に、カウンタードープにより
ブロッキング領域Ｂを形成し、再度サイドウォールを形
成し、高濃度ソース，ドレインを形成するという複雑な
プロセスを経ねばならず、また、低濃度ドレインと高濃
度ドレインの境界はサイドウォール下になり、ブロッキ
ング領域がゲート電極下に形成されない。このため、ゲ
ート電圧の影響が及びにくいサイドウォール下で電流が
深く潜り込むため、さらに電流駆動力が低下する虞れが
あり、動作速度にも限界がある。
【０００９】本発明は、主として、上記ＬＤＤ構造，Ｌ
ＡＴＩＤ構造及びＢＬＤＤ構造では、いずれも低濃度ソ
ース，ドレイン領域の表面部で、基板内部側から基板表
面部に向かって実効不純物濃度が高くなるように形成さ
れているために、ゲート−ドレイン間容量を低減するこ
とができず、半導体装置の動作速度の向上を図る上で限
界がある点に着目してなされたものであって、その目的
は、上記ＬＡＴＩＤ構造を有するトランジスタを基本と
し、その低濃度ソース領域，ドレイン領域において、実
効不純物濃度が基板内部から表面に向かって漸次低くな
るような濃度分布をもたせることにより、信頼性の向上
を図り、かつショートチャネル効果の発生を招くことな
く、トランジスタの動作の高速化を図ることにある。
ＡＴＩＤ構造及びＢＬＤＤ構造では、いずれも低濃度ソ
ース，ドレイン領域の表面部で、基板内部側から基板表
面部に向かって実効不純物濃度が高くなるように形成さ
れているために、ゲート−ドレイン間容量を低減するこ
とができず、半導体装置の動作速度の向上を図る上で限
界がある点に着目してなされたものであって、その目的
は、上記ＬＡＴＩＤ構造を有するトランジスタを基本と
し、その低濃度ソース領域，ドレイン領域において、実
効不純物濃度が基板内部から表面に向かって漸次低くな
るような濃度分布をもたせることにより、信頼性の向上
を図り、かつショートチャネル効果の発生を招くことな
く、トランジスタの動作の高速化を図ることにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明の講じた手段は、絶縁ゲート型電界
効果トランジスタとして機能する半導体装置を前提とす
る。
め、請求項１の発明の講じた手段は、絶縁ゲート型電界
効果トランジスタとして機能する半導体装置を前提とす
る。
【００１１】そして、半導体装置の構成として、一導電
型の半導体基板に、上記半導体基板とは逆導電型の不純
物がドープされた高濃度ソース領域及び高濃度ドレイン
領域と、上記高濃度ソース領域及び高濃度ドレイン領域
に隣接し、かつ少なくとも一部が上記ゲート電極の下方
に位置する領域に設けられ、上記高濃度ソース領域及び
高濃度ドレイン領域と同じ導電型でかつ実効不純物濃度
が低い低濃度ソース領域及び低濃度ドレイン領域とを設
ける。
型の半導体基板に、上記半導体基板とは逆導電型の不純
物がドープされた高濃度ソース領域及び高濃度ドレイン
領域と、上記高濃度ソース領域及び高濃度ドレイン領域
に隣接し、かつ少なくとも一部が上記ゲート電極の下方
に位置する領域に設けられ、上記高濃度ソース領域及び
高濃度ドレイン領域と同じ導電型でかつ実効不純物濃度
が低い低濃度ソース領域及び低濃度ドレイン領域とを設
ける。
【００１２】そして、該低濃度ソース領域及び低濃度ド
レイン領域のうち少なくとも一方の領域におけるゲート
電極の端部付近の下方に位置する部位では、実効不純物
濃度が基板内部側から表面部に向かって漸次低くなるよ
うに形成したものである。
レイン領域のうち少なくとも一方の領域におけるゲート
電極の端部付近の下方に位置する部位では、実効不純物
濃度が基板内部側から表面部に向かって漸次低くなるよ
うに形成したものである。
【００１３】請求項２の発明の講じた手段は、上記請求
項１の発明において、上記低濃度ソース領域及び低濃度
ドレイン領域のうち実効不純物濃度が基板内部側から表
面部に向かって漸次低くなるように形成された領域で、
実効不純物濃度が基板表面から０．０１〜０．２μｍの
深さにある部位で最大となるように形成したものであ
る。
項１の発明において、上記低濃度ソース領域及び低濃度
ドレイン領域のうち実効不純物濃度が基板内部側から表
面部に向かって漸次低くなるように形成された領域で、
実効不純物濃度が基板表面から０．０１〜０．２μｍの
深さにある部位で最大となるように形成したものであ
る。
【００１４】請求項３の発明の講じた手段は、上記請求
項１又は２の発明において、上記低濃度ソース領域及び
低濃度ドレイン領域のうち少なくとも一方の領域におけ
るゲート電極の端部付近の下方に位置する部位からトラ
ンジスタのチャネルに接続する表面付近の領域に、半導
体基板と同一導電型でかつ上記半導体基板よりも実効不
純物濃度の高い不純物がドープされた高しきい値領域を
設けたものである。
項１又は２の発明において、上記低濃度ソース領域及び
低濃度ドレイン領域のうち少なくとも一方の領域におけ
るゲート電極の端部付近の下方に位置する部位からトラ
ンジスタのチャネルに接続する表面付近の領域に、半導
体基板と同一導電型でかつ上記半導体基板よりも実効不
純物濃度の高い不純物がドープされた高しきい値領域を
設けたものである。
【００１５】請求項４の発明の講じた手段は、一導電型
の半導体基板に、絶縁ゲート型電界効果トランジスタと
して機能する半導体装置を形成するようにした半導体装
置の製造方法を対象とする。
の半導体基板に、絶縁ゲート型電界効果トランジスタと
して機能する半導体装置を形成するようにした半導体装
置の製造方法を対象とする。
【００１６】そして、上記半導体基板表面の上記絶縁ゲ
ート型電界効果トランジスタ領域となる部分に形成され
たゲート絶縁膜上に上記ゲート電極を形成する工程と、
上記ゲート電極をマスクとして、上記半導体基板の表面
側から、上記半導体基板の不純物とは逆導電型の不純物
の注入を行って、低濃度ソース領域を形成する工程と、
上記ゲート電極をマスクとして、上記半導体基板の表面
側から、上記半導体基板の不純物とは逆導電型の不純物
の注入を行って、低濃度ドレイン領域を形成する工程
と、上記ゲート電極をマスクとして、上記低濃度ソース
領域及び低濃度ドレイン領域へのイオン注入よりも高濃
度のイオン注入により上記高濃度ソース領域及び高濃度
ドレイン領域を形成する工程と、上記各工程を終了して
得られる半導体基板に熱処理を施す工程とを設ける。
ート型電界効果トランジスタ領域となる部分に形成され
たゲート絶縁膜上に上記ゲート電極を形成する工程と、
上記ゲート電極をマスクとして、上記半導体基板の表面
側から、上記半導体基板の不純物とは逆導電型の不純物
の注入を行って、低濃度ソース領域を形成する工程と、
上記ゲート電極をマスクとして、上記半導体基板の表面
側から、上記半導体基板の不純物とは逆導電型の不純物
の注入を行って、低濃度ドレイン領域を形成する工程
と、上記ゲート電極をマスクとして、上記低濃度ソース
領域及び低濃度ドレイン領域へのイオン注入よりも高濃
度のイオン注入により上記高濃度ソース領域及び高濃度
ドレイン領域を形成する工程と、上記各工程を終了して
得られる半導体基板に熱処理を施す工程とを設ける。
【００１７】その際、上記低濃度ソース領域を形成する
工程及び低濃度ドレイン領域を形成する工程のうち少な
くとも一方の工程では、不純物が上記ゲート電極の下方
に位置する基板内部まで打ち込まれるように、不純物の
注入方向を上記半導体基板面の法線方向から大傾角に傾
けて行い、上記熱処理工程を経て、当該領域内における
ゲート電極の端部付近の下方に位置する部位で、基板表
面部の実効不純物濃度が基板内部の実効不純物濃度より
も低くなるように形成するようにした製造方法である。
工程及び低濃度ドレイン領域を形成する工程のうち少な
くとも一方の工程では、不純物が上記ゲート電極の下方
に位置する基板内部まで打ち込まれるように、不純物の
注入方向を上記半導体基板面の法線方向から大傾角に傾
けて行い、上記熱処理工程を経て、当該領域内における
ゲート電極の端部付近の下方に位置する部位で、基板表
面部の実効不純物濃度が基板内部の実効不純物濃度より
も低くなるように形成するようにした製造方法である。
【００１８】請求項５の発明の講じた手段は、上記請求
項４の製造方法において、上記絶縁ゲート電界効果トラ
ンジスタの低濃度ソース領域及び低濃度ドレイン領域の
うち大傾角で不純物の注入を行った領域において、基板
表面から０．０１〜０．２μｍの深さの部位で不純物濃
度が最大となるように注入及び熱処理を行うようにした
製造方法である。
項４の製造方法において、上記絶縁ゲート電界効果トラ
ンジスタの低濃度ソース領域及び低濃度ドレイン領域の
うち大傾角で不純物の注入を行った領域において、基板
表面から０．０１〜０．２μｍの深さの部位で不純物濃
度が最大となるように注入及び熱処理を行うようにした
製造方法である。
【００１９】請求項６の発明の講じた手段は、上記請求
項４又は５の製造方法において、上記絶縁ゲート電界効
果トランジスタの低濃度ソース領域及び低濃度ドレイン
領域のうち大傾角で不純物の注入を行った領域におい
て、上記ゲート電極をマスクとして、上記半導体基板表
面側から、上記各注入工程のときよりも半導体基板の法
線方向からさらに傾けて上記半導体基板と同じ導電型で
かつ低濃度の不純物を注入して、当該領域の表面部を、
半導体基板とは逆導電型の極めて実効不純物濃度の低い
カウンタドープ領域とする工程を設けた製造方法であ
る。
項４又は５の製造方法において、上記絶縁ゲート電界効
果トランジスタの低濃度ソース領域及び低濃度ドレイン
領域のうち大傾角で不純物の注入を行った領域におい
て、上記ゲート電極をマスクとして、上記半導体基板表
面側から、上記各注入工程のときよりも半導体基板の法
線方向からさらに傾けて上記半導体基板と同じ導電型で
かつ低濃度の不純物を注入して、当該領域の表面部を、
半導体基板とは逆導電型の極めて実効不純物濃度の低い
カウンタドープ領域とする工程を設けた製造方法であ
る。
【００２０】請求項７の発明の講じた手段は、一導電型
の半導体基板に、絶縁ゲート型電界効果トランジスタと
して機能する半導体装置を形成するようにした半導体装
置の製造方法を前提とする。
の半導体基板に、絶縁ゲート型電界効果トランジスタと
して機能する半導体装置を形成するようにした半導体装
置の製造方法を前提とする。
【００２１】そして、上記半導体基板表面の上記絶縁ゲ
ート型電界効果トランジスター領域となる部分に形成さ
れたゲート絶縁膜上に上記ゲート電極を形成する工程
と、上記ゲート電極をマスクとして、上記半導体基板表
面に、上記半導体基板と逆の導電型のイオン注入を行っ
て、低濃度ソース領域を形成する工程と、上記ゲート電
極をマスクとして、上記半導体基板表面に、上記半導体
基板とは逆導電型のイオン注入を行って低濃度ドレイン
領域を形成する工程と、上記低濃度ソース領域及び低濃
度ドレイン領域のうち少なくとも一方の領域において、
上記ゲート電極をマスクとして、上記半導体基板表面側
から、不純物が上記ゲート電極の下方に位置する基板表
面部まで打ち込まれるように、上記半導体基板の法線方
向から大傾角に傾けて上記半導体基板と同じ導電型の不
純物を注入して、当該領域のゲート電極の端部付近の表
面部にカウンタドープ領域を形成する工程と、上記ゲー
ト電極をマスクとして上記低濃度ソース領域及び低濃度
ドレイン領域へのイオン注入よりも高濃度のイオン注入
により上記高濃度ソース領域及び高濃度ドレイン領域を
形成する工程とを設ける。
ート型電界効果トランジスター領域となる部分に形成さ
れたゲート絶縁膜上に上記ゲート電極を形成する工程
と、上記ゲート電極をマスクとして、上記半導体基板表
面に、上記半導体基板と逆の導電型のイオン注入を行っ
て、低濃度ソース領域を形成する工程と、上記ゲート電
極をマスクとして、上記半導体基板表面に、上記半導体
基板とは逆導電型のイオン注入を行って低濃度ドレイン
領域を形成する工程と、上記低濃度ソース領域及び低濃
度ドレイン領域のうち少なくとも一方の領域において、
上記ゲート電極をマスクとして、上記半導体基板表面側
から、不純物が上記ゲート電極の下方に位置する基板表
面部まで打ち込まれるように、上記半導体基板の法線方
向から大傾角に傾けて上記半導体基板と同じ導電型の不
純物を注入して、当該領域のゲート電極の端部付近の表
面部にカウンタドープ領域を形成する工程と、上記ゲー
ト電極をマスクとして上記低濃度ソース領域及び低濃度
ドレイン領域へのイオン注入よりも高濃度のイオン注入
により上記高濃度ソース領域及び高濃度ドレイン領域を
形成する工程とを設ける。
【００２２】その際、上記カウンタドープ領域では、基
板表面部の実効不純物濃度が基板内部の実効不純物濃度
よりも低くなるように形成する製造方法である。
板表面部の実効不純物濃度が基板内部の実効不純物濃度
よりも低くなるように形成する製造方法である。
【００２３】請求項８の発明の講じた手段は、上記請求
項４，５，６又は７の製造方法において、上記ゲート電
極をマスクとして、上記低濃度ソース領域及び低濃度ド
レイン領域のうち少なくとも一方の領域からチャネルに
接続する部位の基板表面部まで不純物が打ち込まれるよ
うに、上記半導体基板の法線方向からさらに大傾角に傾
けて、半導体基板の不純物と同じ導電型でかつ半導体基
板よりも濃度の高い不純物の注入を行って、当該領域に
半導体基板と同じ導電型の高しきい値領域を形成する工
程を設けた製造方法である。
項４，５，６又は７の製造方法において、上記ゲート電
極をマスクとして、上記低濃度ソース領域及び低濃度ド
レイン領域のうち少なくとも一方の領域からチャネルに
接続する部位の基板表面部まで不純物が打ち込まれるよ
うに、上記半導体基板の法線方向からさらに大傾角に傾
けて、半導体基板の不純物と同じ導電型でかつ半導体基
板よりも濃度の高い不純物の注入を行って、当該領域に
半導体基板と同じ導電型の高しきい値領域を形成する工
程を設けた製造方法である。
【００２４】請求項９の発明の講じた手段は、上記請求
項４，５，６，７又は８の製造方法において、上記低濃
度ソース領域又は低濃度ドレイン領域を形成する工程に
おける不純物の注入角度を１０゜〜４５゜とした製造方
法である。
項４，５，６，７又は８の製造方法において、上記低濃
度ソース領域又は低濃度ドレイン領域を形成する工程に
おける不純物の注入角度を１０゜〜４５゜とした製造方
法である。
【００２５】請求項１０の発明の講じた手段は、上記請
求項９の製造方法において、上記半導体基板と同一導電
型の不純物の注入工程における不純物の注入角度を半導
体基板の法線方向から２５゜以上とした製造方法であ
る。
求項９の製造方法において、上記半導体基板と同一導電
型の不純物の注入工程における不純物の注入角度を半導
体基板の法線方向から２５゜以上とした製造方法であ
る。
【００２６】
【作用】以上の構成により、請求項１の発明では、ＬＡ
ＴＩＤ構造を有するトランジスタと同様の優れた電流駆
動力が維持されるとともに、低濃度ソース領域又は低濃
度ドレイン領域の基板表面部の実効不純物濃度が低いこ
とから、ゲート−ドレイン間容量が減小し、回路動作速
度が向上する。また、ＬＡＴＩＤ構造を有するＭＯＳト
ランジスタに比べ、ホットキャリアの発生領域がさらに
基板表面から深くなり、発生したホットキャリアのゲー
ト酸化膜への注入が散乱によって抑制されるので、ホッ
トキャリア耐性が向上する。すなわち、高速性及び高信
頼性が得られることとなる。
ＴＩＤ構造を有するトランジスタと同様の優れた電流駆
動力が維持されるとともに、低濃度ソース領域又は低濃
度ドレイン領域の基板表面部の実効不純物濃度が低いこ
とから、ゲート−ドレイン間容量が減小し、回路動作速
度が向上する。また、ＬＡＴＩＤ構造を有するＭＯＳト
ランジスタに比べ、ホットキャリアの発生領域がさらに
基板表面から深くなり、発生したホットキャリアのゲー
ト酸化膜への注入が散乱によって抑制されるので、ホッ
トキャリア耐性が向上する。すなわち、高速性及び高信
頼性が得られることとなる。
【００２７】請求項２の発明では、特に、ホットキャリ
アの発生領域となる実効不純物濃度の高い領域が、基板
表面からホットキャリアの平均自由行程よりも深い部位
となるので、ホットキャリア耐性が特に向上する。
アの発生領域となる実効不純物濃度の高い領域が、基板
表面からホットキャリアの平均自由行程よりも深い部位
となるので、ホットキャリア耐性が特に向上する。
【００２８】請求項３の発明では、半導体装置の微細化
つまりショートチャネル化に伴い、高しきい値領域の占
める割合が大きくなるので、ショートチャネル効果の発
生が防止されることになる。
つまりショートチャネル化に伴い、高しきい値領域の占
める割合が大きくなるので、ショートチャネル効果の発
生が防止されることになる。
【００２９】請求項４の発明では、従来のＬＡＴＩＤ構
造を有するトランジスタの製造における注入条件を変え
るだけで、低濃度ソース領域又は低濃度ドレイン領域の
表面付近の実効不純物濃度を低くすることが可能となる
ので、工程数を増大することなく、動作速度が速いかつ
信頼性の高い半導体装置が得られることになる。
造を有するトランジスタの製造における注入条件を変え
るだけで、低濃度ソース領域又は低濃度ドレイン領域の
表面付近の実効不純物濃度を低くすることが可能となる
ので、工程数を増大することなく、動作速度が速いかつ
信頼性の高い半導体装置が得られることになる。
【００３０】請求項５の発明では、工程数を増大するこ
となく、ホットキャリア耐性の優れた半導体装置が得ら
れることになる。
となく、ホットキャリア耐性の優れた半導体装置が得ら
れることになる。
【００３１】請求項６の発明では、表面部の実効不純物
濃度が低く形成された低濃度ソース領域又は低濃度ドレ
イン領域の表面部がカウンタドープ領域とされること
で、表面部の実効不純物濃度がさらに低くなるので、ゲ
ート−ドレイン間容量をより小さくするよう実効不純物
濃度の微細な調整が可能となる。
濃度が低く形成された低濃度ソース領域又は低濃度ドレ
イン領域の表面部がカウンタドープ領域とされること
で、表面部の実効不純物濃度がさらに低くなるので、ゲ
ート−ドレイン間容量をより小さくするよう実効不純物
濃度の微細な調整が可能となる。
【００３２】請求項７の発明では、ＬＡＴＩＤ構造に近
い構造を有するトランジスタの低濃度ソース領域又は低
濃度ドレイン領域の表面部に実効不純物濃度の低いカウ
ンタドープ領域が形成されるので、低濃度ソース領域又
は低濃度ドレイン領域を形成する際の注入条件が比較的
単純となり、製造が容易となる。
い構造を有するトランジスタの低濃度ソース領域又は低
濃度ドレイン領域の表面部に実効不純物濃度の低いカウ
ンタドープ領域が形成されるので、低濃度ソース領域又
は低濃度ドレイン領域を形成する際の注入条件が比較的
単純となり、製造が容易となる。
【００３３】請求項８の発明では、カウンタドープする
不純物の濃度及び注入角度を変えるだけで、表面部の実
効不純物濃度の低い低濃度ソース領域又は低濃度ドレイ
ン領域からチャネルに接続する領域に高しきい値領域が
形成されるので、ショートチャネル効果を招くことなく
半導体装置を微細化することが可能になる。
不純物の濃度及び注入角度を変えるだけで、表面部の実
効不純物濃度の低い低濃度ソース領域又は低濃度ドレイ
ン領域からチャネルに接続する領域に高しきい値領域が
形成されるので、ショートチャネル効果を招くことなく
半導体装置を微細化することが可能になる。
【００３４】請求項９の発明では、低濃度ソース領域又
は低濃度ドレイン領域への不純物の注入角度が適切とな
り、当該領域における不純物の濃度分布状態が特に良好
となる。
は低濃度ドレイン領域への不純物の注入角度が適切とな
り、当該領域における不純物の濃度分布状態が特に良好
となる。
【００３５】請求項１０の発明では、高しきい値領域を
形成するための不純物の注入角度が適切となり、高しき
い値領域の位置及び実効不純物濃度値が特に良好とな
る。
形成するための不純物の注入角度が適切となり、高しき
い値領域の位置及び実効不純物濃度値が特に良好とな
る。
【００３６】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【００３７】（実施例１）まず、請求項１，２，４及び
５の発明に係る実施例１について説明する。
５の発明に係る実施例１について説明する。
【００３８】図１（ａ）〜（ｄ）は、実施例１における
半導体装置及び半導体装置の製造工程を示す断面図であ
る。
半導体装置及び半導体装置の製造工程を示す断面図であ
る。
【００３９】まず、図１（ａ）に示すように、例えば不
純物濃度が 3×1016cm-3のＰ型Siの半導体基板１表面に
ゲート酸化膜２を16nm形成した後、ポリシリコン膜を形
成し、フォトレジスト膜などを使用して、選択的に異方
性エッチングを行い、ゲート電極３を形成する。（ゲー
ト長Lg=0.8μｍ）次に、図１（ｂ）に示すように、ゲー
ト電極３をマスクとしてりんのイオン注入を行い、低濃
度ソース４及び低濃度ドレイン５を形成する。このと
き、イオン注入方向は、半導体基板１表面の法線方向か
らなる大傾角θ（例えば２５゜程度）だけ傾いた方向
で、かつ低濃度ソース４形成時と低濃度ドレイン５形成
時とでは注入方向が対称となるようにしている。すなわ
ち、まずソース側から（破線の矢印Ａ）、次にドレイン
側から（実線の矢印Ｂ）打ち込む。このとき、斜め方向
から注入されるりんイオンは所定のエネルギをもってい
るので、ゲート電極３の端部付近の下方において、低濃
度ソース４及び低濃度ドレイン領域５内の不純物濃度
は、基板表面部では極めて低濃度ｎ--に、基板表面から
所定深さ入った部位では低濃度であるが表面部よりは濃
い濃度ｎ- に、さらに基板内部に入った部位では極めて
低濃度ｎ--になっている。
純物濃度が 3×1016cm-3のＰ型Siの半導体基板１表面に
ゲート酸化膜２を16nm形成した後、ポリシリコン膜を形
成し、フォトレジスト膜などを使用して、選択的に異方
性エッチングを行い、ゲート電極３を形成する。（ゲー
ト長Lg=0.8μｍ）次に、図１（ｂ）に示すように、ゲー
ト電極３をマスクとしてりんのイオン注入を行い、低濃
度ソース４及び低濃度ドレイン５を形成する。このと
き、イオン注入方向は、半導体基板１表面の法線方向か
らなる大傾角θ（例えば２５゜程度）だけ傾いた方向
で、かつ低濃度ソース４形成時と低濃度ドレイン５形成
時とでは注入方向が対称となるようにしている。すなわ
ち、まずソース側から（破線の矢印Ａ）、次にドレイン
側から（実線の矢印Ｂ）打ち込む。このとき、斜め方向
から注入されるりんイオンは所定のエネルギをもってい
るので、ゲート電極３の端部付近の下方において、低濃
度ソース４及び低濃度ドレイン領域５内の不純物濃度
は、基板表面部では極めて低濃度ｎ--に、基板表面から
所定深さ入った部位では低濃度であるが表面部よりは濃
い濃度ｎ- に、さらに基板内部に入った部位では極めて
低濃度ｎ--になっている。
【００４０】次に、図１（ｃ）に示すように、ＣＶＤ法
でシリコン酸化膜を堆積した後、異方性エッチングを行
って、ゲート電極３の側部にサイドウォール６を形成す
る。
でシリコン酸化膜を堆積した後、異方性エッチングを行
って、ゲート電極３の側部にサイドウォール６を形成す
る。
【００４１】さらに、図１（ｄ）に示すように、ゲート
電極３及びサイドウォール６をマスクとして、高濃度の
ひ素のイオン注入を行って、低濃度ソース４及び低濃度
ドレイン５よりも不純物濃度の高い高濃度ソース７及び
高濃度ドレイン８を形成し、最後に900 ℃90分の熱処理
を施す。このとき、上記工程で注入された不純物が拡散
するが、ゲート電極３の端部付近の低濃度ソース４及び
低濃度ドレイン５において、実効不純物濃度が基板内部
側から基板表面部に向かって漸次低くなるような濃度分
布となっている。そして、基板表面から所定深さ（例え
ば高濃度ソース７又は高濃度ドレイン８の深さの１／２
〜１／４程度）の部位に不純物が比較的濃いピーク部
（例えば基板表面部の実効不純物濃度の１．７倍程度の
実効不純物濃度）を有するような濃度分布となる。
電極３及びサイドウォール６をマスクとして、高濃度の
ひ素のイオン注入を行って、低濃度ソース４及び低濃度
ドレイン５よりも不純物濃度の高い高濃度ソース７及び
高濃度ドレイン８を形成し、最後に900 ℃90分の熱処理
を施す。このとき、上記工程で注入された不純物が拡散
するが、ゲート電極３の端部付近の低濃度ソース４及び
低濃度ドレイン５において、実効不純物濃度が基板内部
側から基板表面部に向かって漸次低くなるような濃度分
布となっている。そして、基板表面から所定深さ（例え
ば高濃度ソース７又は高濃度ドレイン８の深さの１／２
〜１／４程度）の部位に不純物が比較的濃いピーク部
（例えば基板表面部の実効不純物濃度の１．７倍程度の
実効不純物濃度）を有するような濃度分布となる。
【００４２】このように、本発明の実施例を示すＭＯＳ
型トランジスタは従来のＬＡＴＩＤ構造のＭＯＳ型トラ
ンジスタとは、基本的な製造方法は同じであるが、上記
図１（ｂ）におけるイオン注入の角度θ，ドーズ量D ，
エネルギEiを適切に設定することにより、熱処理等のプ
ロセス終了後に低濃度ソース４及び低濃度ドレイン５の
一部あるいは全部をゲート電極３下に形成し、その不純
物濃度がゲート電極３端付近で、半導体基板１表面から
の所定の深さでピーク値をもつような不純物プロファイ
ルを得ることができる。
型トランジスタは従来のＬＡＴＩＤ構造のＭＯＳ型トラ
ンジスタとは、基本的な製造方法は同じであるが、上記
図１（ｂ）におけるイオン注入の角度θ，ドーズ量D ，
エネルギEiを適切に設定することにより、熱処理等のプ
ロセス終了後に低濃度ソース４及び低濃度ドレイン５の
一部あるいは全部をゲート電極３下に形成し、その不純
物濃度がゲート電極３端付近で、半導体基板１表面から
の所定の深さでピーク値をもつような不純物プロファイ
ルを得ることができる。
【００４３】図２（ａ），（ｂ）は、実効ドーズ量Neff
［=D・COS θ］及びゲート−ドレインオーバーラップ量
Lov を等しくしたプロセス終了後のドレイン近傍での２
次元不純物プロファイルについて、本発明の実施例であ
るＭＯＳ型トランジスタ（θ=25 ゜，D= 2.3×1013c
m-2，Ei=60keV，Neff=2.1×1013cm-2，Lov=0.18μｍと
従来のＬＡＴＩＤ構造のＭＯＳ型トランジスタ（θ=45
゜ ，D= 3.0×1013cm-2，Ei=50keV，Neff=2.1×1013c
m-2，Lov=0.18μｍ）とを比較する図であり、同図
（ｃ）は、それらのトランジスタのゲート電極端での深
さ方向の不純物濃度のプロファイルである。この図よ
り、本発明の実施例のＭＯＳ型トランジスタでは、イオ
ン注入後から９００℃９０分の熱処理が加えられている
にも関わらず、ゲート電極３の端部付近の下方の低濃度
ソース４及び低濃度ドレイン５において、基板内部側か
ら基板表面部に向かって実効不純物濃度が漸次低くなる
とともに、ゲート酸化膜２から約0.06μｍの深さで不純
物濃度がピークを持っていることが分かる。つまり、注
入角度θを、大傾角ではあるが従来のＬＡＴＩＤ構造の
ための不純物注入角度よりも小さめの傾き角度にし、注
入エネルギーもやや大きめにすることで、同じ熱処理条
件下でも、ＬＡＴＩＤ構造とは異なり、基板内部から基
板表面に向かって実効不純物濃度を漸次低くするように
分布させている。ただし、熱処理条件によっては、小さ
い注入エネルギーでも基板内部から基板表面部に向かっ
て実効不純物濃度が漸次低くなるような濃度分布を形成
することが可能である。
［=D・COS θ］及びゲート−ドレインオーバーラップ量
Lov を等しくしたプロセス終了後のドレイン近傍での２
次元不純物プロファイルについて、本発明の実施例であ
るＭＯＳ型トランジスタ（θ=25 ゜，D= 2.3×1013c
m-2，Ei=60keV，Neff=2.1×1013cm-2，Lov=0.18μｍと
従来のＬＡＴＩＤ構造のＭＯＳ型トランジスタ（θ=45
゜ ，D= 3.0×1013cm-2，Ei=50keV，Neff=2.1×1013c
m-2，Lov=0.18μｍ）とを比較する図であり、同図
（ｃ）は、それらのトランジスタのゲート電極端での深
さ方向の不純物濃度のプロファイルである。この図よ
り、本発明の実施例のＭＯＳ型トランジスタでは、イオ
ン注入後から９００℃９０分の熱処理が加えられている
にも関わらず、ゲート電極３の端部付近の下方の低濃度
ソース４及び低濃度ドレイン５において、基板内部側か
ら基板表面部に向かって実効不純物濃度が漸次低くなる
とともに、ゲート酸化膜２から約0.06μｍの深さで不純
物濃度がピークを持っていることが分かる。つまり、注
入角度θを、大傾角ではあるが従来のＬＡＴＩＤ構造の
ための不純物注入角度よりも小さめの傾き角度にし、注
入エネルギーもやや大きめにすることで、同じ熱処理条
件下でも、ＬＡＴＩＤ構造とは異なり、基板内部から基
板表面に向かって実効不純物濃度を漸次低くするように
分布させている。ただし、熱処理条件によっては、小さ
い注入エネルギーでも基板内部から基板表面部に向かっ
て実効不純物濃度が漸次低くなるような濃度分布を形成
することが可能である。
【００４４】また、図３（ａ），（ｂ）は、それぞれ本
発明の実施例のＭＯＳ型トランジスタ，従来のＬＡＴＩ
Ｄ構造のＭＯＳ型トランジスタについて（共に図２で示
したものと同条件）、横方向の電界E// （MV/cm ），電
子濃度Ne（cm-3），ホットキャリア対の発生度合Rg（cm
-3・ｓ-1）をドレイン近傍で２次元シミュレートした結
果を示す。各図の下方の図はホットキャリアの発生度合
Rgが最大となるポイントでのホットキャリア発生度合Rg
の横方向の分布を示した図である。基板の不純物濃度は
約 1×1016cm-3である。バイアス条件はドレイン電圧Vd
=7V ，ゲート電圧Vg=2V ，基板電圧Vsub=-2Vである。こ
のバイアス条件では、ＮｃｈＭＯＳ型トランジスタを最
も劣化させるドレインアバランシェホットキャリアが発
生しており、Vg＜Vdではゲート電極直下の低濃度ドレイ
ン５が空乏化する。本発明の実施例のＭＯＳ型トランジ
スタ（同図（ａ）参照）では、従来のＬＡＴＩＤ構造の
ＭＯＳ型トランジスタ（同図（ｂ）参照）に比べ、ゲー
ト電極端付近のゲート電極の下の基板表面近くでは低濃
度ドレイン５の実効不純物濃度は低く抑えられているた
め、この空乏層はさらに広がる。したがって、この領域
の不純物濃度が低いことから高抵抗化することに加え、
空乏化のためにさらに高抵抗化することになり、電流の
流れる位置が基板表面からさらに遠ざかる。従って、ホ
ットキャリアの発生する位置も基板表面からさらに遠ざ
かることとなり、発生したホットキャリア（この場合ホ
ール）が散乱によりゲート酸化膜２等に注入されにくく
なり、ホットキャリア耐性が向上する。具体的には、従
来のＬＡＴＩＤ構造のＭＯＳ型トランジスタに比べ、本
発明の実施例のＭＯＳ型トランジスタでは、ホットキャ
リア対の発生度合Rgの最大値は同等であるが、ホットキ
ャリア対の発生度合Rgが最大となるポイントは、基板表
面からの距離が0.039 μｍに対して0.053 μｍと、0.01
4 μｍ深くなっている。この差は、シリコン内でのホー
ルの平均自由行程（約0.005 μｍ）に比べ十分大きな値
であり、ホットキャリアがゲート酸化膜２等に注入され
る確率はホールの平均自由行程分だけ距離が離れるごと
に1/ｅ（ｅは自然対数の底）倍の割合で減小することか
ら、基板表面からの距離を0.014 μｍ深くすることで、
ホットキャリア注入確率が約２０分の１程度に低減する
ことになる。
発明の実施例のＭＯＳ型トランジスタ，従来のＬＡＴＩ
Ｄ構造のＭＯＳ型トランジスタについて（共に図２で示
したものと同条件）、横方向の電界E// （MV/cm ），電
子濃度Ne（cm-3），ホットキャリア対の発生度合Rg（cm
-3・ｓ-1）をドレイン近傍で２次元シミュレートした結
果を示す。各図の下方の図はホットキャリアの発生度合
Rgが最大となるポイントでのホットキャリア発生度合Rg
の横方向の分布を示した図である。基板の不純物濃度は
約 1×1016cm-3である。バイアス条件はドレイン電圧Vd
=7V ，ゲート電圧Vg=2V ，基板電圧Vsub=-2Vである。こ
のバイアス条件では、ＮｃｈＭＯＳ型トランジスタを最
も劣化させるドレインアバランシェホットキャリアが発
生しており、Vg＜Vdではゲート電極直下の低濃度ドレイ
ン５が空乏化する。本発明の実施例のＭＯＳ型トランジ
スタ（同図（ａ）参照）では、従来のＬＡＴＩＤ構造の
ＭＯＳ型トランジスタ（同図（ｂ）参照）に比べ、ゲー
ト電極端付近のゲート電極の下の基板表面近くでは低濃
度ドレイン５の実効不純物濃度は低く抑えられているた
め、この空乏層はさらに広がる。したがって、この領域
の不純物濃度が低いことから高抵抗化することに加え、
空乏化のためにさらに高抵抗化することになり、電流の
流れる位置が基板表面からさらに遠ざかる。従って、ホ
ットキャリアの発生する位置も基板表面からさらに遠ざ
かることとなり、発生したホットキャリア（この場合ホ
ール）が散乱によりゲート酸化膜２等に注入されにくく
なり、ホットキャリア耐性が向上する。具体的には、従
来のＬＡＴＩＤ構造のＭＯＳ型トランジスタに比べ、本
発明の実施例のＭＯＳ型トランジスタでは、ホットキャ
リア対の発生度合Rgの最大値は同等であるが、ホットキ
ャリア対の発生度合Rgが最大となるポイントは、基板表
面からの距離が0.039 μｍに対して0.053 μｍと、0.01
4 μｍ深くなっている。この差は、シリコン内でのホー
ルの平均自由行程（約0.005 μｍ）に比べ十分大きな値
であり、ホットキャリアがゲート酸化膜２等に注入され
る確率はホールの平均自由行程分だけ距離が離れるごと
に1/ｅ（ｅは自然対数の底）倍の割合で減小することか
ら、基板表面からの距離を0.014 μｍ深くすることで、
ホットキャリア注入確率が約２０分の１程度に低減する
ことになる。
【００４５】図４は、様々な実効ドーズ量Neffでのドレ
イン電流（＝Id）のホットキャリア劣化特性及び基板電
流とソース電流の比（＝Isub/Is ）を示したものであ
る。このドレイン電流Idのホットキャリア劣化特性で
は、ストレス条件：Vd=7V,Vg=2V,Vsub=-2V,3000sec，測
定条件：Vd=5V,Vg=0.1V,Vsub=-2V、Isub/Is の測定条件
は、Vd=7V,Vg=2V,Vsub=-2Vである。本発明の実施例のＭ
ＯＳ型トランジスタは従来のＬＡＴＩＤ構造のＭＯＳ型
トランジスタに比べ、Isub/Is は大きくなっているにも
関わらず、ドレイン電流Idのホットキャリア劣化特性は
約１０％向上していることが分かる。この向上分は、３
〜４倍寿命が長くなったことに相当する。
イン電流（＝Id）のホットキャリア劣化特性及び基板電
流とソース電流の比（＝Isub/Is ）を示したものであ
る。このドレイン電流Idのホットキャリア劣化特性で
は、ストレス条件：Vd=7V,Vg=2V,Vsub=-2V,3000sec，測
定条件：Vd=5V,Vg=0.1V,Vsub=-2V、Isub/Is の測定条件
は、Vd=7V,Vg=2V,Vsub=-2Vである。本発明の実施例のＭ
ＯＳ型トランジスタは従来のＬＡＴＩＤ構造のＭＯＳ型
トランジスタに比べ、Isub/Is は大きくなっているにも
関わらず、ドレイン電流Idのホットキャリア劣化特性は
約１０％向上していることが分かる。この向上分は、３
〜４倍寿命が長くなったことに相当する。
【００４６】図５及び図６は、それぞれ様々な実効ドー
ズ量Neffでのショートチャネル効果，ドレイン飽和電流
を示したものである。これらの図より、実効ドーズ量Ne
ffが等しいならば、本発明の実施例のＭＯＳ型トランジ
スタは、ショートチャネル効果及び飽和電流について、
従来のＬＡＴＩＤ構造のＭＯＳ型トランジスタと変わり
がない。従って、ゲート電極端付近の下方でドレインが
高抵抗化していることによる電流駆動力への悪影響はな
い。
ズ量Neffでのショートチャネル効果，ドレイン飽和電流
を示したものである。これらの図より、実効ドーズ量Ne
ffが等しいならば、本発明の実施例のＭＯＳ型トランジ
スタは、ショートチャネル効果及び飽和電流について、
従来のＬＡＴＩＤ構造のＭＯＳ型トランジスタと変わり
がない。従って、ゲート電極端付近の下方でドレインが
高抵抗化していることによる電流駆動力への悪影響はな
い。
【００４７】図７は、本発明の実施例のＭＯＳ型トラン
ジスタと従来のＬＡＴＩＤ構造のＭＯＳ型トランジスタ
のＩ−Ｖ特性及びゲート−ドレイン間容量Cgd のゲート
電圧Vg依存性を示し、ゲート−ドレインオーバーラップ
量Lov は等しくしている。比較のため、ＬＤＤ構造のＭ
ＯＳ型トランジスタについても併記してある。同図に示
されるように、本発明の実施例のＭＯＳ型トランジスタ
は従来のＬＡＴＩＤ構造のＭＯＳ型トランジスタに比
べ、同じ駆動力を持っているが、ゲート−ドレイン間容
量Cgd は小さくなる。これは本発明の実施例のＭＯＳ型
トランジスタのゲート電極３直下の低濃度ドレイン５の
表面領域の実効不純物濃度が、従来のＬＡＴＩＤ構造の
ＭＯＳ型トランジスタに比べ低いためと考えられる。そ
の結果、図８に示すように、両者をリングオシレータに
適用した場合の動作速度を見ると、本発明の実施例のＭ
ＯＳ型トランジスタは、従来のＬＡＴＩＤ構造のＭＯＳ
型トランジスタに比べ、リングオシレータの動作速度が
約１０％向上するのが分かる。
ジスタと従来のＬＡＴＩＤ構造のＭＯＳ型トランジスタ
のＩ−Ｖ特性及びゲート−ドレイン間容量Cgd のゲート
電圧Vg依存性を示し、ゲート−ドレインオーバーラップ
量Lov は等しくしている。比較のため、ＬＤＤ構造のＭ
ＯＳ型トランジスタについても併記してある。同図に示
されるように、本発明の実施例のＭＯＳ型トランジスタ
は従来のＬＡＴＩＤ構造のＭＯＳ型トランジスタに比
べ、同じ駆動力を持っているが、ゲート−ドレイン間容
量Cgd は小さくなる。これは本発明の実施例のＭＯＳ型
トランジスタのゲート電極３直下の低濃度ドレイン５の
表面領域の実効不純物濃度が、従来のＬＡＴＩＤ構造の
ＭＯＳ型トランジスタに比べ低いためと考えられる。そ
の結果、図８に示すように、両者をリングオシレータに
適用した場合の動作速度を見ると、本発明の実施例のＭ
ＯＳ型トランジスタは、従来のＬＡＴＩＤ構造のＭＯＳ
型トランジスタに比べ、リングオシレータの動作速度が
約１０％向上するのが分かる。
【００４８】以上のように、本実施例１によれば、ゲー
ト電極３の下方に低濃度ソース４及び低濃度ドレイン５
を形成したことにより、従来のＬＡＴＩＤ構造を有する
ＭＯＳ型トランジスタの特徴である優れた電流駆動力を
維持しうる。また、ゲート電極３の端部付近の下方にお
いて、実効不純物濃度が基板内部側から基板表面部に向
かって漸次低くなるような実効不純物濃度の分布状態を
形成したので、バイアス下における空乏化域が拡大し、
ゲート−ドレイン間容量Cgd が低減して、動作速度が向
上する。従って、従来のＬＤＤ構造やＬＡＴＩＤ構造の
トランジスタに比べ、上述の各図に示されるごとく、飽
和電流特性を悪化させることなく、ホットキャリア耐性
及び動作速度の向上を図ることができる。
ト電極３の下方に低濃度ソース４及び低濃度ドレイン５
を形成したことにより、従来のＬＡＴＩＤ構造を有する
ＭＯＳ型トランジスタの特徴である優れた電流駆動力を
維持しうる。また、ゲート電極３の端部付近の下方にお
いて、実効不純物濃度が基板内部側から基板表面部に向
かって漸次低くなるような実効不純物濃度の分布状態を
形成したので、バイアス下における空乏化域が拡大し、
ゲート−ドレイン間容量Cgd が低減して、動作速度が向
上する。従って、従来のＬＤＤ構造やＬＡＴＩＤ構造の
トランジスタに比べ、上述の各図に示されるごとく、飽
和電流特性を悪化させることなく、ホットキャリア耐性
及び動作速度の向上を図ることができる。
【００４９】一方、上記ＢＬＤＤ構造を有するＭＯＳ型
トランジスタでは、内部側から表面に向かって実効不純
物濃度が高くなるＬＤＤ構造を基本とし、その内部にさ
らに高い不純物濃度を有する第３の領域である埋込ドレ
インを形成したものであるが、そのように構成したこと
に伴いパンチスルー等のショートチャネル効果の発生を
招く虞れがあり、基板表面部における実効不純物濃度も
高いので、ゲート−ドレイン間容量が比較的大きく、動
作速度の向上には限界がある。それに対し、本発明のト
ランジスタでは、ＬＤＤ構造における低濃度ソース４及
び低濃度ドレイン５をゲート電極３の下方に亘る領域に
設けたＬＡＴＩＤ構造を基本とし、その表面部の不純物
濃度を低くすることで、ゲート−ドレイン間容量Cgd を
低減することができ、しかも、比較的高い実効不純物濃
度からなる埋込ドレインもないので、パンチスルー等の
ショートチャネル効果を生じやすくするという問題も生
じない。
トランジスタでは、内部側から表面に向かって実効不純
物濃度が高くなるＬＤＤ構造を基本とし、その内部にさ
らに高い不純物濃度を有する第３の領域である埋込ドレ
インを形成したものであるが、そのように構成したこと
に伴いパンチスルー等のショートチャネル効果の発生を
招く虞れがあり、基板表面部における実効不純物濃度も
高いので、ゲート−ドレイン間容量が比較的大きく、動
作速度の向上には限界がある。それに対し、本発明のト
ランジスタでは、ＬＤＤ構造における低濃度ソース４及
び低濃度ドレイン５をゲート電極３の下方に亘る領域に
設けたＬＡＴＩＤ構造を基本とし、その表面部の不純物
濃度を低くすることで、ゲート−ドレイン間容量Cgd を
低減することができ、しかも、比較的高い実効不純物濃
度からなる埋込ドレインもないので、パンチスルー等の
ショートチャネル効果を生じやすくするという問題も生
じない。
【００５０】特に、基板表面から深さ０．０１〜０．２
μｍの部位で実効不純物濃度が最大となるピーク部をも
つように形成することで、ホットキャリアの絶縁膜への
注入を低減することができる。すなわち、ホットキャリ
アの平均自由行程０．００５μｍよりも十分深くするこ
とで、ホットキャリアが基板表面側のゲート酸化膜２等
に到着する確率を可及的に低減することができ、耐圧性
の向上を図ることができるのである。
μｍの部位で実効不純物濃度が最大となるピーク部をも
つように形成することで、ホットキャリアの絶縁膜への
注入を低減することができる。すなわち、ホットキャリ
アの平均自由行程０．００５μｍよりも十分深くするこ
とで、ホットキャリアが基板表面側のゲート酸化膜２等
に到着する確率を可及的に低減することができ、耐圧性
の向上を図ることができるのである。
【００５１】その場合、上記実施例１のような製造方法
では、従来のＬＡＴＩＤ構造のトランジスタに比べ、低
濃度ソース４及び低濃度ドレイン５を形成する際におけ
る注入条件を変えるだけで、注入回数を増大させること
なく、熱処理後における基板表面部位の実効不純物濃度
が基板内部の実効不純物濃度よりも低くなるという不純
物の濃度分布をもたせているので、工程の増大を招くこ
となく、工程の簡素化を図ることができる。
では、従来のＬＡＴＩＤ構造のトランジスタに比べ、低
濃度ソース４及び低濃度ドレイン５を形成する際におけ
る注入条件を変えるだけで、注入回数を増大させること
なく、熱処理後における基板表面部位の実効不純物濃度
が基板内部の実効不純物濃度よりも低くなるという不純
物の濃度分布をもたせているので、工程の増大を招くこ
となく、工程の簡素化を図ることができる。
【００５２】（実施例２）次に、請求項６の発明に係る
実施例２について説明する。実施例２では、上記実施例
１における図１（ｂ）と図１（ｃ）に示される工程の間
に、図９（ａ）に示す工程を加える。例えばｐ型不純物
であるBF2+をθ=60 ゜，D= 2×1012cm-2，Ei=60keV，Ne
ff=1×1012cm-2で注入するいわゆるカウンタドープを行
う工程を付け加える。このとき、ソース側とドレイン側
が対称となるように、まずソース側から（破線の矢印
Ａ）、次にドレイン側から（実線の矢印Ｂ）打ち込ん
で、低濃度ソース４及び低濃度ドレイン５内にカウンタ
ドープ領域１０を形成する。
実施例２について説明する。実施例２では、上記実施例
１における図１（ｂ）と図１（ｃ）に示される工程の間
に、図９（ａ）に示す工程を加える。例えばｐ型不純物
であるBF2+をθ=60 ゜，D= 2×1012cm-2，Ei=60keV，Ne
ff=1×1012cm-2で注入するいわゆるカウンタドープを行
う工程を付け加える。このとき、ソース側とドレイン側
が対称となるように、まずソース側から（破線の矢印
Ａ）、次にドレイン側から（実線の矢印Ｂ）打ち込ん
で、低濃度ソース４及び低濃度ドレイン５内にカウンタ
ドープ領域１０を形成する。
【００５３】これにより、ゲート電極３の端部付近の下
方の低濃度ソース４及び低濃度ドレイン５において、表
面近傍のカウンタドープ領域１０でｎ型不純物の濃度が
さらに実効的に薄められる。そして、ゲート電極３の端
部付近の下方において、表面近傍での実効不純物濃度が
内部の実効不純物濃度よりもさらに低くなるという不純
物濃度プロファイルが得られる。
方の低濃度ソース４及び低濃度ドレイン５において、表
面近傍のカウンタドープ領域１０でｎ型不純物の濃度が
さらに実効的に薄められる。そして、ゲート電極３の端
部付近の下方において、表面近傍での実効不純物濃度が
内部の実効不純物濃度よりもさらに低くなるという不純
物濃度プロファイルが得られる。
【００５４】その後、図１（ｃ）に示される工程と同様
の工程、つまりサイドウォール６を形成する工程を行
う。
の工程、つまりサイドウォール６を形成する工程を行
う。
【００５５】その後、図９（ｂ）に示すように、ゲート
電極３及びサイドウォール６をマスクとして、高濃度の
ｎ型不純物であるひ素のイオン注入を行って、低濃度ソ
ース４及び低濃度ドレイン５よりも不純物濃度の高い高
濃度ソース７及び高濃度ドレイン８を形成し、最後に90
0 ℃10分の熱処理を施す。
電極３及びサイドウォール６をマスクとして、高濃度の
ｎ型不純物であるひ素のイオン注入を行って、低濃度ソ
ース４及び低濃度ドレイン５よりも不純物濃度の高い高
濃度ソース７及び高濃度ドレイン８を形成し、最後に90
0 ℃10分の熱処理を施す。
【００５６】図１０（ａ）は、プロセス終了後の低濃度
ドレイン５近傍での２次元不純物プロファイルを示す
（基板のｐ型不純物濃度は約 1×1017cm-3）。図１０
（ｂ）は図１０（ａ）との比較のための図であって、ｐ
型不純物BF2+の注入をしなかった場合つまりカウンタド
ープを行わなかった場合の２次元不純物プロファイルを
示す。ここで、図１０（ａ）及び図１０（ｂ）におい
て、実線は実効的に低濃度であるｎ型不純物であるリン
の濃度を、点線は実効的に高濃度となるひ素の濃度をそ
れぞれ示すとともに、破線は、半導体基板１に最初から
ドーピングされていたｐ型不純物であるボロンの濃度
と、カウンタドープによるボロンの濃度とを合計したも
のである。図１０（ａ）及び図１０（ｂ）を比較する
と、ｎ型不純物が注入された低濃度ドレイン５の上部が
ｐ型不純物BF2+によりカウンタドープされているため
に、低濃度ドレイン５表面近傍のｎ型不純物の濃度が実
効的に減少することが分かる。
ドレイン５近傍での２次元不純物プロファイルを示す
（基板のｐ型不純物濃度は約 1×1017cm-3）。図１０
（ｂ）は図１０（ａ）との比較のための図であって、ｐ
型不純物BF2+の注入をしなかった場合つまりカウンタド
ープを行わなかった場合の２次元不純物プロファイルを
示す。ここで、図１０（ａ）及び図１０（ｂ）におい
て、実線は実効的に低濃度であるｎ型不純物であるリン
の濃度を、点線は実効的に高濃度となるひ素の濃度をそ
れぞれ示すとともに、破線は、半導体基板１に最初から
ドーピングされていたｐ型不純物であるボロンの濃度
と、カウンタドープによるボロンの濃度とを合計したも
のである。図１０（ａ）及び図１０（ｂ）を比較する
と、ｎ型不純物が注入された低濃度ドレイン５の上部が
ｐ型不純物BF2+によりカウンタドープされているため
に、低濃度ドレイン５表面近傍のｎ型不純物の濃度が実
効的に減少することが分かる。
【００５７】以上のように、本実施例２では、カウンタ
ドープ領域１０を形成し、低濃度ソース４及び低濃度ド
レイン５全体の表面近傍の不純物濃度を逆導電型不純物
の注入によって実効的に減少させることにより、本発明
が目的とする不純物濃度プロファイルが得られる。その
場合、上記実施例１のように一導電型不純物の注入のみ
で低濃度ソース４及び低濃度ドレイン５不純物濃度分布
の調整を行うのに比べ、より適切な濃度分布を容易に得
ることができる。特に、低濃度ソース４及び低濃度ドレ
イン５における表面部の実効不純物濃度をより低くする
ことができるので、ゲート−ドレイン間容量Cgd をさら
に小さくすることができる。
ドープ領域１０を形成し、低濃度ソース４及び低濃度ド
レイン５全体の表面近傍の不純物濃度を逆導電型不純物
の注入によって実効的に減少させることにより、本発明
が目的とする不純物濃度プロファイルが得られる。その
場合、上記実施例１のように一導電型不純物の注入のみ
で低濃度ソース４及び低濃度ドレイン５不純物濃度分布
の調整を行うのに比べ、より適切な濃度分布を容易に得
ることができる。特に、低濃度ソース４及び低濃度ドレ
イン５における表面部の実効不純物濃度をより低くする
ことができるので、ゲート−ドレイン間容量Cgd をさら
に小さくすることができる。
【００５８】なお、上記実施例２では、低濃度ソース４
及び低濃度ドレイン５を形成した時点で、実効不純物濃
度が基板内部側から基板表面部に向かって漸次低くなる
という濃度分布を形成してから、カウンタドープを行っ
て、基板表面付近の濃度をさらに薄くするようにした
が、本発明はかかる実施例に限定されるものではない。
すなわち、請求項７の発明に対応して、低濃度ソース４
及び低濃度ドレイン５を形成した時点では、通常のＬＡ
ＴＩＤ構造のごとく表面付近の実効不純物濃度を比較的
高くしておいて、その後、カウンタドープによって、表
面付近の実効不純物濃度を低くするようにしてもよい。
その場合、低濃度ソース４及び低濃度ドレイン５を形成
する工程をより簡単に行うことができる利点がある。
及び低濃度ドレイン５を形成した時点で、実効不純物濃
度が基板内部側から基板表面部に向かって漸次低くなる
という濃度分布を形成してから、カウンタドープを行っ
て、基板表面付近の濃度をさらに薄くするようにした
が、本発明はかかる実施例に限定されるものではない。
すなわち、請求項７の発明に対応して、低濃度ソース４
及び低濃度ドレイン５を形成した時点では、通常のＬＡ
ＴＩＤ構造のごとく表面付近の実効不純物濃度を比較的
高くしておいて、その後、カウンタドープによって、表
面付近の実効不純物濃度を低くするようにしてもよい。
その場合、低濃度ソース４及び低濃度ドレイン５を形成
する工程をより簡単に行うことができる利点がある。
【００５９】（実施例３）次に、請求項３及び８の発明
に係る実施例３について説明する。本実施例３では、上
記実施例２の図９（ａ）に示される注入工程に代えて、
図１１（ａ）に示す工程を行う。例えば、低濃度ソース
４及び低濃度ドレイン５内に、ｐ型不純物であるBF2+を
θ=60 ゜ ，D= 6×1012cm-2，Ei=60keV，Neff=3×1012cm
-2の条件下で注入し、低濃度ソース４及びドレイン５の
チャネル領域に、半導体基板１のｐ型不純物の濃度より
濃いｐ型不純物が注入された高しきい値領域１１を形成
する。
に係る実施例３について説明する。本実施例３では、上
記実施例２の図９（ａ）に示される注入工程に代えて、
図１１（ａ）に示す工程を行う。例えば、低濃度ソース
４及び低濃度ドレイン５内に、ｐ型不純物であるBF2+を
θ=60 ゜ ，D= 6×1012cm-2，Ei=60keV，Neff=3×1012cm
-2の条件下で注入し、低濃度ソース４及びドレイン５の
チャネル領域に、半導体基板１のｐ型不純物の濃度より
濃いｐ型不純物が注入された高しきい値領域１１を形成
する。
【００６０】その後、上述の図１（ｃ）に示される工程
と同様に、サイドウォール６を形成する工程を行う。
と同様に、サイドウォール６を形成する工程を行う。
【００６１】その後、図１１（ｂ）に示すように、上述
の図９（ｂ）に示される工程と同様に、高濃度ソース７
及び高濃度ドレイン８を形成する工程を行う。
の図９（ｂ）に示される工程と同様に、高濃度ソース７
及び高濃度ドレイン８を形成する工程を行う。
【００６２】図１２（ａ）は、プロセス終了後の低濃度
ドレイン５近傍での２次元不純物プロファイルを示す
（基板不純物濃度は約 1×1017cm-3）。また、図１２
（ｂ）は、図１０（ａ）との比較のための図であって、
ｐ型不純物であるBF2+の注入をしなかった場合の低濃度
ドレイン５における２次元不純物濃度プロファイルを示
す。なお、各図において、実線，点線及び破線は上記図
１０（ａ）及び図１０（ｂ）と同じ不純物の濃度を示
す。図１２（ａ）及び図１２（ｂ）を比較すると、低濃
度ドレイン５の上部が逆導電型不純物であるBF2+により
カウンタドープされているために、低濃度ドレイン５の
表面近傍の不純物濃度が実効的に減少するとともに、そ
のカウンタドープの不純物濃度が半導体基板１の不純物
濃度よりも濃いことから、低濃度ドレイン５のチャネル
領域におけるｐ型不純物濃度がかなり濃くなっているこ
とがわかる。
ドレイン５近傍での２次元不純物プロファイルを示す
（基板不純物濃度は約 1×1017cm-3）。また、図１２
（ｂ）は、図１０（ａ）との比較のための図であって、
ｐ型不純物であるBF2+の注入をしなかった場合の低濃度
ドレイン５における２次元不純物濃度プロファイルを示
す。なお、各図において、実線，点線及び破線は上記図
１０（ａ）及び図１０（ｂ）と同じ不純物の濃度を示
す。図１２（ａ）及び図１２（ｂ）を比較すると、低濃
度ドレイン５の上部が逆導電型不純物であるBF2+により
カウンタドープされているために、低濃度ドレイン５の
表面近傍の不純物濃度が実効的に減少するとともに、そ
のカウンタドープの不純物濃度が半導体基板１の不純物
濃度よりも濃いことから、低濃度ドレイン５のチャネル
領域におけるｐ型不純物濃度がかなり濃くなっているこ
とがわかる。
【００６３】以上のように、本実施例３では、低濃度ソ
ース４及び低濃度ドレイン５のチャネル領域に、各領域
４，５の不純物とは逆導電型でかつ半導体基板１の不純
物濃度より濃い不純物が注入された高しきい値領域１１
を形成する。すなわち、実施例２と同様の効果に加え
て、高濃度ソース７及び高濃度ドレイン５側方のチャネ
ル領域に形成された高しきい値領域１１が局所的に高い
しきい値をもっているので、チャネル長が短くなるに従
い、チャネルに対する高しきい値領域１１の占める割合
が大きくなる。したがって、半導体装置の微細化に伴う
チャネル長さの短縮によってしきい値電圧が低下するな
どのショートチャネル効果を緩和することができる。
ース４及び低濃度ドレイン５のチャネル領域に、各領域
４，５の不純物とは逆導電型でかつ半導体基板１の不純
物濃度より濃い不純物が注入された高しきい値領域１１
を形成する。すなわち、実施例２と同様の効果に加え
て、高濃度ソース７及び高濃度ドレイン５側方のチャネ
ル領域に形成された高しきい値領域１１が局所的に高い
しきい値をもっているので、チャネル長が短くなるに従
い、チャネルに対する高しきい値領域１１の占める割合
が大きくなる。したがって、半導体装置の微細化に伴う
チャネル長さの短縮によってしきい値電圧が低下するな
どのショートチャネル効果を緩和することができる。
【００６４】上記実施例１，２，３では、ＮｃｈＭＯＳ
型トランジスタに本発明を適用した例について説明した
が、本発明はＰｃｈＭＯＳトランジスタについても、同
様に適用できる。さらに、ＭＯＳ型トランジスタに限定
されるものではなく、絶縁膜が窒化シリコン膜であって
もよい。すなわち、本発明は、全ての絶縁ゲート型電界
効果トランジスタに適用し得るものである。
型トランジスタに本発明を適用した例について説明した
が、本発明はＰｃｈＭＯＳトランジスタについても、同
様に適用できる。さらに、ＭＯＳ型トランジスタに限定
されるものではなく、絶縁膜が窒化シリコン膜であって
もよい。すなわち、本発明は、全ての絶縁ゲート型電界
効果トランジスタに適用し得るものである。
【００６５】また、上記各実施例では、低濃度ソース４
及び低濃度ドレイン５の双方について本発明を適用し、
ゲート電極端付近の下方において表面付近の不純物濃度
を内部よりも低くする不純物濃度分布を形成している
が、いずれか一方の領域のみにおいて、かかる濃度分布
をもたせるようにしてもよい。
及び低濃度ドレイン５の双方について本発明を適用し、
ゲート電極端付近の下方において表面付近の不純物濃度
を内部よりも低くする不純物濃度分布を形成している
が、いずれか一方の領域のみにおいて、かかる濃度分布
をもたせるようにしてもよい。
【００６６】また、実施例１，２，３における低濃度ソ
ース４及び低濃度ドレイン５への不純物注入、及び実施
例２，３のカウンタドープではソース−ドレイン間の対
称性を考慮して２ステップ注入を用いているが、この場
合、プロセス数を増やさないようにしようとすると、半
導体装置内でゲートの方向を一方向に設定しなければな
らず回路設計に著しい制限を与えてしまう。従って、ゲ
ートを縦方向と横方向とも可能とするため、これらの注
入工程では４ステップ注入を行う方がより好ましい。
ース４及び低濃度ドレイン５への不純物注入、及び実施
例２，３のカウンタドープではソース−ドレイン間の対
称性を考慮して２ステップ注入を用いているが、この場
合、プロセス数を増やさないようにしようとすると、半
導体装置内でゲートの方向を一方向に設定しなければな
らず回路設計に著しい制限を与えてしまう。従って、ゲ
ートを縦方向と横方向とも可能とするため、これらの注
入工程では４ステップ注入を行う方がより好ましい。
【００６７】また、ＣＭＯＳ回路を使用する場合など
で、ＰｃｈＭＯＳ型トランジスタを本発明の半導体装置
内に同時に組み込む際は、実施例２，３におけるカウン
タドープを、ＰｃｈＭＯＳ型トランジスタをＬＡＴＩＤ
構造にする際の低濃度ソース，低濃度ドレイン形成のた
めに併用すると、マスク工程が省略できる点で好まし
い。
で、ＰｃｈＭＯＳ型トランジスタを本発明の半導体装置
内に同時に組み込む際は、実施例２，３におけるカウン
タドープを、ＰｃｈＭＯＳ型トランジスタをＬＡＴＩＤ
構造にする際の低濃度ソース，低濃度ドレイン形成のた
めに併用すると、マスク工程が省略できる点で好まし
い。
【００６８】
【発明の効果】以上説明したように、請求項１の発明に
よれば、絶縁ゲート型電界効果トランジスタとして機能
する半導体装置の構成として、高濃度ソース，ドレイン
領域に隣接し、一部が上記ゲート電極の下方に位置する
領域に低濃度ソース，ドレイン領域を設け、低濃度ソー
ス，ドレイン領域におけるゲート電極の端部付近の下方
に位置する部位で、実効不純物濃度が基板内部側から表
面部に向かって漸次低くなる濃度分布をもたせるように
したので、ＬＡＴＩＤ構造を有するトランジスタと同様
の優れた電流駆動力を維持しながら、ゲート−ドレイン
間容量の減小による回路動作速度の向上と、ホットキャ
リアの発生領域の基板内部側への移行によるホットキャ
リア耐性の向上とを図ることができる。
よれば、絶縁ゲート型電界効果トランジスタとして機能
する半導体装置の構成として、高濃度ソース，ドレイン
領域に隣接し、一部が上記ゲート電極の下方に位置する
領域に低濃度ソース，ドレイン領域を設け、低濃度ソー
ス，ドレイン領域におけるゲート電極の端部付近の下方
に位置する部位で、実効不純物濃度が基板内部側から表
面部に向かって漸次低くなる濃度分布をもたせるように
したので、ＬＡＴＩＤ構造を有するトランジスタと同様
の優れた電流駆動力を維持しながら、ゲート−ドレイン
間容量の減小による回路動作速度の向上と、ホットキャ
リアの発生領域の基板内部側への移行によるホットキャ
リア耐性の向上とを図ることができる。
【００６９】請求項２の発明によれば、上記請求項１の
発明において、実効不純物濃度が基板内部側から基板表
面部に向かって漸次低くなるように形成された低濃度ソ
ース，ドレイン領域において、実効不純物濃度が基板表
面から０．０１〜０．２μｍの深さにある部位で最大と
なるようにしたので、ホットキャリアの発生領域が基板
表面からホットキャリアの平均自由行程よりも深い部位
となることで、ホットキャリア耐性の顕著な向上を図る
ことができる。
発明において、実効不純物濃度が基板内部側から基板表
面部に向かって漸次低くなるように形成された低濃度ソ
ース，ドレイン領域において、実効不純物濃度が基板表
面から０．０１〜０．２μｍの深さにある部位で最大と
なるようにしたので、ホットキャリアの発生領域が基板
表面からホットキャリアの平均自由行程よりも深い部位
となることで、ホットキャリア耐性の顕著な向上を図る
ことができる。
【００７０】請求項３の発明によれば、上記請求項１又
は２の発明において、低濃度ソース，ドレイン領域にお
けるゲート電極の端部付近の下方に位置する部位からト
ランジスタのチャネルに接続する表面付近の領域に、半
導体基板と同一導電型の高濃度不純物がドープされた高
しきい値領域を設けたので、半導体装置の微細化に伴う
高しきい値領域の占有割合の増大により、ショートチャ
ネル効果の発生を防止することができる。
は２の発明において、低濃度ソース，ドレイン領域にお
けるゲート電極の端部付近の下方に位置する部位からト
ランジスタのチャネルに接続する表面付近の領域に、半
導体基板と同一導電型の高濃度不純物がドープされた高
しきい値領域を設けたので、半導体装置の微細化に伴う
高しきい値領域の占有割合の増大により、ショートチャ
ネル効果の発生を防止することができる。
【００７１】請求項４の発明によれば、絶縁ゲート型電
界効果トランジスタとして機能する半導体装置の製造方
法として、ゲート電極を形成し、半導体基板の不純物と
は逆導電型の不純物の注入を行って低濃度ソース，ドレ
イン領域を形成し、高濃度ソース，ドレイン領域を形成
した後、熱処理を施すとともに、低濃度ソース，ドレイ
ン領域を形成する際，不純物が上記ゲート電極の下方に
位置する基板内部まで打ち込まれるように、不純物の注
入方向を上記半導体基板面の法線方向から大傾角に傾け
て行い、上記熱処理工程を経て、当該領域内におけるゲ
ート電極の端部付近の下方に位置する部位で、基板表面
部の実効不純物濃度が基板内部の実効不純物濃度よりも
低くなるように形成したので、従来のＬＡＴＩＤ構造を
有するトランジスタの製造における注入条件を変えるだ
けで、低濃度ソース，ドレイン領域の表面付近の実効不
純物濃度を低くすることが可能となり、工程数を増大す
ることなく、動作速度が速いかつ信頼性の高い半導体装
置を得ることができる。
界効果トランジスタとして機能する半導体装置の製造方
法として、ゲート電極を形成し、半導体基板の不純物と
は逆導電型の不純物の注入を行って低濃度ソース，ドレ
イン領域を形成し、高濃度ソース，ドレイン領域を形成
した後、熱処理を施すとともに、低濃度ソース，ドレイ
ン領域を形成する際，不純物が上記ゲート電極の下方に
位置する基板内部まで打ち込まれるように、不純物の注
入方向を上記半導体基板面の法線方向から大傾角に傾け
て行い、上記熱処理工程を経て、当該領域内におけるゲ
ート電極の端部付近の下方に位置する部位で、基板表面
部の実効不純物濃度が基板内部の実効不純物濃度よりも
低くなるように形成したので、従来のＬＡＴＩＤ構造を
有するトランジスタの製造における注入条件を変えるだ
けで、低濃度ソース，ドレイン領域の表面付近の実効不
純物濃度を低くすることが可能となり、工程数を増大す
ることなく、動作速度が速いかつ信頼性の高い半導体装
置を得ることができる。
【００７２】請求項５の発明によれば、上記請求項４の
製造方法において、低濃度ソース，ドレイン領域のうち
大傾角で不純物の注入を行った領域で、基板表面から
０．０１〜０．２μｍの深さの部位で不純物濃度が最大
となるように注入するようにしたので、工程数を増大す
ることなく、ホットキャリア耐性の優れた半導体装置を
得ることができる。
製造方法において、低濃度ソース，ドレイン領域のうち
大傾角で不純物の注入を行った領域で、基板表面から
０．０１〜０．２μｍの深さの部位で不純物濃度が最大
となるように注入するようにしたので、工程数を増大す
ることなく、ホットキャリア耐性の優れた半導体装置を
得ることができる。
【００７３】請求項６の発明によれば、上記請求項４又
は５の製造方法において、大傾角で不純物の注入を行っ
た低濃度ソース，ドレイン領域において、半導体基板の
法線方向からさらに傾けて半導体基板と同じ導電型でか
つ低濃度の不純物を注入して、当該領域の表面部を、半
導体基板とは逆導電型の極めて実効不純物濃度の低いカ
ウンタドープ領域とするようにしたので、低濃度ソー
ス，ドレイン領域の表面部の実効不純物濃度をさらに低
くすることにより、ゲート−ドレイン間容量をより小さ
くして、動作速度の顕著な向上を図ることができる。
は５の製造方法において、大傾角で不純物の注入を行っ
た低濃度ソース，ドレイン領域において、半導体基板の
法線方向からさらに傾けて半導体基板と同じ導電型でか
つ低濃度の不純物を注入して、当該領域の表面部を、半
導体基板とは逆導電型の極めて実効不純物濃度の低いカ
ウンタドープ領域とするようにしたので、低濃度ソー
ス，ドレイン領域の表面部の実効不純物濃度をさらに低
くすることにより、ゲート−ドレイン間容量をより小さ
くして、動作速度の顕著な向上を図ることができる。
【００７４】請求項７の発明によれば、絶縁ゲート型電
界効果トランジスタとして機能する半導体装置の製造方
法として、ゲート電極を形成し、半導体基板の不純物と
は逆導電型の不純物の注入を行って低濃度ソース，ドレ
イン領域を形成し、この低濃度ソース，ドレイン領域に
大傾角に傾けて半導体基板と同じ導電型の不純物を注入
してカウンタドープ領域を形成し、高濃度ソース，ドレ
イン領域を形成した後、熱処理を施すことにより、カウ
ンタドープ領域で、基板表面部の実効不純物濃度が基板
内部の実効不純物濃度よりも低くなる不純物分布をもた
せるようにしたので、低濃度ソース，ドレイン領域を形
成する際の注入条件が比較的単純となり、製造が容易と
なる。
界効果トランジスタとして機能する半導体装置の製造方
法として、ゲート電極を形成し、半導体基板の不純物と
は逆導電型の不純物の注入を行って低濃度ソース，ドレ
イン領域を形成し、この低濃度ソース，ドレイン領域に
大傾角に傾けて半導体基板と同じ導電型の不純物を注入
してカウンタドープ領域を形成し、高濃度ソース，ドレ
イン領域を形成した後、熱処理を施すことにより、カウ
ンタドープ領域で、基板表面部の実効不純物濃度が基板
内部の実効不純物濃度よりも低くなる不純物分布をもた
せるようにしたので、低濃度ソース，ドレイン領域を形
成する際の注入条件が比較的単純となり、製造が容易と
なる。
【００７５】請求項８の発明によれば、上記請求項４，
５，６又は７の製造方法において、低濃度ソース，ドレ
イン領域領域からチャネルに接続する部位の基板表面部
まで不純物が打ち込まれるようにさらに大傾角に傾け
て、半導体基板の不純物と同じ導電型の高濃度不純物の
注入を行って高しきい値領域を形成するようにしたの
で、カウンタドープする不純物の濃度及び注入角度を変
えるだけで、高しきい値領域を形成することができ、よ
って、ショートチャネル効果を招くことなく半導体装置
の微細化を図ることができる。
５，６又は７の製造方法において、低濃度ソース，ドレ
イン領域領域からチャネルに接続する部位の基板表面部
まで不純物が打ち込まれるようにさらに大傾角に傾け
て、半導体基板の不純物と同じ導電型の高濃度不純物の
注入を行って高しきい値領域を形成するようにしたの
で、カウンタドープする不純物の濃度及び注入角度を変
えるだけで、高しきい値領域を形成することができ、よ
って、ショートチャネル効果を招くことなく半導体装置
の微細化を図ることができる。
【００７６】請求項９の発明によれば、上記請求項４，
５，６，７又は８の製造方法において、低濃度ソース，
ドレイン領域を形成する工程における不純物の注入角度
を１０゜〜４５゜としたので、低濃度ソース，ドレイン
領域への不純物の注入角度を適切とすることにより、当
該領域における不純物の濃度分布状態を特に良好とする
ことができる。
５，６，７又は８の製造方法において、低濃度ソース，
ドレイン領域を形成する工程における不純物の注入角度
を１０゜〜４５゜としたので、低濃度ソース，ドレイン
領域への不純物の注入角度を適切とすることにより、当
該領域における不純物の濃度分布状態を特に良好とする
ことができる。
【００７７】請求項１０の発明によれば、上記請求項９
の製造方法において、半導体基板と同一導電型の高濃度
不純物の注入工程における不純物の注入角度を半導体基
板の法線方向から２５゜以上としたので、高しきい値領
域を形成するための不純物の注入角度を適切とすること
により、高しきい値領域の位置及び実効不純物濃度値を
特に良好とすることができる。
の製造方法において、半導体基板と同一導電型の高濃度
不純物の注入工程における不純物の注入角度を半導体基
板の法線方向から２５゜以上としたので、高しきい値領
域を形成するための不純物の注入角度を適切とすること
により、高しきい値領域の位置及び実効不純物濃度値を
特に良好とすることができる。
【図面の簡単な説明】
【図１】実施例１に係るＭＯＳトランジスタの製造工程
を示す断面図である。
を示す断面図である。
【図２】実施例１に係るＭＯＳトランジスタ及び従来の
ＬＡＴＩＤ構造のＭＯＳトランジスタのプロセス終了後
のドレイン近傍での不純物濃度の２次元プロファイル
と、トランジスタのゲート電極端での深さ方向の不純物
濃度のプロファイルを示す線図である。
ＬＡＴＩＤ構造のＭＯＳトランジスタのプロセス終了後
のドレイン近傍での不純物濃度の２次元プロファイル
と、トランジスタのゲート電極端での深さ方向の不純物
濃度のプロファイルを示す線図である。
【図３】実施例１に係るＭＯＳトランジスタ及び従来の
ＬＡＴＩＤ構造のＭＯＳトランジスタについて、横方向
の電界，電子濃度，ホットキャリア対の発生度合をドレ
イン近傍で２次元シミュレートし線図及びホットキャリ
ア対の発生度合の横方向の分布を示すグラフである。
ＬＡＴＩＤ構造のＭＯＳトランジスタについて、横方向
の電界，電子濃度，ホットキャリア対の発生度合をドレ
イン近傍で２次元シミュレートし線図及びホットキャリ
ア対の発生度合の横方向の分布を示すグラフである。
【図４】実施例１に係るＭＯＳトランジスタ及び従来の
ＬＡＴＩＤ構造のＭＯＳトランジスタについて、ドレイ
ン電流のホットキャリア劣化特性及び基板電流とソース
電流の比を比較するデータである。
ＬＡＴＩＤ構造のＭＯＳトランジスタについて、ドレイ
ン電流のホットキャリア劣化特性及び基板電流とソース
電流の比を比較するデータである。
【図５】実施例１に係るＭＯＳトランジスタ及び従来の
ＬＡＴＩＤ構造のＭＯＳトランジスタについて、ショー
トチャネル効果を比較するデータである。
ＬＡＴＩＤ構造のＭＯＳトランジスタについて、ショー
トチャネル効果を比較するデータである。
【図６】実施例１に係るＭＯＳトランジスタ及び従来の
ＬＡＴＩＤ構造のＭＯＳトランジスタについて、ドレイ
ン飽和電流を比較するデータである。
ＬＡＴＩＤ構造のＭＯＳトランジスタについて、ドレイ
ン飽和電流を比較するデータである。
【図７】実施例１に係るＭＯＳトランジスタ、従来のＬ
ＡＴＩＤ構造のＭＯＳトランジスタ及び従来のＬＤＤ構
造のＭＯＳトランジスタのＩ−Ｖ特性及びゲート−ドレ
イン間容量のゲート電圧依存性を比較するデータであ
る。
ＡＴＩＤ構造のＭＯＳトランジスタ及び従来のＬＤＤ構
造のＭＯＳトランジスタのＩ−Ｖ特性及びゲート−ドレ
イン間容量のゲート電圧依存性を比較するデータであ
る。
【図８】実施例１に係るＭＯＳトランジスタ、従来のＬ
ＡＴＩＤ構造のＭＯＳトランジスタ及び従来のＬＤＤ構
造のＭＯＳトランジスタのリングオシレータの１段あた
りの動作速度を比較するデータである。
ＡＴＩＤ構造のＭＯＳトランジスタ及び従来のＬＤＤ構
造のＭＯＳトランジスタのリングオシレータの１段あた
りの動作速度を比較するデータである。
【図９】実施例２に係るＭＯＳトランジスタの製造工程
を示す断面図である。
を示す断面図である。
【図１０】実施例２に係るＭＯＳトランジスタ及び実施
例２のBF2+注入を省略したＭＯＳトランジスタにおける
プロセス終了後のドレイン近傍での不純物濃度の２次元
プロファイルを示す線図である。
例２のBF2+注入を省略したＭＯＳトランジスタにおける
プロセス終了後のドレイン近傍での不純物濃度の２次元
プロファイルを示す線図である。
【図１１】実施例３に係るＭＯＳトランジスタの製造工
程を示す断面図である。
程を示す断面図である。
【図１２】実施例３に係るＭＯＳトランジスタ及び実施
例３のBF2+注入を省略したＭＯＳトランジスタにおける
プロセス終了後のドレイン近傍での不純物濃度の２次元
不純物プロファイルを示す線図である。
例３のBF2+注入を省略したＭＯＳトランジスタにおける
プロセス終了後のドレイン近傍での不純物濃度の２次元
不純物プロファイルを示す線図である。
【図１３】従来のＬＡＴＩＤ構造のＭＯＳトランジスタ
の断面図である。
の断面図である。
【図１４】従来のＬＡＴＩＤ構造のトランジスタ及びＬ
ＤＤ構造のＭＯＳ型トランジスタについて、横方向の電
界，電子濃度，ホットキャリア対の発生度合をドレイン
近傍で２次元シミュレーションした線図である。
ＤＤ構造のＭＯＳ型トランジスタについて、横方向の電
界，電子濃度，ホットキャリア対の発生度合をドレイン
近傍で２次元シミュレーションした線図である。
【図１５】従来のＢＬＤＤ構造のＭＯＳトランジスタの
断面図である。
断面図である。
【図１６】従来技術である米国特許の発明に係る改良型
ＢＬＤＤ構造のＭＯＳトランジスタの断面図である。
ＢＬＤＤ構造のＭＯＳトランジスタの断面図である。
【符号の説明】 １ 半導体基板 ２ ゲート酸化膜 ３ ゲート電極 ４ 低濃度ソース ５ 低濃度ドレイン ６ サイドウォール ７ 高濃度ソース ８ 高濃度ドレイン １０ カウンタドープ領域 １１ 高しきい値領域
Claims (10)
- 【請求項１】 絶縁ゲート型電界効果トランジスタとし
て機能する半導体装置であって、 一導電型の半導体基板に、 上記半導体基板とは逆導電型の不純物がドープされた高
濃度ソース領域及び高濃度ドレイン領域と、 上記高濃度ソース領域及び高濃度ドレイン領域に隣接
し、かつ少なくとも一部が上記ゲート電極の下方に位置
する領域に設けられ、上記高濃度ソース領域及び高濃度
ドレイン領域と同じ導電型でかつ実効不純物濃度が低い
低濃度ソース領域及び低濃度ドレイン領域とを備え、 該低濃度ソース領域及び低濃度ドレイン領域のうち少な
くとも一方の領域におけるゲート電極の端部付近の下方
に位置する部位では、実効不純物濃度が基板内部側から
表面部に向かって漸次低くなるように形成されているこ
とを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記低濃度ソース領域及び低濃度ドレイン領域のうち実
効不純物濃度が基板内部側から表面部に向かって漸次低
くなるように形成された領域において、実効不純物濃度
が基板表面から０．０１〜０．２μｍの深さにある部位
で最大となるように形成されていることを特徴とする半
導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、 上記低濃度ソース領域及び低濃度ドレイン領域のうち少
なくとも一方の領域におけるゲート電極の端部付近の下
方に位置する部位からトランジスタのチャネルに接続す
る表面付近の領域に、半導体基板と同一導電型でかつ上
記半導体基板よりも実効不純物濃度の高い不純物がドー
プされた高しきい値領域を備えたことを特徴とする半導
体装置。 - 【請求項４】 一導電型の半導体基板に、絶縁ゲート型
電界効果トランジスタとして機能する半導体装置を形成
するようにした半導体装置の製造方法であって、 上記半導体基板表面の上記絶縁ゲート型電界効果トラン
ジスタ領域となる部分に形成されたゲート絶縁膜上に上
記ゲート電極を形成する工程と、 上記ゲート電極をマスクとして、上記半導体基板の表面
側から、上記半導体基板の不純物とは逆導電型の不純物
の注入を行って、低濃度ソース領域を形成する工程と、 上記ゲート電極をマスクとして、上記半導体基板の表面
側から、上記半導体基板の不純物とは逆導電型の不純物
の注入を行って、低濃度ドレイン領域を形成する工程
と、 上記ゲート電極をマスクとして、上記低濃度ソース領域
及び低濃度ドレイン領域へのイオン注入よりも高濃度の
イオン注入により上記高濃度ソース領域及び高濃度ドレ
イン領域を形成する工程と、 上記各工程を終了して得られる半導体基板に熱処理を施
す工程とを備えるとともに、 上記低濃度ソース領域を形成する工程及び低濃度ドレイ
ン領域を形成する工程のうち少なくとも一方の工程で
は、不純物が上記ゲート電極の下方に位置する基板内部
まで打ち込まれるように、不純物の注入方向を上記半導
体基板面の法線方向から大傾角に傾けて行い、上記熱処
理工程を経て、当該領域内におけるゲート電極の端部付
近の下方に位置する部位で、基板内部の実効不純物濃度
が基板表面部の実効不純物濃度よりも低くなるように形
成することを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 上記絶縁ゲート電界効果トランジスタの低濃度ソース領
域及び低濃度ドレイン領域のうち大傾角で不純物の注入
を行った領域において、基板表面から０．０１〜０．２
μｍの深さの部位で不純物濃度が最大となるように注入
及び熱処理を行うことを特徴とする半導体装置の製造方
法。 - 【請求項６】 請求項４又は５記載の半導体装置の製造
方法において、 上記絶縁ゲート電界効果トランジスタの低濃度ソース領
域及び低濃度ドレイン領域のうち大傾角で不純物の注入
を行った領域において、上記ゲート電極をマスクとし
て、上記半導体基板表面側から、上記各注入工程のとき
よりも半導体基板の法線方向からさらに傾けて上記半導
体基板と同じ導電型でかつ低濃度の不純物を注入して、
当該領域の表面部を、半導体基板とは逆導電型の極めて
実効不純物濃度の低いカウンタドープ領域とする工程を
含むことを特徴とする半導体装置の製造方法。 - 【請求項７】 一導電型の半導体基板に、絶縁ゲート型
電界効果トランジスタとして機能する半導体装置を形成
するようにした半導体装置の製造方法であって、 上記半導体基板表面の上記絶縁ゲート型電界効果トラン
ジスター領域となる部分に形成されたゲート絶縁膜上に
上記ゲート電極を形成する工程と、 上記ゲート電極をマスクとして、上記半導体基板表面
に、上記半導体基板と逆の導電型のイオン注入を行っ
て、低濃度ソース領域を形成する工程と、 上記ゲート電極をマスクとして、上記半導体基板表面
に、上記半導体基板とは逆導電型のイオン注入を行って
低濃度ドレイン領域を形成する工程と、 上記低濃度ソース領域及び低濃度ドレイン領域のうち少
なくとも一方の領域において、上記ゲート電極をマスク
として、上記半導体基板表面側から、不純物が上記ゲー
ト電極の下方に位置する基板表面部まで打ち込まれるよ
うに、上記半導体基板の法線方向から大傾角に傾けて上
記半導体基板と同じ導電型の不純物を注入して、当該領
域のゲート電極の端部付近の表面部にカウンタドープ領
域を形成する工程と、 上記ゲート電極をマスクとして上記低濃度ソース領域及
び低濃度ドレイン領域へのイオン注入よりも高濃度のイ
オン注入により上記高濃度ソース領域及び高濃度ドレイ
ン領域を形成する工程とを備え、 上記カウンタドープ領域では、基板内部の実効不純物濃
度が基板表面部の実効不純物濃度よりも低くなるように
形成したことを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項４，５，６又は７記載の半導体装
置の製造方法において、 上記ゲート電極をマスクとして、上記低濃度ソース領域
及び低濃度ドレイン領域のうち少なくとも一方の領域か
らチャネルに接続する部位の基板表面部まで不純物が打
ち込まれるように、上記半導体基板の法線方向からさら
に大傾角に傾けて、半導体基板の不純物と同じ導電型で
かつ半導体基板よりも濃度の高い不純物の注入を行っ
て、当該領域に半導体基板と同じ導電型の高しきい値領
域を形成する工程を含むことを特徴とする半導体装置の
製造方法。 - 【請求項９】 請求項４，５，６，７又は８記載の半導
体装置の製造方法において、 上記低濃度ソース領域又は低濃度ドレイン領域を形成す
る工程における不純物の注入角度は１０゜〜４５゜であ
ることを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項９記載の半導体装置の製造方法
において、 上記半導体基板と同一導電型の不純物の注入工程におけ
る不純物の注入角度は半導体基板の法線方向から２５゜
以上であることを特徴とする半導体装置の製造方法。
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1993
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