KR100638546B1 - 트랜지스터 구조물 형성방법 및 트랜지스터 구조물 - Google Patents

트랜지스터 구조물 형성방법 및 트랜지스터 구조물 Download PDF

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Abstract

본 발명은 소스 영역에서는 어떠한 헤일로 이온 주입 영역을 가지지 않으면서 드레인 헤일로 이온 주입 영역을 구비하며 게이트 구조물을 구비한 비대칭적 트랜지스터 구조물을 제공한다. 또한, 트랜지스터 구조물을 형성하는 방법이 제공된다. 경사 헤일로 이온 주입 (angled halo ion implant) 이 웰과 동일한 타입의 이온을 사용하여 소정의 각도에서 수행되어 드레인 헤일로 이온 주입 영역을 형성하되, 소스 영역을 보호하여 소스 영역에서는 소스 헤일로 영역이 형성되지 않는다.
헤일로 이온 주입, 드레인 헤일로 이온 주입 영역 및 비대칭적 트랜지스터 구조물

Description

트랜지스터 구조물 형성방법 및 트랜지스터 구조물{METHOD OF FORMING TRANSISTOR STRUCTURE AND TRANSISTOR STRUCTURE}
도 1은 nMOS 트랜지스터 구조물의 단면도이다.
도 2는 중간 트랜지스터 구조물의 단면도이다.
도 3은 중간 트랜지스터 구조물의 단면도이다.
도 4는 중간 트랜지스터 구조물의 단면도이다.
도 5는 pMOS 트랜지스터 구조물의 단면도이다.
도 6은 CMOS 트랜지스터 구조물의 단면도이다.
도면의 주요 부분에 대한 부호의 설명
10 : 트랜지스터 구조물 12 : p-웰
14 : 게이트 구조물 16 : 채널 영역
18 : 소스 영역 20 : 드레인 영역
22 : 게이트 전극 24 : 게이트 유전체
26 : 측벽 32 : n 타입 도핑된 소스 영역
34 : n+ 소스 영역 42 : n 타입 도핑된 드레인 영역
44 : n+ 드레인 영역 50 : 드레인 헤일로 영역
본 발명은 트랜지스터 구조물 및 트랜지스터 형성 방법에 관한 것이다.
통상적으로 헤일로 이온 주입 (halo ion implantation) 으로 지칭되는 최신의 큰 각도의 낮은 에너지의 이온 주입 프로세스가 쇼트 채널 길이 MOS 트랜지스터 (short channel length MOS transistor) 의 제조에 있어서 핵심 기술이 되어 왔다. 이 프로세스는 웰 도핑과 동일한 극성의 불순물의 이온 주입을 수행하여 동작 전압에서 채널 펀치-쓰루 현상을 방지한다. 헤일로 이온 주입은 소스 및 드레인 약 (lightly) 도핑된 드레인 (LDD) 영역들에서 표면 근방의 웰 도핑을 증가시킨다. 헤일로 이온 주입은 주입이 소스 드레인 접합부보다 얕으면 드레인 접합부 캐패시턴스를 증가시키지 않는다. 그러나, 헤일로 이온 주입은 약 도핑된 소스 접합부에서 표면 채널 도핑 밀도를 증가시킨다. 이로써, 소스 대 표면 채널 전위 장벽이 증가하고 소스 주입 효율이 감소되어 트랜지스터의 구동 전류를 저감시킨다.
급경사를 갖는 역행 웰 구조물 (super steep retrograded well structure) 가 또한 쇼트 채널 길이 MOS 트랜지스터 제조에 있어서 사용되어 왔다. 이 구조물의 웰은 강 (heavily) 도핑된다. 웰 도핑 밀도는 표면을 향하여 집중되어 있으며 이에 따라서 이 소자의 채널을 향해서 집중되어 있다. 또한, 강 도핑된 웰은 채널 펀치-쓰루 효과를 막도록 설계된다. 표면 도핑 밀도는 상대적으로 낮다. n+ 도핑 웰 접합부에서 웰 도핑 농도는 높다. 그러므로, 그 접합부 캐패시턴스는 높으며, 백 바이어스 효과 (back bias effetc) 가 커지고, 하위임계 경사 (subthreshold slope) 가 매우 크며 이로써 그 소자의 속도가 감소된다.
따라서, 비대칭적 채널 트랜지스터 구조물이 제조 방법에 따라서 제공된다. 표준 소스/드레인 연장 영역 및 n+ 및 p+ 이온 주입 영역을 갖는 비대칭적 채널 트랜지스터는 드레인 측 헤일로 이온 주입에 의해서 쇼트 채널 효과, 드레인 구동 전류 및 드레인 항복 전압과 같은 하나 이상의 소자 특성이 개선된다. 헤일로 이온 주입은 높은 각도의 낮은 도즈량의 이온 주입으로 지칭된다.
nMOS 트랜지스터 구조물 (10) 에 대한 소자 구조 및 도핑 프로파일이 도 1에 도시되어 있다. 트랜지스터 구조물 (10) 은 기판 내부에 형성된 p-웰 (12) 을 포함한다. 게이트 구조물 (14) 은 소스 영역 (18) 과 드레인 영역 (20) 간에 개재된 채널 영역 (16) 위에 배치된다. 게이트 구조물 (14) 은 게이트 전극 (22) 의 측면을 따라 있는 게이트 유전체 (24) 및 측벽 (26) 상에 존재하는 게이트 전극 (22) 을 갖는다. 소스 영역 (18) 은 소스 연장 영역으로 지칭되는 약하게 n 타입 도핑된 영역 (32) 및 n+ 영역 (34) 을 포함하지만 어떠한 소스 헤일로 영역도 가지지 않는다. 드레인 영역 (20) 은 드레인 연장 영역으로 지칭되는 약하게 n 타입 도핑된 영역 (42) 및 n+ 영역 (44) 을 포함하며 p 타입 드레인 헤일로 영역 (50) 도 포함한다. 이 드레인 헤일로 영역 (50) 은 소정의 각도로 드레인 영역 내부로 이온을 주입함으로써 형성된 도핑된 영역이다. 이 드레인 헤일로 영역 을 형성하는데 주입된 이온은 웰과 동일한 타입인 p 타입 또는 n 타입일 수 있다. 드레인 헤일로 영역을 형성하는데 주입된 이온은 웰을 도핑하는데 사용된 도펀트와 동일한 도펀트일 필요는 없다. 소스 접합부에는 어떠한 헤일로 주입도 발생하지 않는다. 따라서, 소스 대 채널 전위 장벽은 동일한 대칭적인 설계의 해당 장벽보다 낮다. 이로써, 소스에서 채널로 캐리어가 주입되는 효율은 동일한 대칭적인 설계의 효율보다 높게 된다. 드레인 연장 영역에서의 헤일로 이온 주입은 채널 펀치-쓰루 효과 및 쇼트 채널 효과를 감소 또는 제거한다. 이 소자의 임계 전압은 또한 드레인 헤일로 이온 주입에 의해서 설정될 수 있다. 이로써 생성된 실효 채널 길이는 매우 짧은데 즉 0.1 마이크론 이하이다. 본 발명의 구조물은 소정의 게이트 전압 동안 높은 드레인 전류를 성취할 수 있다.
고성능 0.1 서브마이크론 소자를 제조하는 방법이 제공된다. 표준 프로세스가 소자 분리 구조물들 및 약 도핑된 웰을 형성하는데 사용된다. 가령, p-웰의 도핑 밀도는 생산될 nMOS 트랜지스터의 경우 매우 낮은 임계 전압을 산출해야 한다. 이어서, 게이트 스택이 웰 상에 형성된다. 게이트 스택은 열적 산화물, TEOS 산화물, 옥시질화물 또는 높은 k 값을 갖는 유전체 물질을 사용하여 형성된 게이트 절연체를 가질 수 있다. 게이트 전극은 폴리실리콘 게이트일 수 있다. 이 폴리실리콘 게이트는 최종 게이트 전극으로서 사용될 수 있으며 이와 달리 폴리실리콘 게이트가 나중에 가령 금속 게이트로서 대체될 희생 게이트로서 사용될 수도 있다.
도 2에 도시된 바와 같이, p-웰 (12) 을 갖는 트랜지스터 구조물 (10) 은 이 p-웰 (12) 상에 형성된 게이트 구조물 (14) 을 갖는다. 이 게이트 구조물 (14) 은 게이트 유전체 (24) 및 게이트 전극 (22) 을 포함한다. 소스/드레인 연장 주입이 수행되어 소스 연장 영역 (32) 및 드레인 연장 영역 (42) 을 형성한다. 본 nMOS 실시예의 경우에, 비소 이온 주입이 대략 1keV 내지 50 keV의 에너지 및 대략 1*1014/cm2 내지 1*1015/cm2 의 도즈량으로 수행된다. 이 연장 이온 주입은 충분한 게이트 대 소스/드레인 중첩 정도를 확보하기 위해서 확산 과정을 포함하는 플라즈마 담금 (plasma immersion) 을 사용하여 수행된다.
이어서, 측벽 (26) 이 게이트 스택을 따라서 형성된다. 측벽은 산화물 측벽 또는 질화물 측벽일 수 있다. 이 측벽의 두께는 소자의 원하는 채널 길이에 의존하며 대략 10 nm 내지 50 nm일 수 있다. 이 측벽은 게이트 스택의 측벽에 직선의 일정한 두께를 제공하는 양호한 스탭 커버리지 (good step coverage) 를 가져야 한다. 도 3에 도시된 바와 같이, 측벽은 게이트 절연체와 동일한 물질로 구성된다. 이와 달리, 측벽은 게이트 절연체와 상이한 물질로 구성될 수 있다. 일단 측벽이 형성되면, 드레인 헤일로 이온 주입이 수행되어 이온 (60) 을 주입하고 드레인 헤일로 영역 (50) 을 형성한다. 본 nMOS 실시예의 경우에, 붕소 또는 인듐 이온이 사용된다. 드레인 헤일로 이온 주입 동안의 틸트 경사는 법선 입사에 대해서 대략 20 도 내지 60 도 간에 존재한다. 그 도즈량은 대략 1*1013/cm2 내지 1*1014/cm2 간에 존재한다. 붕소가 사용되면, 이온은 대략 5 keV 내지 40 keV 간의 에너지로 주입된다. 이와 달리, 인듐이 사용되면, 이온 은 대략 50 keV 내지 400 keV 간의 에너지로 주입된다. 드레인 헤일로 이온 주입의 깊이는 바람직하게는 선행하는 연장 영역 주입의 깊이보다는 깊지만 후속하는 n+ 접합부보다는 얕다. 포토레지스트 (도시되지 않음) 가 사용되어 소스 헤일로 주입이 발생하지 않도록 한다.
이어서, 도 4에 도시된 바와 같이 표준 n+ 소스/드레인 이온 주입이 임의의 적합한 프로세스를 사용하여 수행된다. 이온 주입은 드레인 헤일로 이온 주입보다 깊어야 한다.
이어서, 어닐링, 패시베이션 및 금속 배선 처리가 수행되어 완성된 트랜지스터를 생성한다. 폴리실리콘 게이트 전극이 희생 게이트로 사용된 경우에는, 게이트 대체 프로세스가 이 시점에서 수행되어 폴리실리콘을 제거하고 가령 금속 게이트와 같은 다른 물질로 게이트를 대체한다.
상술된 프로세스는 nMOS 트랜지스터 구조물 (10) 을 형성한다. 유사한 프로세스가 pMOS 구조물을 형성하는데에도 사용될 수 있다. n-웰이 먼저 형성될 것이다. 이어서, 소스/드레인 연장 영역 이온 주입이 pMOS 구조물의 경우에는 대략 2 keV 내지 15 keV 에너지 및 대략 략 1*1014/cm2 내지 1*1015/cm2 의 도즈량으로 해서 붕소 이온을 사용하여 수행된다. 이와 달리, 소스/드레인 연장 영역 이온 주입이 pMOS 구조물의 경우에는 대략 20 keV 내지 80 keV 에너지 및 대략 1*1014/cm2 내지 1*1015/cm2의 도즈량으로 해서 인듐 이온을 사용하여 수행된다. 이어서, 측벽들이 대략 동일한 두께로 생성된다. 드레인 헤일로 이온 주입은 법선 입사에 대해서 대략 20 도 내지 60 도인 틸트 각도에서 인 이온 또는 비소 이온을 사용하여 수행된다. 그 도즈량은 대략 1*1013/cm2 내지 1*1014/cm2 이다. 인이 사용되면, 이온은 대략 10 keV 내지 100 keV 간의 에너지로 주입된다. 이와 달리, 비소가 사용되면, 이온은 대략 20 keV 내지 200 keV 간의 에너지로 주입된다. 드레인 헤일로 이온 주입은 바람직하게는 소스/드레인 연장 영역 이온 주입보다는 깊어야 하지만 후속하는 p+ 접합부보다는 얕아야 한다.
pMOS 트랜지스터 구조물 (110) 에 대한 소자 구조 및 도핑 프로파일이 도 5에 도시되어 있다. 트랜지스터 구조물 (110) 은 기판 내부에 형성된 n-웰 (112) 을 포함한다. 게이트 구조물 (114) 은 소스 영역 (118) 과 드레인 영역 (120) 간에 개재된 채널 영역 (116) 위에 배치된다. 게이트 구조물 (114) 은 게이트 전극 (122) 의 측면을 따라 있는 게이트 유전체 (124) 및 측벽 (126) 상에 존재하는 게이트 전극 (122) 을 갖는다. 소스 영역 (118) 은 소스 연장 영역으로 지칭되는 약하게 p 타입 도핑된 영역 (32) 및 p+ 영역 (134) 을 포함하지만 어떠한 소스 헤일로 영역도 가지지 않는다. 드레인 영역 (120) 은 드레인 연장 영역으로 지칭되는 약하게 p 타입 도핑된 영역 (142) 및 p+ 영역 (144) 을 포함하며 n 타입 드레인 헤일로 영역 (150) 도 포함한다. 이 드레인 헤일로 영역 (150) 은 소정의 각도로 드레인 영역 내부로 이온을 주입함으로써 형성된 도핑된 영역이다. 드레인 헤일로 영역을 형성하는데 주입된 이온은 웰을 도핑하는데 사용된 도펀트와 동일한 도펀트일 필요는 없다. 소스 접합부에는 어떠한 헤일로 주입도 발생하 지 않는다.
도 6은 pMOS 트랜지스터 구조물 (110) 에 인접하여 형성된 nMOS 트랜지스터 구조물 (10) 을 포함하는 CMOS 구조물 (200) 을 도시한다. nMOS 트랜지스터 구조물 (10) 은 분리 영역 (202) 에 의해 pMOS 트랜지스터를 지지하는 n-웰로부터 분리되는 p 웰 상에 형성된다. CMOS (200) 를 형성하기 위해서, 포토레지스트 층 (도시되지 않음) 이 드레인 헤일로 이온 주입 및 pMOS 트랜지스터 구조물 (110) 의 소스/드레인 이온 주입 동안 nMOS 트랜지스터 구조물 (10) 을 보호하도록 증착될 수 있다. 이와 유사하게, 포토레지스트 층이 드레인 헤일로 이온 주입 및 nMOS 트랜지스터 구조물 (10) 의 소스/드레인 이온 주입 동안 pMOS 트랜지스터 구조물 (110) 을 보호하도록 증착될 수 있다. 이 추가적인 포토레지스트 층은 후속 단계로 진행하기 이전에 제거될 것이다.
본 발명에 의해서 표준 소스/드레인 연장 영역 및 n+ 및 p+ 이온 주입 영역을 갖는 비대칭적 채널 트랜지스터는 드레인 측 헤일로 이온 주입에 의해서 쇼트 채널 효과, 드레인 구동 전류 및 드레인 항복 전압과 같은 하나 이상의 소자 특성이 개선된다.

Claims (22)

  1. 트랜지스터 구조물을 형성하는 방법으로서,
    기판 (12, 112) 에 분리된 웰을 제공하는 단계;
    상기 기판 (12, 112) 상에 게이트 스택을 형성하는 단계;
    소스/드레인 연장 이온 주입을 수행하는 단계;
    측벽 (26, 126) 을 형성하는 단계;
    소스 헤일로 이온 주입 (source halo ion implant) 을 수행하지 않으면서 드레인 헤일로 이온 주입을 수행하는 단계; 및
    소스/드레인 이온 주입을 수행하는 단계를 포함하는, 트랜지스터 구조물 형성 방법.
  2. 제 1 항에 있어서,
    소스 영역 (18, 118) 으로 이온 주입이 되지 않도록 포토레지스트를 증착 및 패터닝하는 단계를 더 포함하는, 트랜지스터 구조물 형성 방법.
  3. 제 1 항에 있어서,
    상기 드레인 헤일로 이온 주입은 법선 입사 (normal incidence) 에 대해 20 도 내지 60 도 간의 틸트 각도로 수행되는, 트랜지스터 구조물 형성 방법.
  4. 제 1 항에 있어서,
    상기 드레인 헤일로 이온 주입을 수행하는 단계에서의 이온은 상기 웰과 동일한 타입의 이온인, 트랜지스터 구조물 형성 방법.
  5. 제 1 항에 있어서,
    상기 드레인 헤일로 이온 주입을 수행하는 단계는 p 타입 이온을 p 웰 내부로 주입하는 단계인, 트랜지스터 구조물 형성 방법.
  6. 제 5 항에 있어서,
    상기 p 타입 이온은 붕소 또는 인듐인, 트랜지스터 구조물 형성 방법.
  7. 제 6 항에 있어서,
    상기 p 타입 이온은 1*1013/cm2 내지 1*1014/cm2 간의 도즈량으로 주입되는, 트랜지스터 구조물 형성 방법.
  8. 제 7 항에 있어서,
    상기 붕소의 이온이 5 keV 내지 40 keV 간의 주입 에너지로 주입되는, 트랜지스터 구조물 형성 방법.
  9. 제 7 항에 있어서,
    상기 인듐의 이온이 50 keV 내지 400 keV 간의 주입 에너지로 주입되는, 트랜지스터 구조물 형성 방법.
  10. 제 1 항에 있어서,
    상기 드레인 헤일로 이온 주입을 수행하는 단계는 n 타입 이온을 n 웰 내부로 주입하는 단계인, 트랜지스터 구조물 형성 방법.
  11. 제 10 항에 있어서,
    상기 n 타입 이온은 인 또는 비소인, 트랜지스터 구조물 형성 방법.
  12. 제 11 항에 있어서,
    상기 n 타입 이온은 1*1013/cm2 내지 1*1014/cm2 간의 도즈량으로 주입되는, 트랜지스터 구조물 형성 방법.
  13. 제 12 항에 있어서,
    상기 인의 이온이 10 keV 내지 100 keV 간의 주입 에너지로 주입되는, 트랜지스터 구조물 형성 방법.
  14. 제 12 항에 있어서,
    상기 비소의 이온이 20 keV 내지 200 keV 간의 주입 에너지로 주입되는, 트랜지스터 구조물 형성 방법.
  15. 도핑된 웰 내부의 소스 영역 (18, 118) 및 드레인 영역 (20, 120) 간에 개재된 채널 영역 (16, 116) 상에 형성된 게이트 구조물을 포함하는 트랜지스터 구조물로서,
    상기 드레인 영역 (20, 120) 은 드레인 헤일로 이온 주입 영역 (50, 150) 을 포함하지만, 상기 소스 영역 (18, 118) 은 헤일로 이온 주입 영역을 포함하지 않는, 트랜지스터 구조물.
  16. 제 15 항에 있어서,
    상기 드레인 헤일로 이온 주입 영역 (50, 150) 은 상기 웰의 타입과 동일한 타입인, 트랜지스터 구조물.
  17. 제 15 항에 있어서,
    상기 드레인 헤일로 이온 주입 영역 (50) 은 p 타입이며,
    상기 웰은 p 타입인, 트랜지스터 구조물.
  18. 제 15 항에 있어서,
    상기 드레인 헤일로 이온 주입 영역 (150) 은 n 타입이며,
    상기 웰은 n 타입인, 트랜지스터 구조물.
  19. 제 15 항에 있어서,
    상기 드레인 영역 (20, 120) 은, 상기 웰의 타입과 반대되는 타입이면서 상기 드레인 헤일로 이온 주입 영역 (50, 150) 보다 얕은 드레인 연장 영역 (42, 142) 을 더 포함하는, 트랜지스터 구조물.
  20. 제 15 항에 있어서,
    상기 드레인 영역 (20, 120) 은 상기 드레인 헤일로 이온 주입 영역 (50, 150) 보다 깊은 드레인 주입 영역 (44, 144) 을 포함하는, 트랜지스터 구조물.
  21. 제 15 항에 있어서,
    상기 드레인 영역 (20) 은 얕은 n 타입 드레인 연장 영역 (42), p 타입 드레인 헤일로 이온 주입 영역 (50) 및 n+ 드레인 영역 (44) 을 포함하는, 트랜지스터 구조물.
  22. 제 15 항에 있어서,
    상기 드레인 영역 (120) 은 얕은 p 타입 드레인 연장 영역 (142), n 타입 드레인 헤일로 이온 주입 영역 (150) 및 p+ 드레인 영역 (144) 을 포함하는, 트랜지스터 구조물.
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