JPH04274329A - 電界効果半導体装置およびその製造方法 - Google Patents
電界効果半導体装置およびその製造方法Info
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- JPH04274329A JPH04274329A JP7872191A JP7872191A JPH04274329A JP H04274329 A JPH04274329 A JP H04274329A JP 7872191 A JP7872191 A JP 7872191A JP 7872191 A JP7872191 A JP 7872191A JP H04274329 A JPH04274329 A JP H04274329A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、短チャネルの電界効果
半導体装置およびその製造方法に関するものである。
半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】従来の電界効果半導体装置において、ド
レイン側から空乏層が延びてソース領域に達し、ソース
とドレインの間が短絡状態となる、いわゆる、パンチス
ルーが生じるのを防止するため、ドレイン部のみにイオ
ン注入等により半導体基板と同一の導電型の不純物を導
入し、この半導体基板より不純物濃度の高い領域を形成
していた。
レイン側から空乏層が延びてソース領域に達し、ソース
とドレインの間が短絡状態となる、いわゆる、パンチス
ルーが生じるのを防止するため、ドレイン部のみにイオ
ン注入等により半導体基板と同一の導電型の不純物を導
入し、この半導体基板より不純物濃度の高い領域を形成
していた。
【０００３】図３（Ａ）〜（Ｄ）は、従来公知の電界効
果型半導体装置の製造工程説明図である。この図におい
て、２１はｐ型シリコン基板、２２はゲート絶縁膜、２
３はゲート電極、２４はソース側ｎ型低不純物濃度領域
、２５はドレイン側ｎ型低不純物濃度領域、２６はサイ
ドウォール、２７はソース側ｎ型高不純物濃度領域、２
８はドレイン側ｎ型高不純物濃度領域、２９はレジスト
、３０は開口、３１はｐ型高不純物濃度領域である。 この工程図にそって、従来の電界効果半導体装置の製造
方法を説明する。
果型半導体装置の製造工程説明図である。この図におい
て、２１はｐ型シリコン基板、２２はゲート絶縁膜、２
３はゲート電極、２４はソース側ｎ型低不純物濃度領域
、２５はドレイン側ｎ型低不純物濃度領域、２６はサイ
ドウォール、２７はソース側ｎ型高不純物濃度領域、２
８はドレイン側ｎ型高不純物濃度領域、２９はレジスト
、３０は開口、３１はｐ型高不純物濃度領域である。 この工程図にそって、従来の電界効果半導体装置の製造
方法を説明する。
【０００４】第１工程（図３（Ａ）参照）ｐ型シリコン
基板２１の上にゲート絶縁膜２２を形成し、その上にポ
リシリコン等の導電材料からなる膜を形成し、パターニ
ングして、ゲート電極２３を形成する。 このゲート電極２３をマスクとしてｎ型不純物であるＰ
をイオン注入してソース側低不純物濃度領域２４とドレ
イン側低不純物濃度領域２５を形成する。
基板２１の上にゲート絶縁膜２２を形成し、その上にポ
リシリコン等の導電材料からなる膜を形成し、パターニ
ングして、ゲート電極２３を形成する。 このゲート電極２３をマスクとしてｎ型不純物であるＰ
をイオン注入してソース側低不純物濃度領域２４とドレ
イン側低不純物濃度領域２５を形成する。
【０００５】第２工程（図３（Ｂ）参照）ゲート電極２
３の周囲にサイドウォール２６を形成する。このゲート
電極２３とサイドウォール２６をマスクとして、ｎ型不
純物であるＡｓをイオン注入してソース側高不純物濃度
領域２７とドレイン側高不純物濃度領域２８を形成して
ＬＤＤ構造とする。
３の周囲にサイドウォール２６を形成する。このゲート
電極２３とサイドウォール２６をマスクとして、ｎ型不
純物であるＡｓをイオン注入してソース側高不純物濃度
領域２７とドレイン側高不純物濃度領域２８を形成して
ＬＤＤ構造とする。
【０００６】第３工程（図３（Ｃ）参照）上面にレジス
ト２９を形成し、ドレイン領域に開口３０を形成する。
ト２９を形成し、ドレイン領域に開口３０を形成する。
【０００７】第４工程（図３（Ｄ）参照）レジスト２９
とゲート電極２３、サイドウォール２６をマスクとして
ｐ型不純物であるＢをイオン注入して、ドレイン領域の
低不純物濃度領域２５に接してｐ型の高不純物濃度領域
３１を形成する。
とゲート電極２３、サイドウォール２６をマスクとして
ｐ型不純物であるＢをイオン注入して、ドレイン領域の
低不純物濃度領域２５に接してｐ型の高不純物濃度領域
３１を形成する。
【０００８】この電界効果半導体装置においては、ドレ
イン領域のｐ型の高不純物濃度領域３１によって、ドレ
イン側から空乏層が延びるのを阻止してパンチスルーを
防ぐことができる。
イン領域のｐ型の高不純物濃度領域３１によって、ドレ
イン側から空乏層が延びるのを阻止してパンチスルーを
防ぐことができる。
【０００９】
【発明が解決しようとする課題】上記の従来のドレイン
領域の下に基板と同じ導電型の不純物を注入することに
よって高不純物濃度領域を形成する方法には、その工程
に専用のマスク工程が増える欠点があった。本発明は、
高不純物濃度領域を形成するための専用のマスク工程を
用いないで、パンチスルー耐圧が高い電界効果半導体装
置を提供することを目的とする。
領域の下に基板と同じ導電型の不純物を注入することに
よって高不純物濃度領域を形成する方法には、その工程
に専用のマスク工程が増える欠点があった。本発明は、
高不純物濃度領域を形成するための専用のマスク工程を
用いないで、パンチスルー耐圧が高い電界効果半導体装
置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明にかかる電界効果
半導体装置においては、第１導電型の半導体基板と、該
半導体基板上に形成された絶縁膜と、該絶縁膜の上に形
成されたゲート電極と、該半導体基板の表面に沿って該
ゲート電極の両端部近傍に形成された第２導電型の第１
半導体領域と、それぞれの第１半導体領域に接し、該半
導体基板の上表面に沿ってゲート電極の外方に延びるよ
うに形成された第１半導体領域よりも不純物濃度が高い
第２導電型の第２半導体領域と、それぞれの第２半導体
領域の底部と、第１半導体領域の底部に延在する、半導
体基板より不純物濃度が高く、かつ、第２半導体領域よ
り不純物濃度が低い第１導電型の第３半導体領域を有す
る構成を採用した。
半導体装置においては、第１導電型の半導体基板と、該
半導体基板上に形成された絶縁膜と、該絶縁膜の上に形
成されたゲート電極と、該半導体基板の表面に沿って該
ゲート電極の両端部近傍に形成された第２導電型の第１
半導体領域と、それぞれの第１半導体領域に接し、該半
導体基板の上表面に沿ってゲート電極の外方に延びるよ
うに形成された第１半導体領域よりも不純物濃度が高い
第２導電型の第２半導体領域と、それぞれの第２半導体
領域の底部と、第１半導体領域の底部に延在する、半導
体基板より不純物濃度が高く、かつ、第２半導体領域よ
り不純物濃度が低い第１導電型の第３半導体領域を有す
る構成を採用した。
【００１１】また、本発明にかかる電界効果半導体装置
の製造方法においては、第１導電型の半導体基板上に絶
縁層を形成する工程と、該絶縁層の上にゲート電極を形
成する工程と、該ゲート電極をマスクとして第２導電型
不純物を導入し、該ゲート電極の両端から外側に延びる
第２導電型の第１半導体領域を形成する工程と、該ゲー
ト電極にサイドウォールを形成する工程と、該ゲート電
極と該サイドウォールをマスクとして第２導電型不純物
を導入して、該ゲート電極の両端部の第１半導体領域に
接し、該半導体基板の上表面に沿ってゲート電極の外方
に延びる該第１半導体領域よりも不純物濃度が高い第２
導電型の第２半導体領域を形成する工程と、該ゲート電
極と該サイドウォールをマスクとして第１導電型不純物
を導入して、第２半導体領域の底部と、第１半導体領域
の底部に延在する、該半導体基板より不純物濃度が高く
、かつ、第２半導体領域より不純物濃度が低い第１導電
型の第３半導体領域を形成する工程を採用した。
の製造方法においては、第１導電型の半導体基板上に絶
縁層を形成する工程と、該絶縁層の上にゲート電極を形
成する工程と、該ゲート電極をマスクとして第２導電型
不純物を導入し、該ゲート電極の両端から外側に延びる
第２導電型の第１半導体領域を形成する工程と、該ゲー
ト電極にサイドウォールを形成する工程と、該ゲート電
極と該サイドウォールをマスクとして第２導電型不純物
を導入して、該ゲート電極の両端部の第１半導体領域に
接し、該半導体基板の上表面に沿ってゲート電極の外方
に延びる該第１半導体領域よりも不純物濃度が高い第２
導電型の第２半導体領域を形成する工程と、該ゲート電
極と該サイドウォールをマスクとして第１導電型不純物
を導入して、第２半導体領域の底部と、第１半導体領域
の底部に延在する、該半導体基板より不純物濃度が高く
、かつ、第２半導体領域より不純物濃度が低い第１導電
型の第３半導体領域を形成する工程を採用した。
【００１２】
【作用】本発明によると、ゲート電極をマスクとして、
ＬＤＤの高不純物濃度領域を形成するための不純物の注
入と、半導体基板と同じ導電型で半導体基板より高濃度
で、かつ、ＬＤＤの高濃度領域より低濃度の領域を形成
するための不純物の注入を行うことができ、マスクの形
成工程を１つ減らすことができる。
ＬＤＤの高不純物濃度領域を形成するための不純物の注
入と、半導体基板と同じ導電型で半導体基板より高濃度
で、かつ、ＬＤＤの高濃度領域より低濃度の領域を形成
するための不純物の注入を行うことができ、マスクの形
成工程を１つ減らすことができる。
【００１３】
【実施例】以下、本発明の実施例を図面によって説明す
る。 （第１実施例）図１は、本発明の実施例の電界効果半導
体装置の断面構成図である。
る。 （第１実施例）図１は、本発明の実施例の電界効果半導
体装置の断面構成図である。
【００１４】この図において、１はｐ型シリコン基板、
２はゲート絶縁膜、３はゲート電極、４はソース側ｎ型
低不純物濃度領域、５はドレイン側ｎ型低不純物濃度領
域、６はサイドウォール、７はソース側ｎ型高不純物濃
度領域、８はドレイン側ｎ型高不純物濃度領域、９はソ
ース側ｐ型高濃度領域、１０はドレイン側ｐ型高濃度領
域である。
２はゲート絶縁膜、３はゲート電極、４はソース側ｎ型
低不純物濃度領域、５はドレイン側ｎ型低不純物濃度領
域、６はサイドウォール、７はソース側ｎ型高不純物濃
度領域、８はドレイン側ｎ型高不純物濃度領域、９はソ
ース側ｐ型高濃度領域、１０はドレイン側ｐ型高濃度領
域である。
【００１５】この装置は、ｐ型シリコン基板１の上面に
ＳｉＯ２ ゲート絶縁膜２が形成され、その上にゲート
電極３とそのサイドウォール６が形成され、このゲート
電極３の直下から外方にｎ型のソース側低不純物濃度領
域４、ｎ型のソース側高不純物濃度領域７、および、ｎ
型のドレイン側低不純物濃度領域５、ｎ型のドレイン側
高不純物濃度領域８が形成され、このｎ型の高不純物濃
度領域７、８の底部と、ｎ型の低不純物濃度領域４、５
の底部に延在する、半導体基板より不純物濃度が高く、
かつ、ｎ型の高不純物濃度領域７、８より不純物濃度が
低いｐ型の高不純物濃度領域９、１０が形成されている
。
ＳｉＯ２ ゲート絶縁膜２が形成され、その上にゲート
電極３とそのサイドウォール６が形成され、このゲート
電極３の直下から外方にｎ型のソース側低不純物濃度領
域４、ｎ型のソース側高不純物濃度領域７、および、ｎ
型のドレイン側低不純物濃度領域５、ｎ型のドレイン側
高不純物濃度領域８が形成され、このｎ型の高不純物濃
度領域７、８の底部と、ｎ型の低不純物濃度領域４、５
の底部に延在する、半導体基板より不純物濃度が高く、
かつ、ｎ型の高不純物濃度領域７、８より不純物濃度が
低いｐ型の高不純物濃度領域９、１０が形成されている
。
【００１６】本実施例の電界効果半導体装置においては
、ドレイン領域のｐ型の高不純物濃度領域１０によって
、ドレイン側から空乏層が延びるのを阻止してパンチス
ルーを防ぐことができる。本実施例の装置において、ゲ
ート電極とサイドウォールをマスクとして、パンチスル
ーを防ぐための高不純物濃度領域１０を形成するための
マスクを必要としないから製造工程数を低減することが
できる。本装置において、ドレイン領域側と同様に、ソ
ース領域側にもＬＤＤ構造４、７および半導体基板より
不純物濃度が高い領域９が形成されているが、これは、
装置の特性上特に障害とはならない。
、ドレイン領域のｐ型の高不純物濃度領域１０によって
、ドレイン側から空乏層が延びるのを阻止してパンチス
ルーを防ぐことができる。本実施例の装置において、ゲ
ート電極とサイドウォールをマスクとして、パンチスル
ーを防ぐための高不純物濃度領域１０を形成するための
マスクを必要としないから製造工程数を低減することが
できる。本装置において、ドレイン領域側と同様に、ソ
ース領域側にもＬＤＤ構造４、７および半導体基板より
不純物濃度が高い領域９が形成されているが、これは、
装置の特性上特に障害とはならない。
【００１７】なお、高不純物濃度領域１０の不純物濃度
を高くすると、パンチスルー耐圧を向上することができ
る反面、この領域におけるドレイン領域のブレイクダウ
ン耐圧が低下するから、ｎ型の高不純物濃度領域８より
不純物濃度を低く抑えることが必要である。上記の不純
物濃度を例示すると、領域５が〜１×１０１７ｃｍ−３
程度、領域８が〜１０１９〜１０２０ｃｍ−３程度、領
域１０が〜１０１８〜１０１９ｃｍ−３程度である。
を高くすると、パンチスルー耐圧を向上することができ
る反面、この領域におけるドレイン領域のブレイクダウ
ン耐圧が低下するから、ｎ型の高不純物濃度領域８より
不純物濃度を低く抑えることが必要である。上記の不純
物濃度を例示すると、領域５が〜１×１０１７ｃｍ−３
程度、領域８が〜１０１９〜１０２０ｃｍ−３程度、領
域１０が〜１０１８〜１０１９ｃｍ−３程度である。
【００１８】（第２実施例）図２（Ａ）〜（Ｃ）は、本
発明の実施例の電界効果型半導体装置の製造工程説明図
である。この図において使用した符号は、図１において
同符号を付して説明したものと同じである。この工程図
に基づいてその製造方法を説明する。
発明の実施例の電界効果型半導体装置の製造工程説明図
である。この図において使用した符号は、図１において
同符号を付して説明したものと同じである。この工程図
に基づいてその製造方法を説明する。
【００１９】第１工程（図２（Ａ）参照）ｐ型シリコン
基板１の上面にＳｉＯ２ ゲート絶縁膜２を形成し、そ
の上にＣＶＤ法によってポリシリコン層を形成し、パタ
ーニングして、ゲート電極３を形成する。このゲート電
極３をマスクとしてｎ型不純物であるＰをイオン注入し
てソース側低不純物濃度領域４とドレイン側低不純物濃
度領域５を形成する。
基板１の上面にＳｉＯ２ ゲート絶縁膜２を形成し、そ
の上にＣＶＤ法によってポリシリコン層を形成し、パタ
ーニングして、ゲート電極３を形成する。このゲート電
極３をマスクとしてｎ型不純物であるＰをイオン注入し
てソース側低不純物濃度領域４とドレイン側低不純物濃
度領域５を形成する。
【００２０】第２工程（図２（Ｂ）参照）ゲート電極３
の周囲にサイドウォール６を形成し、このゲート電極３
とサイドウォール６をマスクとして、ｎ型不純物である
Ａｓをイオン注入して、両低不純物濃度領域４、５に接
して、ゲート電極の外方に延在するソース側高不純物濃
度領域７とドレイン側高不純物濃度領域８を形成してＬ
ＤＤ構造を構成する。
の周囲にサイドウォール６を形成し、このゲート電極３
とサイドウォール６をマスクとして、ｎ型不純物である
Ａｓをイオン注入して、両低不純物濃度領域４、５に接
して、ゲート電極の外方に延在するソース側高不純物濃
度領域７とドレイン側高不純物濃度領域８を形成してＬ
ＤＤ構造を構成する。
【００２１】第３工程（図２（Ｃ）参照）ゲート電極３
とサイドウォール６をマスクとしてｐ型不純物であるＢ
をイオン注入して、高不純物濃度領域７、８の底部と、
低不純物濃度領域４、５の底部に延在し、半導体基板よ
り不純物濃度が高く、かつ、高不純物濃度領域７、８よ
り不純物濃度が低い領域９、１０を形成する。本実施例
によると、ゲート電極３とサイドウォール６をマスクと
して、高不純物濃度領域７、８、および、領域９、１０
を形成するから、マスク工程をそれだけ低減することが
できる。
とサイドウォール６をマスクとしてｐ型不純物であるＢ
をイオン注入して、高不純物濃度領域７、８の底部と、
低不純物濃度領域４、５の底部に延在し、半導体基板よ
り不純物濃度が高く、かつ、高不純物濃度領域７、８よ
り不純物濃度が低い領域９、１０を形成する。本実施例
によると、ゲート電極３とサイドウォール６をマスクと
して、高不純物濃度領域７、８、および、領域９、１０
を形成するから、マスク工程をそれだけ低減することが
できる。
【００２２】
【発明の効果】本発明の電界効果半導体装置においては
、ドレイン領域の基板と同じ導電型の高濃度領域が容易
に形成でき、ドレイン側から空乏層が延びるのを阻止し
てパンチスルー耐圧とドレイン領域のブレイクダウン耐
圧を向上することができる。また、本発明の電界効果半
導体装置の製造方法によると、ゲート電極とサイドウォ
ールをマスクとして、ブレイクダウン耐圧を向上するた
めのＬＤＤを形成する不純物の注入と、パンチスルー耐
圧を向上するための基板と同じ導電型の高不純物濃度領
域を形成する不純物の注入を行うから、マスク工程をそ
れだけ減らすことができる。
、ドレイン領域の基板と同じ導電型の高濃度領域が容易
に形成でき、ドレイン側から空乏層が延びるのを阻止し
てパンチスルー耐圧とドレイン領域のブレイクダウン耐
圧を向上することができる。また、本発明の電界効果半
導体装置の製造方法によると、ゲート電極とサイドウォ
ールをマスクとして、ブレイクダウン耐圧を向上するた
めのＬＤＤを形成する不純物の注入と、パンチスルー耐
圧を向上するための基板と同じ導電型の高不純物濃度領
域を形成する不純物の注入を行うから、マスク工程をそ
れだけ減らすことができる。
【図１】本発明の実施例の電界効果型半導体装置の断面
構成図である。
構成図である。
【図２】（Ａ）〜（Ｃ）は本発明の実施例の電界効果型
半導体装置の製造工程説明図である。
半導体装置の製造工程説明図である。
【図３】（Ａ）〜（Ｄ）は従来公知の電界効果型半導体
装置の製造工程説明図である。
装置の製造工程説明図である。
１ ｐ型シリコン基板
２ ゲート絶縁膜
３ ゲート電極
４ ソース側ｎ型低不純物濃度領域
５ ドレイン側ｎ型低不純物濃度領域６ サイドウ
ォール ７ ソース側ｎ型高不純物濃度領域 ８ ドレイン側ｎ型高不純物濃度領域９ ソース側
ｐ型高濃度領域 １０ ドレイン側ｐ型高濃度領域
ォール ７ ソース側ｎ型高不純物濃度領域 ８ ドレイン側ｎ型高不純物濃度領域９ ソース側
ｐ型高濃度領域 １０ ドレイン側ｐ型高濃度領域
Claims (2)
- 【請求項１】 第１導電型の半導体基板と、該半導体
基板上に形成された絶縁膜と、該絶縁膜の上に形成され
たゲート電極と、該半導体基板の表面に沿って該ゲート
電極の両端部近傍に形成された第２導電型の第１半導体
領域と、それぞれの第１半導体領域に接し、該半導体基
板の上表面に沿ってゲート電極の外方に延びるように形
成された第１半導体領域よりも不純物濃度が高い第２導
電型の第２半導体領域と、それぞれの第２半導体領域の
底部と、第１半導体領域の底部に延在する、半導体基板
より不純物濃度が高く、かつ、第２半導体領域より不純
物濃度が低い第１導電型の第３半導体領域を有すること
を特徴とする電界効果半導体装置。 - 【請求項２】 第１導電型の半導体基板上に絶縁層を
形成する工程と、該絶縁層の上にゲート電極を形成する
工程と、該ゲート電極をマスクとして第２導電型不純物
を導入し、該ゲート電極の両端から外側に延びる第２導
電型の第１半導体領域を形成する工程と、該ゲート電極
にサイドウォールを形成する工程と、該ゲート電極と該
サイドウォールをマスクとして第２導電型不純物を導入
して、該ゲート電極の両端部の第１半導体領域に接し、
該半導体基板の上表面に沿ってゲート電極の外方に延び
る該第１半導体領域よりも不純物濃度が高い第２導電型
の第２半導体領域を形成する工程と、該ゲート電極と該
サイドウォールをマスクとして第１導電型不純物を導入
して、第２半導体領域の底部と、第１半導体領域の底部
に延在する、該半導体基板より不純物濃度が高く、かつ
、第２半導体領域より不純物濃度が低い第１導電型の第
３半導体領域を形成する工程を含むことを特徴とする電
界効果半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7872191A JPH04274329A (ja) | 1991-03-01 | 1991-03-01 | 電界効果半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7872191A JPH04274329A (ja) | 1991-03-01 | 1991-03-01 | 電界効果半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04274329A true JPH04274329A (ja) | 1992-09-30 |
Family
ID=13669747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7872191A Withdrawn JPH04274329A (ja) | 1991-03-01 | 1991-03-01 | 電界効果半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04274329A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09181307A (ja) * | 1995-12-25 | 1997-07-11 | Nec Corp | 半導体装置及びその製造方法 |
| JP2006060208A (ja) * | 2004-08-20 | 2006-03-02 | Sharp Corp | 高性能なサブ０．１マイクロメートルトランジスタ用のソース／ドレイン構造 |
-
1991
- 1991-03-01 JP JP7872191A patent/JPH04274329A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09181307A (ja) * | 1995-12-25 | 1997-07-11 | Nec Corp | 半導体装置及びその製造方法 |
| JP2006060208A (ja) * | 2004-08-20 | 2006-03-02 | Sharp Corp | 高性能なサブ０．１マイクロメートルトランジスタ用のソース／ドレイン構造 |
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