JPH05243261A - 絶縁ゲート電界効果トランジスタ - Google Patents
絶縁ゲート電界効果トランジスタInfo
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- JPH05243261A JPH05243261A JP4270592A JP4270592A JPH05243261A JP H05243261 A JPH05243261 A JP H05243261A JP 4270592 A JP4270592 A JP 4270592A JP 4270592 A JP4270592 A JP 4270592A JP H05243261 A JPH05243261 A JP H05243261A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
- H01L29/66598—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET forming drain [D] and lightly doped drain [LDD] simultaneously, e.g. using implantation through the wings a T-shaped layer, or through a specially shaped layer
Abstract
(57)【要約】
【目的】ＬＤＤ構造のサイドウォールに起因してシリコ
ン基板に結晶欠陥が発生する事を防止する。 【構成】ゲート電極を構成する下層のポリシリコン電極
のチャンネル長方向の寸法より上層のシリサイド電極の
チャンネル長方向の寸法を大きくする。 【効果】サイドウォールを存在させないでＬＤＤ構造が
形成出来るから、ＬＤＤ構造のＩＧＦＥＴの生産歩留が
向上する。
ン基板に結晶欠陥が発生する事を防止する。 【構成】ゲート電極を構成する下層のポリシリコン電極
のチャンネル長方向の寸法より上層のシリサイド電極の
チャンネル長方向の寸法を大きくする。 【効果】サイドウォールを存在させないでＬＤＤ構造が
形成出来るから、ＬＤＤ構造のＩＧＦＥＴの生産歩留が
向上する。
Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲート電界効果トラ
ンジスタ（以下、ＩＧＦＥＴ、と称す）に係わり、特に
ＬＤＤ構造のＩＧＦＥＴに関する。
ンジスタ（以下、ＩＧＦＥＴ、と称す）に係わり、特に
ＬＤＤ構造のＩＧＦＥＴに関する。
【０００２】
【従来の技術】従来のＬＤＤ構造のＩＧＦＥＴは、図２
に示すように、シリコン基板１のフィールド酸化膜２に
囲まれた素子領域に高不純物濃度層７および低不純物濃
度層６から成るソース領域１２およびドレイン領域１１
を有し、チャンネル領域９上にシリコン酸化膜からなる
ゲート絶縁膜３を介しゲート電極２０を有している。ゲ
ート電極２０はチャンネル長方向にたがいに同じ寸法の
下層のポリシリコン電極１４と上層のタングステンシリ
サイド電極１５の２層からなる。又、ゲート電極２０の
側面には、高不純物濃度層７を形成する時のマスクとし
て用い低不純物濃度層６の長さを決定するシリコン酸化
膜からなるサイドウォール８が披着している。
に示すように、シリコン基板１のフィールド酸化膜２に
囲まれた素子領域に高不純物濃度層７および低不純物濃
度層６から成るソース領域１２およびドレイン領域１１
を有し、チャンネル領域９上にシリコン酸化膜からなる
ゲート絶縁膜３を介しゲート電極２０を有している。ゲ
ート電極２０はチャンネル長方向にたがいに同じ寸法の
下層のポリシリコン電極１４と上層のタングステンシリ
サイド電極１５の２層からなる。又、ゲート電極２０の
側面には、高不純物濃度層７を形成する時のマスクとし
て用い低不純物濃度層６の長さを決定するシリコン酸化
膜からなるサイドウォール８が披着している。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＬＤＤ構造のＩＧＦＥＴは、サイドウォールの
応力によりシリコン基板に結晶欠陥が誘起されやすく歩
留が低下しやすいという欠点があった。
た従来のＬＤＤ構造のＩＧＦＥＴは、サイドウォールの
応力によりシリコン基板に結晶欠陥が誘起されやすく歩
留が低下しやすいという欠点があった。
【０００４】
【課題を解決するための手段】本発明の特徴は、半導体
基板上のゲート絶縁膜上に下層のポリシリコン電極と上
層のシリサイド電極の２層からなるゲート電極を形成
し、ソース領域およびドレイン領域のうち少なくともド
レイン領域がチャンネル領域に接する低不純物濃度層を
設けたＬＤＤ構造であるＩＧＦＥＴにおいて、前記シリ
サイド電極のチャンネル長方向の寸法は前記ポリシリコ
ン電極の同方向の寸法より大きいＩＧＦＥＴにある。
基板上のゲート絶縁膜上に下層のポリシリコン電極と上
層のシリサイド電極の２層からなるゲート電極を形成
し、ソース領域およびドレイン領域のうち少なくともド
レイン領域がチャンネル領域に接する低不純物濃度層を
設けたＬＤＤ構造であるＩＧＦＥＴにおいて、前記シリ
サイド電極のチャンネル長方向の寸法は前記ポリシリコ
ン電極の同方向の寸法より大きいＩＧＦＥＴにある。
【０００５】
【実施例】図１は本発明の一実施例のＬＤＤ構造のＩＧ
ＦＥＴを示す断面図である。
ＦＥＴを示す断面図である。
【０００６】Ｎ型のシリコン基板１上に素子分離用のフ
ィールド酸化膜２を形成した後、素子領域にゲート絶縁
膜３となるシリコン酸化膜を形成し、ポリシリコン膜と
タングステンシリサイド膜を順次形成したのち、ゲート
電極１０としてのポリシリコン電極４よりタングステン
シリサイド電極５の寸法が大きくなる様に、ポリシリコ
ン膜とタングステンシリサイド膜をドライエッチングで
加工する。
ィールド酸化膜２を形成した後、素子領域にゲート絶縁
膜３となるシリコン酸化膜を形成し、ポリシリコン膜と
タングステンシリサイド膜を順次形成したのち、ゲート
電極１０としてのポリシリコン電極４よりタングステン
シリサイド電極５の寸法が大きくなる様に、ポリシリコ
ン膜とタングステンシリサイド膜をドライエッチングで
加工する。
【０００７】次いで、Ｂ+ イオンをタングステンシリサ
イド電極５上から、タングステンシリサイド電極５は通
過するがポリシリコン電極４を通過しない加速エネルギ
ー（例えば１００ｋｅＶ）で注入してソース領域、ドレ
イン領域１２，１１のＰ型の低不純物濃度層６，６を形
成し、しかる後に、ＢＦ2 + イオンをタングステンシリ
サイド電極５も通過しない加速エネルギー（例えば３０
ｋｅＶ）で注入してソース領域、ドレイン領域１２，１
１のＰ+ 型の高不純物濃度層７，７を形成する。
イド電極５上から、タングステンシリサイド電極５は通
過するがポリシリコン電極４を通過しない加速エネルギ
ー（例えば１００ｋｅＶ）で注入してソース領域、ドレ
イン領域１２，１１のＰ型の低不純物濃度層６，６を形
成し、しかる後に、ＢＦ2 + イオンをタングステンシリ
サイド電極５も通過しない加速エネルギー（例えば３０
ｋｅＶ）で注入してソース領域、ドレイン領域１２，１
１のＰ+ 型の高不純物濃度層７，７を形成する。
【０００８】
【発明の効果】以上説明したように本発明は、下層のポ
リシリコン電極と上層のシリサイド電極の２層からなる
ゲート電極を有するＩＧＦＥＴにおいて、サイドウォー
ルを形成しないでＬＤＤ構造を得ることが出来るから、
サイドウォールに起因したシリコン基板に発生する結晶
欠陥が全く無く、良好な歩留が得られるという効果を有
する。
リシリコン電極と上層のシリサイド電極の２層からなる
ゲート電極を有するＩＧＦＥＴにおいて、サイドウォー
ルを形成しないでＬＤＤ構造を得ることが出来るから、
サイドウォールに起因したシリコン基板に発生する結晶
欠陥が全く無く、良好な歩留が得られるという効果を有
する。
【図１】本発明の一実施例を示す断面図である。
【図２】従来技術を示す断面図である。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート絶縁膜 ４，１４ ポリシリコン電極 ５，１５ タングステンシリサイド電極 ６ 低不純物濃度層 ７ 高不純物濃度層 ８ サイドウォール １０ ゲート電極 １１ ドレイン領域 １２ ソース領域
Claims (1)
- 【請求項１】 半導体基板上のゲート絶縁膜上に下層の
ポリシリコン電極と上層のシリサイド電極の２層からな
るゲート電極を形成し、ソース領域およびドレイン領域
のうち少なくともドレイン領域がチャンネル領域に接す
る低不純物濃度層を設けたＬＤＤ構造である絶縁ゲート
電界効果トランジスタにおいて、前記シリサイド電極の
チャンネル長方向の寸法は前記ポリシリコン電極の同方
向の寸法より大きいことを特徴とする絶縁ゲート電界効
果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270592A JPH05243261A (ja) | 1992-02-28 | 1992-02-28 | 絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270592A JPH05243261A (ja) | 1992-02-28 | 1992-02-28 | 絶縁ゲート電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243261A true JPH05243261A (ja) | 1993-09-21 |
Family
ID=12643483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4270592A Pending JPH05243261A (ja) | 1992-02-28 | 1992-02-28 | 絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243261A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624473B1 (en) * | 1999-03-10 | 2003-09-23 | Matsushita Electric Industrial Co., Ltd. | Thin-film transistor, panel, and methods for producing them |
| US6630712B2 (en) * | 1999-08-11 | 2003-10-07 | Advanced Micro Devices, Inc. | Transistor with dynamic source/drain extensions |
| KR100636684B1 (ko) * | 2005-07-06 | 2006-10-23 | 주식회사 하이닉스반도체 | 셀 트랜지스터의 게이트구조 및 이를 갖는 반도체메모리소자의 제조방법 |
-
1992
- 1992-02-28 JP JP4270592A patent/JPH05243261A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624473B1 (en) * | 1999-03-10 | 2003-09-23 | Matsushita Electric Industrial Co., Ltd. | Thin-film transistor, panel, and methods for producing them |
| US6812490B2 (en) | 1999-03-10 | 2004-11-02 | Matsushita Electric Industrial Co., Ltd. | Thin-film transistor, panel, and methods for producing them |
| US6630712B2 (en) * | 1999-08-11 | 2003-10-07 | Advanced Micro Devices, Inc. | Transistor with dynamic source/drain extensions |
| KR100636684B1 (ko) * | 2005-07-06 | 2006-10-23 | 주식회사 하이닉스반도체 | 셀 트랜지스터의 게이트구조 및 이를 갖는 반도체메모리소자의 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981013 |