JPH01292861A - 半導体装置および製造方法 - Google Patents
半導体装置および製造方法Info
- Publication number
- JPH01292861A JPH01292861A JP12172288A JP12172288A JPH01292861A JP H01292861 A JPH01292861 A JP H01292861A JP 12172288 A JP12172288 A JP 12172288A JP 12172288 A JP12172288 A JP 12172288A JP H01292861 A JPH01292861 A JP H01292861A
- Authority
- JP
- Japan
- Prior art keywords
- concentration impurity
- film
- impurity region
- polycrystalline
- low concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 13
- 230000005669 field effect Effects 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 8
- 239000000463 material Substances 0.000 claims 3
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 8
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 238000001312 dry etching Methods 0.000 abstract description 6
- 230000005684 electric field Effects 0.000 abstract description 4
- 238000005468 ion implantation Methods 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 10
- 239000010410 layer Substances 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- VGGSQFUCUMXWEO-UHFFFAOYSA-N Ethene Chemical compound C=C VGGSQFUCUMXWEO-UHFFFAOYSA-N 0.000 description 1
- 239000005977 Ethylene Substances 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置およびその製造方法に係り、特に
多結晶５１ＭＯ３型電界効果トランジスタのオフ電流を
減少させ、ドレイン耐圧を増加させるのに好適な半導体
装置およびその製造方法に関する。
多結晶５１ＭＯ３型電界効果トランジスタのオフ電流を
減少させ、ドレイン耐圧を増加させるのに好適な半導体
装置およびその製造方法に関する。
ジャパニーズ ジャーナル オブ アプライドフイジク
ス、ボリューム２３ （１９８４年）第５８１９頁から
第Ｌ８２０頁（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌｏｆ
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、 Ｖｏｕ 、２３
． ｐ、ＬａＩ３−Ｌ８２０（１９８４） ）において
論じられているように、従来、多結晶Ｓ ｉ Ｍ ＯＳ
型電界効果トランジスタのチャネル領域には全体にドー
ピングされた多結晶Ｓｉ膜か、或いはドーピングを行わ
ないノンドープ膜が使用されていた。
ス、ボリューム２３ （１９８４年）第５８１９頁から
第Ｌ８２０頁（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌｏｆ
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、 Ｖｏｕ 、２３
． ｐ、ＬａＩ３−Ｌ８２０（１９８４） ）において
論じられているように、従来、多結晶Ｓ ｉ Ｍ ＯＳ
型電界効果トランジスタのチャネル領域には全体にドー
ピングされた多結晶Ｓｉ膜か、或いはドーピングを行わ
ないノンドープ膜が使用されていた。
上記従来技術は、多結晶Ｓ ｉ Ｍ ＯＳ型電界効果ト
ランジスタのドレイン電界を緩和するということには配
慮がなされておらず、ドレイン近傍の空乏層にかかる電
界が増加した時に、空乏層中の結晶欠陥が発生中心とな
り、リーク電流が流れ、いわゆるソフトなブレークダウ
ンが起こるという問題があった。又、ゲートが電流経路
の上側にくる構造では、その構造上、ゲート電極が電流
経路となる多結晶Ｓｉ膜の側壁部にもかかるために、側
壁部のリーク電流が増大し、良好な特性が引き出せない
という問題がある。更に、多結晶ＳｉｐチャネルＭＯＳ
）−ランジスタをスタテイク型ランダムアクセスメモリ
の負荷として用いた場合、加工性等を考慮するとゲート
電極子構造が望ましい。
ランジスタのドレイン電界を緩和するということには配
慮がなされておらず、ドレイン近傍の空乏層にかかる電
界が増加した時に、空乏層中の結晶欠陥が発生中心とな
り、リーク電流が流れ、いわゆるソフトなブレークダウ
ンが起こるという問題があった。又、ゲートが電流経路
の上側にくる構造では、その構造上、ゲート電極が電流
経路となる多結晶Ｓｉ膜の側壁部にもかかるために、側
壁部のリーク電流が増大し、良好な特性が引き出せない
という問題がある。更に、多結晶ＳｉｐチャネルＭＯＳ
）−ランジスタをスタテイク型ランダムアクセスメモリ
の負荷として用いた場合、加工性等を考慮するとゲート
電極子構造が望ましい。
本発明は、このようなゲート電極が電流経路の下側にく
る構造の多結晶５１ＭＯＳ型電界効果トランジスタのリ
ーク電流を減少させ、ドレイン耐圧を増加させることを
目的としたものである。
る構造の多結晶５１ＭＯＳ型電界効果トランジスタのリ
ーク電流を減少させ、ドレイン耐圧を増加させることを
目的としたものである。
上記目的は、多結晶５１ＭＯＳ型電界効果トランジスタ
のソース・ドレイン領域となる高濃度不純物領域に隣接
する低濃度不純物領域を設けることによって達成できる
。
のソース・ドレイン領域となる高濃度不純物領域に隣接
する低濃度不純物領域を設けることによって達成できる
。
その際に、低濃度領域と高濃度領域とを自己整合的に形
成することにより、マスク合せによる合せずれをなくす
ことができた。
成することにより、マスク合せによる合せずれをなくす
ことができた。
ソース・ドレイン領域の高濃度不純物領域に隣接した低
濃度不純物領域を設けることは、ドレイン部接合を傾斜
接合とし、空乏層幅を広げ、電界を緩和するように作用
する。
濃度不純物領域を設けることは、ドレイン部接合を傾斜
接合とし、空乏層幅を広げ、電界を緩和するように作用
する。
又、低濃度不純物領域と高濃度不純物領域とを自己整合
的に形成することにより、マスク合せを不要とし、合せ
ずれをなくすように作用する。
的に形成することにより、マスク合せを不要とし、合せ
ずれをなくすように作用する。
以下、図面を参照しながら本発明を詳述する。
実施例１
まず、ｐ型Ｓｉ基板１を用意し、熱酸化して１１００ｎ
の５ｉＯｚ膜を形成する。その上にＬＰＣＶＤ法により
１５０ｎｍの多結晶Ｓｉ膜を堆積し、８７５℃でＰ Ｏ
ＣＱ ａによるリン拡散を行い、ホストレジストパター
ンをマスクとしてＣＣＱ ４ガスを用いたドライエツチ
ング法でゲート電極３を形成する（第１図４）。
の５ｉＯｚ膜を形成する。その上にＬＰＣＶＤ法により
１５０ｎｍの多結晶Ｓｉ膜を堆積し、８７５℃でＰ Ｏ
ＣＱ ａによるリン拡散を行い、ホストレジストパター
ンをマスクとしてＣＣＱ ４ガスを用いたドライエツチ
ング法でゲート電極３を形成する（第１図４）。
次に１反応ガスに５ｉＨａとＮ ｚ Ｏを用いたＬＰＣ
ＶＤ法により５ｉＯｚ膜を２５ｎｍ堆積し、続いて０２
ガス零囲気中で９００℃、１０分の熱処理を行いゲート
酸化膜４とする。その上に、反応ガスに５ｉＨａガスを
用い、温度５２０℃でＬＰＣＶＤ法により非晶質Ｓｉ膜
５を５０ｎｍ堆積する。ホトレジストパターンをマスク
としてＣＣＱ ４ガスを用いたドライエツチング法で所
定形状に加工する。次にＬＰＣＶＤ法により５ｉＯｚ膜
６を５０ｎｍ堆積し、多結晶Ｓｉ膜膜中中ＢＦ２を１０
０ＫｅＶで１×１０ ”ｃｓ−”イオン打ち込みを行う
（第１図Ｂ）。
ＶＤ法により５ｉＯｚ膜を２５ｎｍ堆積し、続いて０２
ガス零囲気中で９００℃、１０分の熱処理を行いゲート
酸化膜４とする。その上に、反応ガスに５ｉＨａガスを
用い、温度５２０℃でＬＰＣＶＤ法により非晶質Ｓｉ膜
５を５０ｎｍ堆積する。ホトレジストパターンをマスク
としてＣＣＱ ４ガスを用いたドライエツチング法で所
定形状に加工する。次にＬＰＣＶＤ法により５ｉＯｚ膜
６を５０ｎｍ堆積し、多結晶Ｓｉ膜膜中中ＢＦ２を１０
０ＫｅＶで１×１０ ”ｃｓ−”イオン打ち込みを行う
（第１図Ｂ）。
次に、厚さ１．５ μｍのホトレジストパターン７をマ
スクとしてＰを７０ＫｅＶでｌＸｌ０”ｍ″″！″！イ
オン打し、ｎ型低濃度不純物領域を形成する（第１図Ｃ
）。
スクとしてＰを７０ＫｅＶでｌＸｌ０”ｍ″″！″！イ
オン打し、ｎ型低濃度不純物領域を形成する（第１図Ｃ
）。
次に全面に厚さ１．０ μｍのエチレンガスを用いた
プラズマ重合膜を形成した後Ｏｚガスを用いた異方性ド
ライエツチング法によりホトレジストパターン７の側壁
にサイドウオール８を形成する。
プラズマ重合膜を形成した後Ｏｚガスを用いた異方性ド
ライエツチング法によりホトレジストパターン７の側壁
にサイドウオール８を形成する。
続いてＡｓを】〕０にｅＶでＩ Ｘ １０”δ１″″２
イオン打ち込みし、ｎ型高濃度不純物領域を形成する（
第１図Ｄ）。
イオン打ち込みし、ｎ型高濃度不純物領域を形成する（
第１図Ｄ）。
次に、ＣＶＤ法により５ｉＯｚ膜９を２００ｎｍ堆積し
、Ｎ２ガス雰囲気中で、９００℃、１０分間の熱処理を
行った後に、ホトレジストパターンをマスクとしてＨＦ
系水溶液中でウェットエツチングしコンタクト穴を形成
する。更に、０．９μｍのＡＱｘｏを堆積し、ホトレジ
ストパターンをマスクにＢ ＣＱ ａおよびＣＣＱ ａ
ガスを用いるドライエツチング法で配線のパターンを形
成後、Ｈ２ガス雰囲気中４５０℃、３０分の熱処理を行
う。
、Ｎ２ガス雰囲気中で、９００℃、１０分間の熱処理を
行った後に、ホトレジストパターンをマスクとしてＨＦ
系水溶液中でウェットエツチングしコンタクト穴を形成
する。更に、０．９μｍのＡＱｘｏを堆積し、ホトレジ
ストパターンをマスクにＢ ＣＱ ａおよびＣＣＱ ａ
ガスを用いるドライエツチング法で配線のパターンを形
成後、Ｈ２ガス雰囲気中４５０℃、３０分の熱処理を行
う。
次に、５ｉＨａ とＮ Ｈｓを用いたプラズマＣＶＤ法
により５ｉａＮａ膜１１を０．５μｍ堆積し、ドライエ
ツチング法で窓を開けた後に、ＮＺガス雰囲気中で４５
０℃、３０分の熱処理を行う（第１図Ｅ）。
により５ｉａＮａ膜１１を０．５μｍ堆積し、ドライエ
ツチング法で窓を開けた後に、ＮＺガス雰囲気中で４５
０℃、３０分の熱処理を行う（第１図Ｅ）。
本実施例により製造した多結晶ＳｉｎチャネルＭＯＳ型
電界効果トランジスタにおいて、ソースを接地しドレイ
ンおよびゲート電極に電圧を印加し、ドレイン電流を測
定した。
電界効果トランジスタにおいて、ソースを接地しドレイ
ンおよびゲート電極に電圧を印加し、ドレイン電流を測
定した。
その結果、チャネル長１．６μｍ、チャネル幅１０μｍ
、サイドスペーサ長０．５μｍにおいてドレイン電圧４
ｖの時、ゲート電圧ＯＶのオフ電流は０．８ ｐ Ａ
と従来の構造と比べて約１／３に減少し、ドレイン耐圧
も２〜３ｖ増加した。
、サイドスペーサ長０．５μｍにおいてドレイン電圧４
ｖの時、ゲート電圧ＯＶのオフ電流は０．８ ｐ Ａ
と従来の構造と比べて約１／３に減少し、ドレイン耐圧
も２〜３ｖ増加した。
上記説明から明らかなように、本発明によれば多結晶５
１ＭＯ３型電界効果トランジスタのソースドレインの高
濃度不純物層に隣接して、低濃度不純物層を自己整合的
に形成することにより、オフ電流を減少させ、ドレイン
耐圧を増加させることができた。
１ＭＯ３型電界効果トランジスタのソースドレインの高
濃度不純物層に隣接して、低濃度不純物層を自己整合的
に形成することにより、オフ電流を減少させ、ドレイン
耐圧を増加させることができた。
上記本実施例ではｎチャネルＭＯＳ型電界効果トランジ
スタを示したが、本発明はそれに限定されるものではな
くｐチャネルＭＯ３型電界効果トランジスタにも適用可
能である。又、本実施例ではゲート電極がゲート酸化膜
の下にくる構造を示したが逆に、ゲート電極が上にくる
構造にも適用可能である。その際には、ゲート電極にサ
イドウオールを形成する通常のＬＤＤ構造を用いればよ
い。
スタを示したが、本発明はそれに限定されるものではな
くｐチャネルＭＯ３型電界効果トランジスタにも適用可
能である。又、本実施例ではゲート電極がゲート酸化膜
の下にくる構造を示したが逆に、ゲート電極が上にくる
構造にも適用可能である。その際には、ゲート電極にサ
イドウオールを形成する通常のＬＤＤ構造を用いればよ
い。
又、本実施例では、ホトレジストパターンに、有機被膜
のサイドウオールを形成したが、有機被膜の代りに、プ
ラズマＣＶＤ法で、５ｉＯｚ膜、Ｓｉ３Ｎ２膜、或いは
それらが混在した膜等の他の膜をサイドウオールとして
利用することも可能である。
のサイドウオールを形成したが、有機被膜の代りに、プ
ラズマＣＶＤ法で、５ｉＯｚ膜、Ｓｉ３Ｎ２膜、或いは
それらが混在した膜等の他の膜をサイドウオールとして
利用することも可能である。
第１図は本発明の一実施例を示す工程図である。
１・・・Ｐ型Ｓｉ基板、２・・・５ｉＱｚ膜、３・・・
多結晶Ｓｉゲート電極、４・・・ゲート酸化膜、５・・
・チャネル部多結品Ｓｉ膜、６・・・５ｉＯｚ膜、７・
・・ホトレジスト、８・・・サイドウオール、９・・・
層間５ｉＯｚ膜。 第 １ 目 八Ｓ＋ ↓ ↓ 番 ＋ 番 第 １ 口
多結晶Ｓｉゲート電極、４・・・ゲート酸化膜、５・・
・チャネル部多結品Ｓｉ膜、６・・・５ｉＯｚ膜、７・
・・ホトレジスト、８・・・サイドウオール、９・・・
層間５ｉＯｚ膜。 第 １ 目 八Ｓ＋ ↓ ↓ 番 ＋ 番 第 １ 口
Claims (1)
- 【特許請求の範囲】 １、多結晶シリコン膜中に、ソースおよびドレイン領域
を形成し、該多結晶シリコン膜を電流経路とする、多結
晶シリコンＭＯＳ型電界効果トランジスタにおいて、上
記ソース・ドレインの少なくとも一方の高濃度不純物層
に隣接した低濃度不純物層を設けたことを特徴とする半
導体装置。 ２、第１のマスク材料をマスクとして、多結晶シリコン
膜の所望部分低濃度不純物領域を形成した後に、該第１
のマスク材料の側壁にサイドウォールを形成し、これを
第２のマスク材料として、上記多結晶シリコン膜に高濃
度不純物層を形成することを特徴とする半導体装置載の
製造方法。 ３、ゲート電極が上記電流経路の下側に設置されている
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12172288A JPH01292861A (ja) | 1988-05-20 | 1988-05-20 | 半導体装置および製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12172288A JPH01292861A (ja) | 1988-05-20 | 1988-05-20 | 半導体装置および製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01292861A true JPH01292861A (ja) | 1989-11-27 |
Family
ID=14818262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12172288A Pending JPH01292861A (ja) | 1988-05-20 | 1988-05-20 | 半導体装置および製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01292861A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04241466A (ja) * | 1991-01-16 | 1992-08-28 | Casio Comput Co Ltd | 電界効果型トランジスタ |
| JPH05102483A (ja) * | 1991-10-09 | 1993-04-23 | Sharp Corp | 薄膜トランジスタ及びその製造方法 |
| JPH08501015A (ja) * | 1993-11-03 | 1996-02-06 | ターゲット セラピュウティクス，インコーポレイテッド | 血管内塞栓用具のための電気分解的分離可能な接合部 |
-
1988
- 1988-05-20 JP JP12172288A patent/JPH01292861A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04241466A (ja) * | 1991-01-16 | 1992-08-28 | Casio Comput Co Ltd | 電界効果型トランジスタ |
| JPH05102483A (ja) * | 1991-10-09 | 1993-04-23 | Sharp Corp | 薄膜トランジスタ及びその製造方法 |
| JPH08501015A (ja) * | 1993-11-03 | 1996-02-06 | ターゲット セラピュウティクス，インコーポレイテッド | 血管内塞栓用具のための電気分解的分離可能な接合部 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5166087A (en) | Method of fabricating semiconductor element having lightly doped drain (ldd) without using sidewalls | |
| US4935379A (en) | Semiconductor device and method of manufacturing the same | |
| US5970338A (en) | Method of producing an EEPROM semiconductor structure | |
| KR20040106568A (ko) | 원격 산란 감소를 통한 고성능 ｍｏｓ 트랜지스터의게이트 산화물 공정 방법 | |
| JP2924763B2 (ja) | 半導体装置の製造方法 | |
| US6277718B1 (en) | Semiconductor device and method for fabricating the same | |
| US20120161245A1 (en) | Semiconductor device and method for fabricating the same | |
| JPH07201892A (ja) | 低濃度ドーピングドレインを有するｍｏｓ型電界効果トランジスタの製造方法 | |
| JPH05865B2 (ja) | ||
| JPH09167804A (ja) | 半導体装置及びその製造方法 | |
| JP2000012851A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JPH01292861A (ja) | 半導体装置および製造方法 | |
| JPH0582777A (ja) | Ｍｏｓ型電界効果トランジスタ及びその製造方法 | |
| JPH04115538A (ja) | 半導体装置 | |
| JP2927122B2 (ja) | 非対称ｌｄｄ型ｍｏｓｆｅｔの製造方法 | |
| JPH05243261A (ja) | 絶縁ゲート電界効果トランジスタ | |
| JPH05121432A (ja) | 半導体集積回路素子 | |
| JPS59231863A (ja) | 絶縁ゲ−ト半導体装置とその製造法 | |
| JPH0621464A (ja) | Ｍｏｓ型薄膜トランジスタ | |
| JP2737626B2 (ja) | Ｃｍｏｓ型半導体装置の製造方法 | |
| JPH08298290A (ja) | 半導体装置及びその製造方法 | |
| JPH0888365A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0318035A (ja) | 半導体装置 | |
| JPH0629381A (ja) | 半導体装置 | |
| JPH04240731A (ja) | 半導体装置の製造方法 |