JP2927122B2 - 非対称ｌｄｄ型ｍｏｓｆｅｔの製造方法 - Google Patents
非対称ｌｄｄ型ｍｏｓｆｅｔの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Description
【０００１】
【産業上の利用分野】本発明はＭＯＳＦＥＴの製造方法
に関し、特にＬＤＤ（ライトリィ・ドープト・ドレイン
（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ））型ＭＯ
ＳＦＥＴの製造方法に関する。
に関し、特にＬＤＤ（ライトリィ・ドープト・ドレイン
（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ））型ＭＯ
ＳＦＥＴの製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路装置はますます大
規模化し、それにともない回路素子として用いられるＭ
ＯＳＦＥＴの素子寸法は著しく微細化されてきている。
ところが集積回路装置どうしのインタフェースの規格は
統一されていなければならないから、ＭＯＳＦＥＴの素
子寸法が微細化されても電源電圧は単純にはスケーリン
グされない。そのため半導体集積回路装置においては素
子特性の劣化を引き起こすホットキャリヤ効果を十分に
抑制し信頼性を確保する素子設計が要求されている。
規模化し、それにともない回路素子として用いられるＭ
ＯＳＦＥＴの素子寸法は著しく微細化されてきている。
ところが集積回路装置どうしのインタフェースの規格は
統一されていなければならないから、ＭＯＳＦＥＴの素
子寸法が微細化されても電源電圧は単純にはスケーリン
グされない。そのため半導体集積回路装置においては素
子特性の劣化を引き起こすホットキャリヤ効果を十分に
抑制し信頼性を確保する素子設計が要求されている。
【０００３】一般的には、ドレイン領域のチャネル側に
おける不純物濃度を低濃度にしてドレイン近傍の電界強
度を緩和したＬＤＤ型ＭＯＳＦＥＴが使用される。ま
た、普通に使用されているＬＤＤ型ＭＯＳＦＥＴは、ソ
ース領域のチャネル側も低濃度になっている。
おける不純物濃度を低濃度にしてドレイン近傍の電界強
度を緩和したＬＤＤ型ＭＯＳＦＥＴが使用される。ま
た、普通に使用されているＬＤＤ型ＭＯＳＦＥＴは、ソ
ース領域のチャネル側も低濃度になっている。
【０００４】次に、このような慣用のＬＤＤ型ＭＯＳＦ
ＥＴの製造方法について述べる。
ＥＴの製造方法について述べる。
【０００５】例えば、Ｐ型シリコン基板の表面に選択的
にフィールド酸化膜を形成して区画されたＭＯＳＦＥＴ
形成領域にゲート酸化膜を形成する。ゲート酸化膜をポ
リシリコン膜などで選択的に被覆してゲート電極とし、
イオン注入を行ない低濃度ソース領域およびドレイン領
域を形成する。ＣＶＤ法で酸化シリコン膜を堆積し、異
方性エッチングを行ないゲート電極の両側に側壁スペー
サを形成する。再びイオン注入を行ない高濃度ソース領
域および高濃度ドレイン領域を形成する。
にフィールド酸化膜を形成して区画されたＭＯＳＦＥＴ
形成領域にゲート酸化膜を形成する。ゲート酸化膜をポ
リシリコン膜などで選択的に被覆してゲート電極とし、
イオン注入を行ない低濃度ソース領域およびドレイン領
域を形成する。ＣＶＤ法で酸化シリコン膜を堆積し、異
方性エッチングを行ないゲート電極の両側に側壁スペー
サを形成する。再びイオン注入を行ない高濃度ソース領
域および高濃度ドレイン領域を形成する。
【０００６】
【発明が解決しようとする課題】このような対称構造の
ＬＤＤ型ＭＯＳＦＥＴの寄生抵抗は、ホットキャリアの
発生量を減らすために低濃度ソース・ドレイン領域の濃
度を低くするほど大きくなる。ＭＯＳＦＥＴの飽和領域
におけるドレイン電流は、ドレイン領域の寄生抵抗には
あまり影響されないが、ソース領域の寄生抵抗による実
効的なゲート電圧の低下により大きく影響される。
ＬＤＤ型ＭＯＳＦＥＴの寄生抵抗は、ホットキャリアの
発生量を減らすために低濃度ソース・ドレイン領域の濃
度を低くするほど大きくなる。ＭＯＳＦＥＴの飽和領域
におけるドレイン電流は、ドレイン領域の寄生抵抗には
あまり影響されないが、ソース領域の寄生抵抗による実
効的なゲート電圧の低下により大きく影響される。
【０００７】このような動作電流の減少は、ドレイン領
域のチャネル側のみを低濃度にした非対称構造のＬＤＤ
型ＭＯＳＦＥＴの実現により回避できる。上述の製造方
法に修正を加えて非対称構造のＬＤＤ型ＭＯＳＦＥＴを
形成することを考えてみると、高濃度ソース領域および
高濃度ドレイン領域を形成するイオン注入工程の前に、
ソース側の側壁スペーサを除去すればよいことが直ちに
想到される。そのためにはフォトレジスト膜などによる
エッチング用マスクの形成とエッチング工程の追加が必
要とされ好ましい手法とはいえない。
域のチャネル側のみを低濃度にした非対称構造のＬＤＤ
型ＭＯＳＦＥＴの実現により回避できる。上述の製造方
法に修正を加えて非対称構造のＬＤＤ型ＭＯＳＦＥＴを
形成することを考えてみると、高濃度ソース領域および
高濃度ドレイン領域を形成するイオン注入工程の前に、
ソース側の側壁スペーサを除去すればよいことが直ちに
想到される。そのためにはフォトレジスト膜などによる
エッチング用マスクの形成とエッチング工程の追加が必
要とされ好ましい手法とはいえない。
【０００８】次に、別法として、側壁スペーサの形成前
に、フォトレジスト膜などによるイオン注入用マスクを
形成しソース側にのみ高濃度のイオン注入を行なうこと
も考えられる。高濃度ドレイン領域の形成は側壁スペー
サの形成後に行なう。この手法ではフォトリソグラフィ
ー工程と高濃度イオン注入工程とがそれぞれ追加され
る。近年一般的に用いられるＣＭＯＳ集積回路装置で
は、ＮチャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦ
ＥＴのそれぞれの形成時にこれらの工程が追加されるの
で、工程の繁雑化の度合は大きくなる。
に、フォトレジスト膜などによるイオン注入用マスクを
形成しソース側にのみ高濃度のイオン注入を行なうこと
も考えられる。高濃度ドレイン領域の形成は側壁スペー
サの形成後に行なう。この手法ではフォトリソグラフィ
ー工程と高濃度イオン注入工程とがそれぞれ追加され
る。近年一般的に用いられるＣＭＯＳ集積回路装置で
は、ＮチャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦ
ＥＴのそれぞれの形成時にこれらの工程が追加されるの
で、工程の繁雑化の度合は大きくなる。
【０００９】したがって本発明の目的は、工程の繁雑化
の度合が少ない非対称ＬＤＤ型ＭＯＳＦＥＴの製造方法
を提供することにある。
の度合が少ない非対称ＬＤＤ型ＭＯＳＦＥＴの製造方法
を提供することにある。
【００１０】
【課題を解決するための手段】本発明の非対称ＬＤＤ型
ＭＯＳＦＥＴの製造方法は、まず、半導体基板の表面部
にフィールド酸化膜などの素子分離構造体を形成してＭ
ＯＳＦＥＴ形成領域を区画する工程を有している。次
に、前記ＭＯＳＦＥＴ形成領域の表面にゲート絶縁膜を
形成し、ゲート電極を形成する。前記ＭＯＳＦＥＴ形成
領域において前記ゲート電極の一方の側面、前記ゲート
電極の上面の少なくとも一部および前記ゲート絶縁膜上
の前記ゲート電極の一方の側面の近傍上に開口を有し少
なくとも前記ゲート電極の他方の側面と前記ゲート電極
の他方の側面の近傍を覆うフォトレジスト膜を形成す
る。前記フォトレジスト膜および前記ゲート電極を含む
マスクを用いて前記半導体基板の表面部に所定の不純物
イオンを注入し、前記ゲート電極の一方の側面と自己整
合する低濃度不純物拡散層を形成する。前記フォトレジ
スト膜開口部に選択的に絶縁膜を堆積する。この絶縁膜
の堆積工程の好ましい実施態様は、ケイフッ化水素酸に
二酸化シリコンを溶解した飽和水溶液にホウ酸水溶液を
添加した過飽和水溶液にウェーハを浸漬することであ
る。ウェーハの開口部に二酸化シリコンが析出し堆積さ
れる。この二酸化シリコン膜の選択成長は４０℃以下の
低い温度で可能である。異方性エッチングを行ない二酸
化シリコンなどの絶縁物をエッチングし前記ゲート電極
の一方の側面にスペーサを形成する。前記フォトレジス
ト膜を除去し、前記ゲート電極および前記スペーサを含
むマスクを用いて所定の不純物イオンを前記半導体基板
の表面部に注入し、前記ゲート電極の他方の側面と自己
整合する高濃度ソース領域および前記スペーサと自己整
合する高濃度ドレイン領域を形成する。
ＭＯＳＦＥＴの製造方法は、まず、半導体基板の表面部
にフィールド酸化膜などの素子分離構造体を形成してＭ
ＯＳＦＥＴ形成領域を区画する工程を有している。次
に、前記ＭＯＳＦＥＴ形成領域の表面にゲート絶縁膜を
形成し、ゲート電極を形成する。前記ＭＯＳＦＥＴ形成
領域において前記ゲート電極の一方の側面、前記ゲート
電極の上面の少なくとも一部および前記ゲート絶縁膜上
の前記ゲート電極の一方の側面の近傍上に開口を有し少
なくとも前記ゲート電極の他方の側面と前記ゲート電極
の他方の側面の近傍を覆うフォトレジスト膜を形成す
る。前記フォトレジスト膜および前記ゲート電極を含む
マスクを用いて前記半導体基板の表面部に所定の不純物
イオンを注入し、前記ゲート電極の一方の側面と自己整
合する低濃度不純物拡散層を形成する。前記フォトレジ
スト膜開口部に選択的に絶縁膜を堆積する。この絶縁膜
の堆積工程の好ましい実施態様は、ケイフッ化水素酸に
二酸化シリコンを溶解した飽和水溶液にホウ酸水溶液を
添加した過飽和水溶液にウェーハを浸漬することであ
る。ウェーハの開口部に二酸化シリコンが析出し堆積さ
れる。この二酸化シリコン膜の選択成長は４０℃以下の
低い温度で可能である。異方性エッチングを行ない二酸
化シリコンなどの絶縁物をエッチングし前記ゲート電極
の一方の側面にスペーサを形成する。前記フォトレジス
ト膜を除去し、前記ゲート電極および前記スペーサを含
むマスクを用いて所定の不純物イオンを前記半導体基板
の表面部に注入し、前記ゲート電極の他方の側面と自己
整合する高濃度ソース領域および前記スペーサと自己整
合する高濃度ドレイン領域を形成する。
【００１１】
【作用】低濃度ドレイン領域を形成するためのイオン注
入用のマスクを構成する前記フォトレジスト膜は、スペ
ーサを形成するための絶縁膜形成用のマスクを兼ねてい
るので、対称ＬＤＤ型ＭＯＳＦＥＴの製造方法に比較し
てこのフォトレジスト膜形成工程が増加するだけで済
む。ＣＭＯＳ集積回路装置を製造する場合、Ｎチャネル
ＭＯＳＦＥＴまたはＰチャネルＭＯＳＦＥＴのいずれか
一方を形成するためのイオン注入工程では他方のＭＯＳ
ＦＥＴ形成領域はフォトレジスト膜でマスクしておくの
が普通であるので、フォトリソグラフィー工程数の増加
はない。
入用のマスクを構成する前記フォトレジスト膜は、スペ
ーサを形成するための絶縁膜形成用のマスクを兼ねてい
るので、対称ＬＤＤ型ＭＯＳＦＥＴの製造方法に比較し
てこのフォトレジスト膜形成工程が増加するだけで済
む。ＣＭＯＳ集積回路装置を製造する場合、Ｎチャネル
ＭＯＳＦＥＴまたはＰチャネルＭＯＳＦＥＴのいずれか
一方を形成するためのイオン注入工程では他方のＭＯＳ
ＦＥＴ形成領域はフォトレジスト膜でマスクしておくの
が普通であるので、フォトリソグラフィー工程数の増加
はない。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】まず、二酸化シリコン膜の液相成長法につ
いて説明する。
いて説明する。
【００１４】ケイフッ化水素酸Ｈ2 ＳｉＦ6 に二酸化シ
リコンを溶解した飽和水溶液にホウ酸Ｈ3 ＢＯ3 を添加
して過飽和状態とし、適当な基材を浸漬するとその表面
に二酸化シリコン膜が堆積される。このとき、基材の表
面にフォトレジスト膜などの有機膜を選択的に被着して
おくとその表面には二酸化シリコン膜は堆積されない。
基材としてソーダライムガラスを用いた例については日
本国公開特許公報 昭６４−２５９８６号に記載されて
いる。また、このような液相成長法を半導体装置の層間
絶縁膜の形成に応用した例については、エヌイーシー・
リサーチ・アンド・ディベロプペント法（ＮＥＣ ＲＥ
ＳＥＡＲＣＨ ＆ ＤＥＶＥＬＯＰＭＥＮＴ）第３２
巻、第３号、１９９１年、７月、第３１５頁−第３２２
頁に論文を見い出すことができる。
リコンを溶解した飽和水溶液にホウ酸Ｈ3 ＢＯ3 を添加
して過飽和状態とし、適当な基材を浸漬するとその表面
に二酸化シリコン膜が堆積される。このとき、基材の表
面にフォトレジスト膜などの有機膜を選択的に被着して
おくとその表面には二酸化シリコン膜は堆積されない。
基材としてソーダライムガラスを用いた例については日
本国公開特許公報 昭６４−２５９８６号に記載されて
いる。また、このような液相成長法を半導体装置の層間
絶縁膜の形成に応用した例については、エヌイーシー・
リサーチ・アンド・ディベロプペント法（ＮＥＣ ＲＥ
ＳＥＡＲＣＨ ＆ ＤＥＶＥＬＯＰＭＥＮＴ）第３２
巻、第３号、１９９１年、７月、第３１５頁−第３２２
頁に論文を見い出すことができる。
【００１５】この論文から摘録して二酸化シリコン膜の
液相成長法の一例について述べる。
液相成長法の一例について述べる。
【００１６】濃度３．５モル／ｌのケイフッ化水素酸に
高純度の二酸化シリコン粒を３５℃の温度で溶解し、ろ
過して飽和水溶液をつくる。この飽和水溶液を、図１に
示すように、攪拌器１を備えた容器２に入れ、ホウ酸水
溶液３を滴下器４から滴下しつつ４インチのシリコンウ
ェーハ６を浸漬する。過飽和水溶液５の温度は４０℃以
下、例えば３５℃、ホウ酸水溶液３の濃度および滴下速
度はそれぞれ０．１モル／ｌおよび１０ｍｌ／ｈ．ｌで
ある。２時間の浸漬で４０ｎｍの厚さの二酸化シリコン
膜が堆積された。厚さの不均一度は２％未満であった。
高純度の二酸化シリコン粒を３５℃の温度で溶解し、ろ
過して飽和水溶液をつくる。この飽和水溶液を、図１に
示すように、攪拌器１を備えた容器２に入れ、ホウ酸水
溶液３を滴下器４から滴下しつつ４インチのシリコンウ
ェーハ６を浸漬する。過飽和水溶液５の温度は４０℃以
下、例えば３５℃、ホウ酸水溶液３の濃度および滴下速
度はそれぞれ０．１モル／ｌおよび１０ｍｌ／ｈ．ｌで
ある。２時間の浸漬で４０ｎｍの厚さの二酸化シリコン
膜が堆積された。厚さの不均一度は２％未満であった。
【００１７】次に、本発明の一実施例について述べる。
【００１８】図２に示すように、Ｐ型シリコン基板７の
表面を選択的に酸化してフィールド酸化膜８を素子分離
構造体として形成しＮチャネルＭＯＳＦＥＴ形成領域を
区画する。ＮチャネルＭＯＳＦＥＴ形成領域の表面に厚
さ１３．５ｎｍのゲート酸化膜９を形成し、厚さ３００
ｎｍのポリシリコン膜を被着してパターニングを行ない
ゲート長０．３５μｍのゲート電極１０を形成する。
表面を選択的に酸化してフィールド酸化膜８を素子分離
構造体として形成しＮチャネルＭＯＳＦＥＴ形成領域を
区画する。ＮチャネルＭＯＳＦＥＴ形成領域の表面に厚
さ１３．５ｎｍのゲート酸化膜９を形成し、厚さ３００
ｎｍのポリシリコン膜を被着してパターニングを行ない
ゲート長０．３５μｍのゲート電極１０を形成する。
【００１９】次に、図３に示すように、ポジ型のフォト
レジスト膜１１を形成する。このフォトレジスト膜１１
はＮチャネルＭＯＳＦＥＴ形成領域の約１／２を覆うよ
うに、開口１２を有している。
レジスト膜１１を形成する。このフォトレジスト膜１１
はＮチャネルＭＯＳＦＥＴ形成領域の約１／２を覆うよ
うに、開口１２を有している。
【００２０】次に、１×１０13ｃｍ-2のリンイオンを注
入して、図４に示すように、低濃度のリン注入層１３を
形成する。この状態のウェーハを、前述したケイフッ化
水素酸に二酸化シリコンを溶解した過飽和水溶液に浸漬
し、フォトレジスト膜の開口部のみに厚さ２００ｎｍの
二酸化シリコン膜１４を堆積させる。
入して、図４に示すように、低濃度のリン注入層１３を
形成する。この状態のウェーハを、前述したケイフッ化
水素酸に二酸化シリコンを溶解した過飽和水溶液に浸漬
し、フォトレジスト膜の開口部のみに厚さ２００ｎｍの
二酸化シリコン膜１４を堆積させる。
【００２１】次に、反応性イオンによる異方性エッチン
グを行ない、図５に示すように、ゲート電極１０の一方
の側面にスペーサ１４ａを形成する。これまでの工程、
すなわち、低濃度のリン注入層の形成、二酸化シリコン
膜１４の堆積およびスペーサ１４ａの形成にフォトリソ
グラフィー工程（フォトレジスト膜１１の形成工程）が
一回必要であるが、従来の対称ＬＤＤ型ＭＯＳＦＥＴの
製造方法においても、ＣＭＯＳ集積回路装置の製造にあ
たっては、ＮチャネルＭＯＳＦＥＴまたはＰチャネルＭ
ＯＳＦＥＴ用のイオン注入時にはＰチャネルＭＯＳＦＥ
Ｔ形成領域またはＮチャネルＭＯＳＦＥＴ形成領域をフ
ォトレジスト膜で被覆する必要があるのでそのような場
合に比較するとフォトリソグラフィー工程の増加はな
い。
グを行ない、図５に示すように、ゲート電極１０の一方
の側面にスペーサ１４ａを形成する。これまでの工程、
すなわち、低濃度のリン注入層の形成、二酸化シリコン
膜１４の堆積およびスペーサ１４ａの形成にフォトリソ
グラフィー工程（フォトレジスト膜１１の形成工程）が
一回必要であるが、従来の対称ＬＤＤ型ＭＯＳＦＥＴの
製造方法においても、ＣＭＯＳ集積回路装置の製造にあ
たっては、ＮチャネルＭＯＳＦＥＴまたはＰチャネルＭ
ＯＳＦＥＴ用のイオン注入時にはＰチャネルＭＯＳＦＥ
Ｔ形成領域またはＮチャネルＭＯＳＦＥＴ形成領域をフ
ォトレジスト膜で被覆する必要があるのでそのような場
合に比較するとフォトリソグラフィー工程の増加はな
い。
【００２２】次に、フォトレジスト膜１１を除去し、熱
処理を行ない、スペーサ形成時に露出したリン注入層１
３の表面に、図６に示すように、厚さ１０ｎｍ程度の酸
化シリコン膜１５を形成する。このとき、ゲート電極１
０の表面にも酸化シリコン膜１６が形成され、ゲート電
極１０で覆われていない部分のゲート酸化膜９ａおよび
スペーサ１４ｂも若干厚くなる。図６（ｂ）には、この
状態を誇張して示してある。また、リン注入層１３は活
性化されてＮ- 型不純物拡散層１３Ｄとなる。次にＮチ
ャネルＭＯＳＦＥＴ形成領域上に開口１８を有するフォ
トレジスト膜１７（ＣＭＯＳの場合にはＰチャネルＭＯ
ＳＦＥＴ形成領域を覆っている）を形成し、図７に示す
Ｎ+ 型ソース領域１９Ｓ，Ｎ+ 型ドレイン領域１９Ｄを
形成するためヒ素イオンを注入し、層間絶縁膜２０を堆
積する。Ｎ+ 型ソース領域１９Ｓ，Ｎ+ 型ドレイン領域
１９Ｄに達するコンタクト孔Ｃ１、ゲート電極１０に達
するスルーホールＣ２を設け、Ａｌ−Ｓｉ−Ｃｕ合金膜
を堆積し、パターニングを行ない、ソース配線層２１
Ｓ、ドレイン配線層２１Ｄおよびゲート配線層２１Ｇを
形成する。
処理を行ない、スペーサ形成時に露出したリン注入層１
３の表面に、図６に示すように、厚さ１０ｎｍ程度の酸
化シリコン膜１５を形成する。このとき、ゲート電極１
０の表面にも酸化シリコン膜１６が形成され、ゲート電
極１０で覆われていない部分のゲート酸化膜９ａおよび
スペーサ１４ｂも若干厚くなる。図６（ｂ）には、この
状態を誇張して示してある。また、リン注入層１３は活
性化されてＮ- 型不純物拡散層１３Ｄとなる。次にＮチ
ャネルＭＯＳＦＥＴ形成領域上に開口１８を有するフォ
トレジスト膜１７（ＣＭＯＳの場合にはＰチャネルＭＯ
ＳＦＥＴ形成領域を覆っている）を形成し、図７に示す
Ｎ+ 型ソース領域１９Ｓ，Ｎ+ 型ドレイン領域１９Ｄを
形成するためヒ素イオンを注入し、層間絶縁膜２０を堆
積する。Ｎ+ 型ソース領域１９Ｓ，Ｎ+ 型ドレイン領域
１９Ｄに達するコンタクト孔Ｃ１、ゲート電極１０に達
するスルーホールＣ２を設け、Ａｌ−Ｓｉ−Ｃｕ合金膜
を堆積し、パターニングを行ない、ソース配線層２１
Ｓ、ドレイン配線層２１Ｄおよびゲート配線層２１Ｇを
形成する。
【００２３】以上説明した実施例で形成されたチャネル
幅５０μｍの非対称ＬＤＤ型ＭＯＳＦＥＴのドレイン電
圧ＶDS対ドレイン電流ＩDSの関係を図８に示す。これと
同一の素子寸法を有する対称ＬＤＤ型ＭＯＳＦＥＴにつ
いては図９のようになる。これらのグラフから飽和電流
は約４５％増加し、スナップバック電圧はほぼ同一であ
ることが判る。
幅５０μｍの非対称ＬＤＤ型ＭＯＳＦＥＴのドレイン電
圧ＶDS対ドレイン電流ＩDSの関係を図８に示す。これと
同一の素子寸法を有する対称ＬＤＤ型ＭＯＳＦＥＴにつ
いては図９のようになる。これらのグラフから飽和電流
は約４５％増加し、スナップバック電圧はほぼ同一であ
ることが判る。
【００２４】図１０は、前述の非対称ＬＤＤ型ＭＯＳＦ
ＥＴのＮ- 型不純物拡散層１３Ｄを有する側を接地し他
方の側に正電圧を加えた場合（逆モード）の電圧−電流
特性を示す。飽和電流は図９の場合とほぼ同じである
が、スナップバック電圧は低くなっている。
ＥＴのＮ- 型不純物拡散層１３Ｄを有する側を接地し他
方の側に正電圧を加えた場合（逆モード）の電圧−電流
特性を示す。飽和電流は図９の場合とほぼ同じである
が、スナップバック電圧は低くなっている。
【００２５】図１１にゲート長Ｌｐｏｌｙとしきい電圧
Ｖｔｈとの関係の一例を示す。本実施例による非対称Ｌ
ＤＤ型ＭＯＳＦＥＴ（角印）と対称ＬＤＤ型ＭＯＳＦＥ
Ｔ（黒角印）とで短チャネル効果は同じと考えられる
が、非対称ＬＤＤ型ＭＯＳＦＥＴの逆モード（黒丸印）
では短チャネル効果は著しい。逆モードではドレイン領
域に低濃度不純物拡散層がなくドレイン領域からチャネ
ル領域へ向けて空乏層が伸びるからである。
Ｖｔｈとの関係の一例を示す。本実施例による非対称Ｌ
ＤＤ型ＭＯＳＦＥＴ（角印）と対称ＬＤＤ型ＭＯＳＦＥ
Ｔ（黒角印）とで短チャネル効果は同じと考えられる
が、非対称ＬＤＤ型ＭＯＳＦＥＴの逆モード（黒丸印）
では短チャネル効果は著しい。逆モードではドレイン領
域に低濃度不純物拡散層がなくドレイン領域からチャネ
ル領域へ向けて空乏層が伸びるからである。
【００２６】ＣＶＤ法およびＬＰＤ法でそれぞれスペー
サ用の酸化シリコン膜を形成した対称ＬＤＤ型ＭＯＳＦ
ＥＴについてホットキャリヤによる劣化を調べた結果の
一例を図１２に示す。ただし、スペーサの厚さは１５０
ｎｍ、Ｎ- 型不純物拡散層形成のためのリン・ドースは
４×１０13ｃｍ-2である。横軸にチャネル幅１μｍあた
りの基板電流、縦軸にしきい電圧が１００ｍＶだけ上昇
するまでの時間として与えられる寿命を示す。ＬＰＤ法
によるものの方が約２倍の寿命を有している。ＬＰＤ法
による酸化シリコン膜にはフッ素が含有されていて電子
トラップができ難いためとも考えられよう。
サ用の酸化シリコン膜を形成した対称ＬＤＤ型ＭＯＳＦ
ＥＴについてホットキャリヤによる劣化を調べた結果の
一例を図１２に示す。ただし、スペーサの厚さは１５０
ｎｍ、Ｎ- 型不純物拡散層形成のためのリン・ドースは
４×１０13ｃｍ-2である。横軸にチャネル幅１μｍあた
りの基板電流、縦軸にしきい電圧が１００ｍＶだけ上昇
するまでの時間として与えられる寿命を示す。ＬＰＤ法
によるものの方が約２倍の寿命を有している。ＬＰＤ法
による酸化シリコン膜にはフッ素が含有されていて電子
トラップができ難いためとも考えられよう。
【００２７】ＬＤＤ型ＭＯＳＦＥＴの動作電流およびホ
ットキャリヤ耐性とＮ- 型不純物拡散層形成のためのリ
ン・ドースとの関係を図１３に示す。ただし素子寸法
は、ゲート長０．４５μｍ、ゲート幅１０μｍ、ゲート
酸化膜の厚さ１３．５ｎｍ、スペーサの厚さ２００ｎｍ
であり、動作電流はゲート電圧５Ｖ，ドレイン電圧５Ｖ
のときのドレイン電流である。ホットキャリヤ耐性は、
ゲート電圧２Ｖ、チャネル幅１μｍ当りの基板電流５μ
Ａのときのドレイン電圧で定義される。黒角印は非対称
ＬＤＤ型ＭＯＳＦＥＴ，黒丸印は対称ＬＤＤ型ＭＯＳＦ
ＥＴに対応する。対称ＬＤＤ型ＭＯＳＦＥＴの動作電流
はリン・ドースが減ると急激に減少するが、非対称ＬＤ
Ｄ型ＭＯＳＦＥＴでは緩やかな減少に留まっている。リ
ン・ドースが少なくなるとチャネル長が比較的に大きく
なって動作電流が小さくなるが、前者ではソース抵抗の
増大による影響がこれに加わるためと考えられる。非対
称ＬＤＤ型ＭＯＳＦＥＴのホットキャリヤ耐性がわずか
ながら低くなっているのは、一定のドレイン電圧でチャ
ネル電子密度が大きくなり衝突電離がこれに伴なうから
である。また、リン・ドース１．５×１０13ｃｍ-2での
ホットキャリヤ耐性は、電源電圧５±０．５Ｖで使用で
きる値であり、動作電流５．３ｍＡはスケーリング上妥
当な数値である。
ットキャリヤ耐性とＮ- 型不純物拡散層形成のためのリ
ン・ドースとの関係を図１３に示す。ただし素子寸法
は、ゲート長０．４５μｍ、ゲート幅１０μｍ、ゲート
酸化膜の厚さ１３．５ｎｍ、スペーサの厚さ２００ｎｍ
であり、動作電流はゲート電圧５Ｖ，ドレイン電圧５Ｖ
のときのドレイン電流である。ホットキャリヤ耐性は、
ゲート電圧２Ｖ、チャネル幅１μｍ当りの基板電流５μ
Ａのときのドレイン電圧で定義される。黒角印は非対称
ＬＤＤ型ＭＯＳＦＥＴ，黒丸印は対称ＬＤＤ型ＭＯＳＦ
ＥＴに対応する。対称ＬＤＤ型ＭＯＳＦＥＴの動作電流
はリン・ドースが減ると急激に減少するが、非対称ＬＤ
Ｄ型ＭＯＳＦＥＴでは緩やかな減少に留まっている。リ
ン・ドースが少なくなるとチャネル長が比較的に大きく
なって動作電流が小さくなるが、前者ではソース抵抗の
増大による影響がこれに加わるためと考えられる。非対
称ＬＤＤ型ＭＯＳＦＥＴのホットキャリヤ耐性がわずか
ながら低くなっているのは、一定のドレイン電圧でチャ
ネル電子密度が大きくなり衝突電離がこれに伴なうから
である。また、リン・ドース１．５×１０13ｃｍ-2での
ホットキャリヤ耐性は、電源電圧５±０．５Ｖで使用で
きる値であり、動作電流５．３ｍＡはスケーリング上妥
当な数値である。
【００２８】以上の説明から判るように、本発明により
電源電圧５Ｖで動作可能な０．４５μｍ前後のゲート長
のＮチャネルＭＯＳＦＥＴを形成できる。
電源電圧５Ｖで動作可能な０．４５μｍ前後のゲート長
のＮチャネルＭＯＳＦＥＴを形成できる。
【００２９】図１４は本発明の製造法によるＮチャネル
ＭＯＳＦＥＴを２入力ＮＡＮＤゲートの回路素子として
使用した例を示している。ＰチャネルＭＯＳＦＥＴＭｐ
１，Ｍｐ２はＬＤＤ構造でない普通のトランジスタ、Ｎ
チャネルＭＯＳＦＥＴ Ｍｎ１，Ｍｎ２は非対称ＬＤＤ
型ＭＯＳＦＥＴでドレイン側にスペーサが形成されてい
る。
ＭＯＳＦＥＴを２入力ＮＡＮＤゲートの回路素子として
使用した例を示している。ＰチャネルＭＯＳＦＥＴＭｐ
１，Ｍｐ２はＬＤＤ構造でない普通のトランジスタ、Ｎ
チャネルＭＯＳＦＥＴ Ｍｎ１，Ｍｎ２は非対称ＬＤＤ
型ＭＯＳＦＥＴでドレイン側にスペーサが形成されてい
る。
【００３０】次に、前述した一実施例の第１の応用例に
ついて説明する。
ついて説明する。
【００３１】ＩＣにおいてはメモリセルのトラスンファ
ゲートのようにＭＯＳＦＥＴの一対のソース・ドレイン
領域のうちどちらがソース領域またはドレイン領域と特
定できない場合もある。そのようなところに非対称ＬＤ
Ｄ型ＭＯＳＦＥＴを使用するのは好ましくない。従っ
て、図１５に示すように、非対称ＬＤＤ型ＭＯＳＦＥＴ
ＡＳＴと対称ＬＤＤ型ＭＯＳＦＥＴ ＳＴとを同一半導
体チップに形成できれば好都合である。本発明では、こ
のことは容易に行ないうる。すなわち、ＡＳＴ形成領域
では図３に示したのと同じような開口を有し、ＳＴ形成
領域ではゲート電極の両側を露出する開口を有するフォ
トレジスト膜を設けてＮ- 型不純物拡散層１３Ｓおよび
１３Ｄ形成のためのリンイオンの注入を行ない、ＬＰＤ
法により酸化シリコン膜の選択成長を行ない、異方性エ
ッチングを行ないＡＳＴ用のスペーサ１４ａとＳＴ用の
スペーサ１４ｂを形成すればよい。
ゲートのようにＭＯＳＦＥＴの一対のソース・ドレイン
領域のうちどちらがソース領域またはドレイン領域と特
定できない場合もある。そのようなところに非対称ＬＤ
Ｄ型ＭＯＳＦＥＴを使用するのは好ましくない。従っ
て、図１５に示すように、非対称ＬＤＤ型ＭＯＳＦＥＴ
ＡＳＴと対称ＬＤＤ型ＭＯＳＦＥＴ ＳＴとを同一半導
体チップに形成できれば好都合である。本発明では、こ
のことは容易に行ないうる。すなわち、ＡＳＴ形成領域
では図３に示したのと同じような開口を有し、ＳＴ形成
領域ではゲート電極の両側を露出する開口を有するフォ
トレジスト膜を設けてＮ- 型不純物拡散層１３Ｓおよび
１３Ｄ形成のためのリンイオンの注入を行ない、ＬＰＤ
法により酸化シリコン膜の選択成長を行ない、異方性エ
ッチングを行ないＡＳＴ用のスペーサ１４ａとＳＴ用の
スペーサ１４ｂを形成すればよい。
【００３２】次に、前記一実施例の第２の応用例につい
て説明する。
て説明する。
【００３３】ＰチャネルＭＯＳＦＥＴではＮチャネルＭ
ＯＳＦＥＴにおけるほどホットキャリヤ効果は大きくな
い。従って、現在のＣＭＯＳ ＩＣで通常行なわれてい
るように、両者に対して同じ厚さのスペーサを形成して
ＬＤＤ構造を実現するとＰチャネルＭＯＳＦＥＴのドレ
イン電流が犠牲になる。ＣＶＤ法によりスペーサ用の酸
化シリコン膜を形成するときは、選択成長が困難である
のでそれもやむをえない。本発明によれば、後述のよう
に、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴ
とでそれぞれスペーサの厚さを独立に設定できる。
ＯＳＦＥＴにおけるほどホットキャリヤ効果は大きくな
い。従って、現在のＣＭＯＳ ＩＣで通常行なわれてい
るように、両者に対して同じ厚さのスペーサを形成して
ＬＤＤ構造を実現するとＰチャネルＭＯＳＦＥＴのドレ
イン電流が犠牲になる。ＣＶＤ法によりスペーサ用の酸
化シリコン膜を形成するときは、選択成長が困難である
のでそれもやむをえない。本発明によれば、後述のよう
に、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴ
とでそれぞれスペーサの厚さを独立に設定できる。
【００３４】図１６に示すように、Ｐ型シリコン基板１
０７の表面部に形成されたＰウェル１２３部およびＮウ
ェル１２４部にそれぞれＮチャネルＭＯＳＦＥＴ Ｍｎ
およびＰチャネルＭＯＳＦＥＴ Ｍｐを形成する。Ｐウ
ェル１２３部およびＮウェル１２４部のＭＯＳＦＥＴ形
成領域にそれぞれゲート酸化膜９を形成し、ゲート電極
１６を形成する。次に、図３から図６を参照して説明し
たのと同様にしてＮチャネルＭＯＳＦＥＴのＮ- 型不純
物拡散層１１３Ｄを形成する。スペーサ１１４ａの厚さ
は２００ｎｍとする。ただし、Ｎ- 型不純物拡散層１１
３Ｄ形成のためのイオン注入用のマスクとしてのフォト
レジスト膜はＰチャネルＭＯＳＦＥＴ形成領域を覆って
いる。軽く熱処理して酸化シリコン膜を形成した後に、
ほぼ同様の手順によりＰチャネルＭＯＳＦＥＴのＰ- 型
不純物拡散層１２５Ｄを形成する。ただし、スペーサ１
１４Ｃの厚さは１００ｎｍとする。また、注入するイオ
ンはボロンイオンである。再び軽く熱処理をしたのち、
それぞれフォトレジスト膜をマスクとしてヒ素イオンお
よび二フッ化ボロンイオンの注入を行ないＮ+ 型ドレイ
ン領域１１９ＤとＮ+ 型ソース領域１１９ＳおよびＰ+
型ドレイン領域１２６ＤとＰ+ 型ソース領域１２６Ｓを
形成する。このように、ＰチャネルＭＯＳＦＥＴのスペ
ーサの厚さを小さくでき、Ｐ- 型不純物拡散層の寄生抵
抗を小さくできる。
０７の表面部に形成されたＰウェル１２３部およびＮウ
ェル１２４部にそれぞれＮチャネルＭＯＳＦＥＴ Ｍｎ
およびＰチャネルＭＯＳＦＥＴ Ｍｐを形成する。Ｐウ
ェル１２３部およびＮウェル１２４部のＭＯＳＦＥＴ形
成領域にそれぞれゲート酸化膜９を形成し、ゲート電極
１６を形成する。次に、図３から図６を参照して説明し
たのと同様にしてＮチャネルＭＯＳＦＥＴのＮ- 型不純
物拡散層１１３Ｄを形成する。スペーサ１１４ａの厚さ
は２００ｎｍとする。ただし、Ｎ- 型不純物拡散層１１
３Ｄ形成のためのイオン注入用のマスクとしてのフォト
レジスト膜はＰチャネルＭＯＳＦＥＴ形成領域を覆って
いる。軽く熱処理して酸化シリコン膜を形成した後に、
ほぼ同様の手順によりＰチャネルＭＯＳＦＥＴのＰ- 型
不純物拡散層１２５Ｄを形成する。ただし、スペーサ１
１４Ｃの厚さは１００ｎｍとする。また、注入するイオ
ンはボロンイオンである。再び軽く熱処理をしたのち、
それぞれフォトレジスト膜をマスクとしてヒ素イオンお
よび二フッ化ボロンイオンの注入を行ないＮ+ 型ドレイ
ン領域１１９ＤとＮ+ 型ソース領域１１９ＳおよびＰ+
型ドレイン領域１２６ＤとＰ+ 型ソース領域１２６Ｓを
形成する。このように、ＰチャネルＭＯＳＦＥＴのスペ
ーサの厚さを小さくでき、Ｐ- 型不純物拡散層の寄生抵
抗を小さくできる。
【００３５】以上、ゲート電極をポリシリコン膜で形成
した例について述べたが、タングステンなどの高融点金
属膜やそのシリサイド膜、ポリサイド膜などを使用して
もよい。
した例について述べたが、タングステンなどの高融点金
属膜やそのシリサイド膜、ポリサイド膜などを使用して
もよい。
【００３６】
【発明の効果】以上説明したように本発明は、非対称Ｌ
ＤＤ型ＭＯＳＦＥＴの製造にあたり、ゲート電極を形成
したのちフォトレジスト膜でゲート電極の片側とその近
傍を覆い低濃度不純物拡散層用のイオン注入を行ない、
絶縁膜を選択的に形成し、異方性エッチングを行なって
スペーサを形成し、フォトレジスト膜を除去したのち高
濃度ドレイン領域および高濃度ソース領域を形成するの
で、ソース寄生抵抗が小さく大きなドレイン電流をとれ
る非対称ＬＤＤ型ＭＯＳＦＥＴを容易に製造でき、ＩＣ
の一層の高速化が可能となる。
ＤＤ型ＭＯＳＦＥＴの製造にあたり、ゲート電極を形成
したのちフォトレジスト膜でゲート電極の片側とその近
傍を覆い低濃度不純物拡散層用のイオン注入を行ない、
絶縁膜を選択的に形成し、異方性エッチングを行なって
スペーサを形成し、フォトレジスト膜を除去したのち高
濃度ドレイン領域および高濃度ソース領域を形成するの
で、ソース寄生抵抗が小さく大きなドレイン電流をとれ
る非対称ＬＤＤ型ＭＯＳＦＥＴを容易に製造でき、ＩＣ
の一層の高速化が可能となる。
【図１】本発明の一実施例で使用する液相成長装置を概
略的に示す模式図である。
略的に示す模式図である。
【図２】前記一実施例の説明のための半導体チップの平
面図（図２（ａ））および断面図（図２（ｂ））であ
る。
面図（図２（ａ））および断面図（図２（ｂ））であ
る。
【図３】図２に対応する工程の次工程の説明のための平
面図（図３（ａ））および断面図（図３（ｂ））であ
る。
面図（図３（ａ））および断面図（図３（ｂ））であ
る。
【図４】図３に対応する工程の次工程の説明のための平
面図（図４（ａ））および断面図（図４（ｂ））であ
る。
面図（図４（ａ））および断面図（図４（ｂ））であ
る。
【図５】図４に対応する工程の次工程の説明のための平
面図（図５（ａ））および断面図（図５（ｂ））であ
る。
面図（図５（ａ））および断面図（図５（ｂ））であ
る。
【図６】図５に対応する工程の次工程の説明のための平
面図（図６（ａ））および断面図（図６（ｂ））であ
る。
面図（図６（ａ））および断面図（図６（ｂ））であ
る。
【図７】図６に対応する工程の次工程の説明のための平
面図（図７（ａ））および断面図（図７（ｂ））であ
る。
面図（図７（ａ））および断面図（図７（ｂ））であ
る。
【図８】本発明による非対称ＬＤＤ型ＭＯＳＦＥＴのド
レイン電圧対ドレイン電流の関係の一例を示すグラフで
ある。
レイン電圧対ドレイン電流の関係の一例を示すグラフで
ある。
【図９】対称ＬＤＤ型ＭＯＳＦＥＴのドレイン電圧対ド
レイン電流の関係の一例を示すグラフである。
レイン電流の関係の一例を示すグラフである。
【図１０】本発明による非対称ＬＤＤ型ＭＯＳＦＥＴの
低濃度不純物拡散層をソースとして動作させた場合のド
レイン電圧対ドレイン電流の関係の一例を示すグラフで
ある。
低濃度不純物拡散層をソースとして動作させた場合のド
レイン電圧対ドレイン電流の関係の一例を示すグラフで
ある。
【図１１】本発明による非対称ＬＤＤ型ＭＯＳＦＥＴの
短チャネル効果を対称型ＬＤＤ型ＭＯＳＦＥＴのそれと
比較して示すグラフである。
短チャネル効果を対称型ＬＤＤ型ＭＯＳＦＥＴのそれと
比較して示すグラフである。
【図１２】対称ＬＤＤ型ＭＯＳＦＥＴの基板電流対寿命
の関係のスペーサの作成方法による相違を示すグラフで
ある。
の関係のスペーサの作成方法による相違を示すグラフで
ある。
【図１３】ＬＤＤ型ＭＯＳＦＥＴの低濃度不純物拡散層
形成のためのリン・ドースと動作電流との関係を示すグ
ラフである。
形成のためのリン・ドースと動作電流との関係を示すグ
ラフである。
【図１４】前記一実施例によるＮチャネルＭＯＳＦＥＴ
を使用したＣＭＯＳ ＮＡＮＤゲートの回路図である。
を使用したＣＭＯＳ ＮＡＮＤゲートの回路図である。
【図１５】前記一実施例の第１の応用例を説明するため
の断面図である。
の断面図である。
【図１６】前記一実施例の第２の応用例を説明するため
の断面図である。
の断面図である。
１ 攪拌器 ２ 容器 ３ ホウ酸水溶液 ４ 滴下器 ５ 過飽和水溶液 ６ シリコンウェーハ ７，１０７ Ｐ型シリコン基板 ８ フィールド酸化膜 ９ ゲート酸化膜 １０ ゲート電極 １１ フォトレジスト膜 １２ 開口 １３ 低濃度のリン注入層 １３Ｄ，１１３Ｄ Ｎ- 型不純物拡散層 １４ 二酸化シリコン膜 １４ａ，１４ｂ，１１４ｃ スペーサ １５ 酸化シリコン膜 １６ 酸化シリコン膜 １７ フォトレジスト膜 １８ 開口 １９Ｄ，１１９Ｄ Ｎ+ 型ドレイン領域 １９Ｓ，１１９Ｓ Ｎ+ 型ソース領域 ２０ 層間絶縁膜 ２１Ｄ ドレイン配線層 ２１Ｇ ゲート配線層 ２１Ｓ ソース配線層 １２３ Ｐウェル １２４ Ｎウェル １２５Ｄ Ｐ- 型不純物拡散層 １２６Ｄ Ｐ+ 型ドレイン領域 １２６Ｓ Ｐ+ 型ドレイン領域
Claims (2)
- 【請求項１】 半導体基板の表面部に素子分離構造体を
形成してＭＯＳＦＥＴ形成領域を区画する工程と、 前記ＭＯＳＦＥＴ形成領域の表面にゲート絶縁膜を形成
する工程と、 前記ゲート絶縁膜上に選択的にゲート電極を形成する工
程と、 前記ＭＯＳＦＥＴ形成領域において前記ゲート電極の一
方の側面、前記ゲート電極の上面の少なくとも一部およ
び前記ゲート絶縁膜上の前記ゲート電極の一方の側面の
近傍上に開口を有し少なくとも前記ゲート電極の他方の
側面と前記ゲート電極の他方の側面の近傍を覆うフォト
レジスト膜を形成する工程と、 前記フォトレジスト膜および前記ゲート電極をマスクと
して用い前記半導体基板の表面部に所定の不純物イオン
を注入して前記ゲート電極の一方の側面と自己整合する
低濃度ドレイン領域となる不純物拡散層を形成する工程
と、 前記フォトレジスト膜の開口部に選択的に絶縁膜を堆積
する工程と、 異方性エッチングにより前記絶縁膜をエッチングし前記
ゲート電極の一方の側面にスペーサを形成する工程と、
前記フォトレジスト膜を除去したのち前記ゲート電極お
よび前記スペーサをマスクとして用い前記半導体基板の
表面部に所定の不純物イオンを注入して前記スペーサと
自己整合する高濃度ドレイン領域および前記ゲート電極
の他方の側面と自己整合する高濃度ソース領域を形成す
る工程とを含むことを特徴とする非対称ＬＤＤ型ＭＯＳ
ＦＥＴの製造方法。 - 【請求項２】 前記レジスト膜の開口部に絶縁膜を形成
する工程が、ケイフッ化水素酸に二酸化シリコンを溶解
した飽和水溶液にホウ素水溶液を添加した過飽和水溶液
にウェーハを浸漬して二酸化シリコンを前記開口部に析
出させ堆積させる選択液相成長法である請求項１記載の
非対称ＬＤＤ型ＭＯＳＦＥＴの製造方法。
Priority Applications (1)
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| JP4256669A JP2927122B2 (ja) | 1991-10-01 | 1992-09-25 | 非対称ｌｄｄ型ｍｏｓｆｅｔの製造方法 |
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| JP3-253253 | 1991-10-01 | ||
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| JPH05211161A JPH05211161A (ja) | 1993-08-20 |
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| JP4256669A Expired - Fee Related JP2927122B2 (ja) | 1991-10-01 | 1992-09-25 | 非対称ｌｄｄ型ｍｏｓｆｅｔの製造方法 |
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- 1992-09-25 JP JP4256669A patent/JP2927122B2/ja not_active Expired - Fee Related
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| JPH05211161A (ja) | 1993-08-20 |
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