JPH10335484A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH10335484A
JPH10335484A JP9148016A JP14801697A JPH10335484A JP H10335484 A JPH10335484 A JP H10335484A JP 9148016 A JP9148016 A JP 9148016A JP 14801697 A JP14801697 A JP 14801697A JP H10335484 A JPH10335484 A JP H10335484A
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清隆 今井
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Abstract

(57)【要約】 （修正有） 【課題】従来のＣＭＯＳトランジスタの製造方法は、マ
スク数が多い、又はｐＭＯＳトランジスタのソース・ド
レイン領域とｎＭＯＳトランジスタのソース・ドレイン
領域との接合の深さが異なりショートチャネル効果が生
じやすいという課題を有していた。 【解決手段】ＳＯＩ構造の基板上にｐＭＯＳトランジス
タ形成領域及びｎＭＯＳトランジスタ形成領域を区画す
るために素子分離領域６を形成し、ｐＭＯＳ及びｎＭＯ
Ｓトランジスタ形成領域にゲート絶縁膜１１を形成す
る。その後、ｐＭＯＳ及びｎＭＯＳトランジスタ形成領
域にボロン及び砒素を導入して、ｎＭＯＳトランジスタ
形成領域にボロンによりｎＭＯＳトランジスタのチャネ
ル領域１０を及び砒素によりｎＭＯＳトランジスタのソ
ース・ドレイン領域１６を形成し、選択的にｐＭＯＳト
ランジスタ形成領域に砒素及びボロンを導入して、ｐＭ
ＯＳトランジスタ形成領域にそれぞれｐＭＯＳトランジ
スタのチャネル領域８及びソース・ドレイン領域１８と
を形成する。

Description

【発明の詳細な説明】
【発明の属する技術分野】本発明は、絶縁ゲート型電界
効果トランジスタの製造方法に関し、特にトランジスタ
製造に必要なマスク数を削減した製造方法に関する。
【０００１】
【従来の技術】微細化に伴い、フォトリソグラフィー工
程におけるマスクパターンの微細化、位置合わせの高精
度化がますます求められている。このためウェハーにパ
ターンを転写するステッパーは高性能化に従って価格が
上昇し、またマスクそのものも高精度化により高価格化
している。このような状況の中、製造コスト削減および
ＴＡＴの短縮のためには、ＬＳＩ製造に必要なマスク数
の削減が最も有効である。
【０００２】ここで、まず標準的なＣＭＯＳプロセスの
従来例を紹介する。
【０００３】図５（Ａ）に示すように、シリコン基板１
上にパッド酸化膜４および窒化膜５を成長した後、第１
のマスクを用いて窒化膜５をパターニングし、酸化工程
を経て素子分離のためのフィールド酸化膜６を形成す
る。
【０００４】次に図５（Ｂ）に示すように、窒化膜５を
除去後、第２のマスクを用いてｐＭＯＳ形成領域にｎウ
ェル領域７形成のためのｐ型不純物注入、およびｐＭＯ
Ｓチャネル領域８形成のためのｎ型不純物注入を行う。
【０００５】次に図５（Ｃ）に示すように、第３のマス
クを用いてｎＭＯＳ形成領域にｐウェル形成９のための
ｐ型不純物注入、およびｎＭＯＳチャネル領域１０形成
のためのｎ型不純物注入を行う。
【０００６】次に図５（Ｄ）に示すように、ゲート酸化
膜１１および多結晶シリコン層成長後、第４のマスクを
用いてゲート電極１２を形成する。
【０００７】次に図５（Ｅ）に示すように、ｎＭＯＳの
ＬＤＤ領域およびｐＭＯＳのポケット領域を一度のイオ
ン注入で形成するために、全面にｎ型不純物たとえばヒ
素を注入する。
【０００８】次に図６（Ａ）に示すように、次に、絶縁
膜たとえば酸化膜もしくは窒化膜を成長した後、異方性
のエッチングを行ってゲート電極１２の側壁にサイドウ
ォール絶縁膜１５を形成する。先に注入したヒ素により
ｎＭＯＳトランジスタのサイドウォール絶縁膜１５下に
はＬＤＤ領域１３が形成され、ｐＭＯＳトランジスタの
サイドウォール絶縁膜１５下にはポケット領域１４が形
成される。
【０００９】次に図６（Ｂ）に示すように、第５マスク
をかけてｎ型の不純物たとえばヒ素を注入して、ｎＭＯ
Ｓトランジスタのソース・ドレイン領域１６およびｐＭ
ＯＳトランジスタのウェル電位固定のためのｎウェルコ
ンタクト領域１７を形成する。
【００１０】次に図６（Ｃ）に示すように、第６のマス
クをかけてｐ型の不純物たとえばＢＦ2 を注入して、ｐ
ＭＯＳトランジスタのソース・ドレイン領域１８および
ｎＭＯＳトランジスタのウェル電位固定のためのｐウェ
ルコンタクト領域１９を形成する。
【００１１】次に図６（Ｄ）に示すように、層間膜２０
を成長した後、第７のマスクを用いてコンタクトホール
２１を形成し、さらに第８のマスクを用いて金属配線２
２を形成する。
【００１２】以上のプロセスフローにより一般的なＣＭ
ＯＳトランジスタが形成できる。
【００１３】しかしながら、このプロセスでは、８枚の
マスクが必要である。従って、より、マスク数を削減し
たＣＭＯＳプロセスが提案されている。図７、８はその
プロセスを説明するための図面である。
【００１４】図７（Ａ）に示すように、シリコン基板１
上にパッド酸化膜４および窒化膜５を成長した後、第１
のマスクを用いて窒化膜５をパターニングし、酸化工程
を経て素子分離のためのフィールド酸化膜６を形成す
る。
【００１５】次に図７（Ｂ）に示すように、全面にｐウ
ェル領域９形成のためのｎ型不純物注入、およびｎＭＯ
Ｓチャネル領域１０形成のためのｐ型不純物注入を行
う。
【００１６】次に図７（Ｃ）に示すように、第２のマス
クを用いてｐＭＯＳ形成領域にのみｎウェル形成７のた
めのｐ型不純物注入、およびｐＭＯＳチャネル領域８形
成のためのｎ型不純物注入を行う。このときｎウェル領
域７形成のための不純物濃度は、ｐウェル領域９形成の
ための不純物プロファイルを打ち消すため、より高ドー
ズの注入を行う。同様にｎ型不純物注入の不純物濃度
は、ｎゲート注入の不純物プロファイルを打ち消すた
め、より高ドーズの注入を行う。このような方法をカウ
ンタードーピング（不純物打ち返し）という。
【００１７】次に図７（Ｄ）に示すように、ゲート酸化
膜１１および多結晶シリコン層成長後、第４のマスクを
用いてゲート電極１２を形成する。
【００１８】次に図７（Ｅ）に示すように、全面にｎ型
不純物たとえばヒ素を注入する。
【００１９】次に図８（Ａ）に示すように、絶縁膜たと
えば酸化膜もしくは窒化膜を成長した後、異方性のエッ
チングを行ってゲート電極１２の側壁にサイドウォール
絶縁膜１５を形成する。先に注入したヒ素によりｎＭＯ
Ｓトランジスタのサイドウォール絶縁膜１５下にはＬＤ
Ｄ領域１３が形成され、ｐＭＯＳトランジスタのサイド
ウォール絶縁膜１５下にはポケット領域１４が形成され
る。
【００２０】次に図８（Ｂ）に示すように、全面にｎ型
の不純物たとえばヒ素を注入し（ＳＤヒ素注入）、ｎＭ
ＯＳトランジスタのソース・ドレイン領域１６およびｐ
ＭＯＳトランジスタのウェル電位固定のためのｎウェル
コンタクト領域１７を形成する。
【００２１】次に図８（Ｃ）に示すように、第４のマス
クをかけてｐ型の不純物たとえばＢＦ2 を注入して（Ｓ
ＤＢＦ2 ）、ｐＭＯＳトランジスタのソース・ドレイン
領域１８およびｎＭＯＳトランジスタのウェル電位固定
のためのｐウェルコンタクト領域１９を形成する。
【００２２】このときのＢＦ2 注入の不純物濃度は、Ｓ
Ｄヒ素注入時の不純物プロファイルを打ち消すため、よ
り高ドーズの注入を行う。
【００２３】次に層間膜２０を成長した後、第５のマス
クを用いてコンタクトホール２１を形成し、さらに第６
のマスクを用いて金属配線２２を形成する。
【００２４】上記第２の従来例で示したカウンタードー
プを用いたプロセスでは、従来例１で示した通常のＣＭ
ＯＳプロセスよりも２マスク少ないマスク数でＣＭＯＳ
を製造可能である。
【００２５】
【発明が解決しようとする課題】しかしながら第２の従
来例では、ｐＭＯＳチャネル領域８を形成するための注
入は、先に注入されたｎＭＯＳチャネル領域１０の不純
物プロファイルを打ち消すような条件で行われるため、
図７（Ｄ）に示すように、ｐＭＯＳチャネル領域８の表
面からの深さはｎＭＯＳチャネル領域１０に比べ深くな
る。この結果、ｐＭＯＳトランジスタのソース・ドレイ
ン領域１８との接合部においてチャネル領域８の濃度が
高くなり、接合容量が増加する問題が生じる。
【００２６】さらに次に図８（Ｂ）に示されるｐＭＯＳ
ソース・ドレイン領域１８を形成するＳＤＢＦ2 注入
は、先に注入されたＳＤヒ素の不純物プロファイルを打
ち消すような条件で行われるため、図８（Ｄ）に示すよ
うにｐＭＯＳソース・ドレイン領域の接合深さはｎＭＯ
Ｓよりも深く出来上がる。この結果、ｐＭＯＳはｎＭＯ
Ｓに比べショートチャネル効果の影響を受けやすくな
り、ゲート長の短い微細なトランジスタが造りにくいと
いう問題がある。
【００２７】以上述べたように従来例２ではマスク数は
少なくなるが、ｐＭＯＳトランジスタではソース・ドレ
イン接合容量が増加し、またショートチャネル効果の影
響を受けやすくなり微細化を困難にするため、従来例１
で形成したｐＭＯＳトランジスタに比べ性能が劣化して
しまう。
【００２８】本発明の目的は、ＣＭＯＳトランジスタ製
造方法において、最少のマスク数で形成し、かつｎＭＯ
ＳトランジスタとｐＭＯＳトランジスタのチャネル領域
の接合深さおよびソース・ドレインの接合深さが同一と
することにある。
【００２９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ＳＯＩ構造の基板上に第１の素子形成領域及
び第２の素子形成領域を区画するために素子分離領域を
形成する工程と、第１及び第２の素子形成領域にゲート
絶縁膜を形成する工程と、第１及び第２の素子形成領域
に第１の導電型不純物及び第２の導電型不純物を導入し
て、少なくとも第１の素子形成領域に第１の導電型不純
物により第１チャネル型トランジスタのチャネル領域を
及び第２の導電型不純物により第１チャネル型トランジ
スタのソース・ドレイン領域を形成する工程と、選択的
に第２の素子形成領域に第２の導電型不純物及び第２の
導電型不純物を導入して、第２の素子形成領域にそれぞ
れ第２チャネル型トランジスタのチャネル領域及びソー
ス・ドレイン領域を形成する工程とを有することを特徴
とする。
【００３０】上記製造方法によれば、基板にＳＯＩ構造
を有する基板を用いているため、ウェルを設けるための
マスクが必要なく、より少ないマスク数で本発明の半導
体装置を製造することができる。
【００３１】また、基板にＳＯＩ構造を有する基板を用
いていることより、第１及び第２チャネル型トランジス
タのソース・ドレイン領域の深さは、その基板により決
定されるため、一方のトランジスタのソース・ドレイン
領域の深さが他方より深いといった不都合は生じにくく
なる。
【００３２】
【発明の実施の形態】本発明の前記並び他の目的、特
徴、および効果をより明確にすべく、以下図面を用いて
本発明の実施の形態につき詳述する。
【００３３】図１は本発明の半導体装置製造方法の縦断
面図である。
【００３４】図１（Ａ）に示すように、シリコン基板
１、埋め込み酸化膜層２およびＳＯＩ層３からなるＳＯ
Ｉ構造の素子基板上に、パッド酸化膜４および窒化膜５
を成長した後、第１のマスクを用いて窒化膜５をパター
ニングし、酸化工程を経て素子分離のためのフィールド
酸化膜６を形成する。ここでＳＯＩ層３の厚さは３０〜
７０ｎｍである。ＳＯＩ層は、例えば、バルクＳｉであ
る。このＳＯＩ層３の形成方法は、シリコン基板に、酸
素を基板中にうちこみ、埋め込み酸化膜層２を形成し基
板の表層をＳＯＩ層３とする方法や、シリコン基板の上
に膜化を堆積させそのシリコン基板をエッチングし、そ
の膜をＳＯＩ層３とし、その後、酸化膜上にシリコン基
板１をはりあわせて、ＳＯＩ構造を作製する方法があ
る。
【００３５】次に図１（Ｂ）に示すように、ゲート酸化
膜１１および多結晶シリコン層成長後、第２のマスクを
用いてゲート電極１２を形成する。
【００３６】引き続き、図１（Ｃ）に示すように、ゲー
ト電極１２をマスクとして、ゲート酸化膜１２をエッチ
ング後、全面にｎ型不純物たとえばヒ素をゲート電極１
２をマスクとして１０〜３０ｋｅＶで１×１０13〜１×
１０14ｃｍ-2注入する。
【００３７】次に図１（Ｄ）に示すように、絶縁膜たと
えば酸化膜もしくは窒化膜を成長した後、異方性のエッ
チングを行ってゲート電極１２の側壁にサイドウォール
絶縁膜１５を形成する。先に注入したヒ素によりｎＭＯ
Ｓトランジスタのサイドウォール絶縁膜１５下にはＬＤ
Ｄ領域１３が形成され、ｐＭＯＳトランジスタのサイド
ウォール絶縁膜１５下にはポケット領域１４が形成され
る。このポケット領域１４によれば、ヒ素よりも拡散の
しやすく、かつ、このトランジスタのソース・ドレイン
領域を構造するボロンがこのトランジスタのチャネル領
域８に拡散するのを防止される。それ故、ショートチャ
ネル効果が抑制される。
【００３８】次に、全面にｐ型の不純物たとえばボロン
をゲート酸化膜１１下のＳＯＩ層３全体に達するように
注入する。この全面ボロン注入によりｎＭＯＳトランジ
スタのチャネル領域１０が形成される。このときの注入
エネルギーはゲート電極１２、ゲート酸化膜１１および
ＳＯＩ層３の膜厚によって決定される。たとえば多結晶
シリコンからなるゲート電極１２の膜厚が２００ｎｍ、
ゲート酸化膜１１厚６ｎｍ、ＳＯＩ層３が５０ｎｍの場
合、６０〜８０ｋｅＶで２×１０12〜５×１０12ｃｍ-2
注入する。この条件では、ゲート電極１２に電圧がかか
ってゲート酸化膜１１直下のチャネル領域に反転層が形
成されたとき、反転層の下に広がる空乏層は埋め込み酸
化膜２まで達する構造となる。このように、ＳＯＩ基板
上に作られた、反転層の下に広がる空乏層が埋め込み酸
化膜２まで達するチャネル構造を有するＭＯＳ型トラン
ジスタは一般に完全空乏化型ＭＯＳトランジスタと呼ば
れている。この構造では、トランジスタ動作時にはゲー
ト電極１２直下のチャネル領域１０はすべて空乏化し、
ＳＯＩ層３（チャネル領域１０）には中性領域が存在し
ない（すべて空乏化してしまう）ので、この領域の電位
を固定するためのボディコンタクト（従来例１および２
で示した通常のシリコンバルク基板を用いた場合のウェ
ルコンタクト１７および１９に相当するもの）を形成す
る必要がない。
【００３９】さらに全面にｎ型の不純物たとえばヒ素を
注入し（ＳＤヒ素注入）、ｎＭＯＳトランジスタのソー
ス・ドレイン領域１６を形成する。このときの注入条件
はエネルギー２０〜５０ｋｅＶ、１×１０15〜１．５×
１０15ｃｍ-2である。このときｎ型の不純物は、ゲート
電極１１，１２およびゲート酸化膜１１がマスクとなる
条件で注入される。そのためこの不純物がｎＭＯＳチャ
ネル領域１０に注入されることはない。またこの注入に
より、ｎＭＯＳＴｒのゲート電極１２は、ｎ型化され
る。
【００４０】次に図２（Ａ）に示すように、第３のマス
クをかけてｎ型の不純物たとえばリン（Ｐ）をｐＭＯＳ
トランジスタ領域にのみ注入し、ｐＭＯＳチャネル領域
８を形成する。先に示したゲート電極１２、ゲート酸化
膜１１、ＳＯＩ層３の場合でｎＭＯＳと同様に完全空乏
化型構造を形成する場合、注入条件はエネルギー１５０
〜２００ｋｅＶ、注入量３×１０12〜９×１０12ｃｍ-2
となる。イオン注入のテールは埋め込み酸化膜２の中に
隠れてしまうのでｎＭＯＳ、ｐＭＯＳのチャネル領域の
深さは両方ともＳＯＩ層３の膜厚で決まる同じ深さとな
る。リン注入に引き続き、ｐ型の不純物たとえばＢＦ2
を注入して（ＳＤＢＦ2 ）、ｐＭＯＳトランジスタのソ
ース・ドレイン領域１８を形成する。このときのＢＦ2
注入エネルギーおよび不純物濃度は、エネルギー３０ｋ
ｅＶ、注入量３×１０15〜５×１０15ｃｍ-2である。こ
の条件によれば、ゲート電極１２、ゲート酸化膜１１が
マスクとなり、このＢＦ2 は、ｐＭＯＳＴｒのｐＭＯＳ
チャネル領域に注入されない。また、この注入によりｐ
ＭＯＳＴｒのゲート電極１２はｐ型化される。イオン注
入のテールは埋め込み酸化膜２の中に隠れてしまうので
ｎＭＯＳ、ｐＭＯＳのソース・ドレインの深さは両方と
もＳＯＩ層３の膜厚で決まる同じ深さとなる。
【００４１】次に図２（Ｂ）に示すように、層間膜２０
を成長した後、第４のマスクを用いてコンタクトホール
２１を形成し、さらに第５のマスクを用いて金属配線２
２を形成する。
【００４２】次に、本発明の第２の実施の形態について
図面を参照して説明する。
【００４３】図３は本発明の半導体装置製造方法の縦断
面図である。
【００４４】図３（Ａ）〜（Ｃ）は先に示した図１
（Ａ）〜（Ｃ）と全く同様の方法で作製する。
【００４５】次に図３（Ｄ）に示すように、全面にｎ型
の不純物たとえばリンをゲート酸化膜１１下のＳＯＩ層
３全体に達するように注入する。この全面リン注入によ
りｐＭＯＳトランジスタのチャネル領域８が形成され
る。このときの注入エネルギーはゲート電極１２、ゲー
ト酸化膜１１およびＳＯＩ層３の膜厚によって決定され
る。たとえば多結晶シリコンからなるゲート電極１２の
膜厚が２００ｎｍ、ゲート酸化膜１１厚６ｎｍ、ＳＯＩ
層３が５０ｎｍの場合、１５０〜２００ｋｅＶで１×１
０12〜３×１０12ｃｍ-2注入する。この条件では、ゲー
ト電極１２に電圧がかかってゲート酸化膜１１直下のチ
ャネル領域に反転層が形成されたとき、反転層の下に広
がる空乏層は埋め込み酸化膜２まで達する構造となる。
【００４６】さらにサイドウォール絶縁膜１５を形成
後、全面にｐ型の不純物たとえばＢＦ2 をゲート電極１
２、サイドウォール絶縁膜１５をマスクとして注入し、
ｐＭＯＳトランジスタのソース・ドレイン領域１８を形
成する。このときの注入条件はエネルギー１５〜３０ｋ
ｅＶ、１×１０15〜１．５×１０15ｃｍ-2である。この
条件であれば、ｐＭＯＳＴｒのチャネル領域に、ＢＦ2
は注入されない。
【００４７】次に図４（Ａ）に示すように、第３のマス
クをかけてｐ型の不純物たとえばボロン（Ｂ）をｎＭＯ
Ｓトランジスタ領域にのみ注入し、ｎＭＯＳチャネル領
域１０を形成する。先に示したゲート電極１２、ゲート
酸化膜１１、ＳＯＩ層３の場合でｎＭＯＳと同様に完全
空乏化型構造を形成する場合、注入条件はエネルギー２
０〜５０ｋｅＶ、注入量２×１０12〜６×１０12ｃｍ-2
となる。イオン注入のテールは埋め込み酸化膜２の中に
隠れてしまうのでｎＭＯＳ、ｐＭＯＳのチャネル領域の
深さは両方ともＳＯＩ層３の膜厚で決まる同じ深さとな
る。ボロン注入に引き続き、ｎ型の不純物たとえばヒ素
をゲート電極１２、サイドウォール絶縁膜１５をマスク
として注入して（ＳＤヒ素）、ｐＭＯＳトランジスタの
ソース・ドレイン領域１８を形成する。このときのＢＦ
2 注入エネルギーおよび不純物濃度は、エネルギー３０
ｋｅＶ、注入量３×１０15〜５×１０15ｃｍ-2である。
イオン注入のテールは埋め込み酸化膜２の中に隠れてし
まうのでｎＭＯＳ、ｐＭＯＳのソース・ドレインの深さ
は両方ともＳＯＩ層３の膜厚で決まる同じ深さとなる。
この条件であれば、ｎＭＯＳＴｒのチャネル領域にヒ素
は注入されない。
【００４８】次に図４（Ｂ）に示すように、層間膜２０
を成長した後、第４のマスクを用いてコンタクトホール
２１を形成し、さらに第５のマスクを用いて金属配線２
２を形成する。
【００４９】
【発明の効果】第１の実施例において、Ｐ型ウェル、Ｎ
型ウェルを形成する必要がないため、第１のアルミ配線
形成までを５枚のマスクですみ、従来よりも少ないマス
ク数で形成可能となる。またｎＭＯＳとｐＭＯＳのチャ
ネル領域１０および８の接合深さ、およびソース・ドレ
イン領域１６および１８の接合深さはＳＯＩ層の膜厚で
決まるため、従来例のようにｐＭＯＳのチャネル領域８
やソース・ドレイン領域１８が深くなって特性が劣化す
ることはなくなる。
【００５０】第２の実施例ではＳＤＢＦ2 を全面注入し
たのちＳＤヒ素を注入するのでＳＤヒ素の注入量を高く
することができるため、ｎＭＯＳのゲート電極の空乏化
を改善可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のトランジスタの製
造方法を工程順に示す断面図である。
【図２】本発明の第１の実施の形態のトランジスタの製
造方法を工程順に示す別の断面図である。
【図３】本発明の第２のトランジスタ製造方法の実施形
態を工程順に示す断面図である。
【図４】本発明の第２の実施の形態のトランジスタの製
造方法を工程順に示す別の断面図である。
【図５】従来の第１のトランジスタの製造方法を工程順
に示す断面図である。
【図６】従来の第１のトランジスタの製造方法を工程順
に示す別の断面図である。
【図７】従来の第２のトランジスタの製造方法を工程順
に示す断面図である。
【図８】従来の第２のトランジスタの製造方法を工程順
に示す別の断面図である。
【符号の説明】
１ シリコン基板 ２ 埋め込み酸化膜 ３ ＳＯＩ層 ４ パッド酸化膜 ５ 窒化膜 ６ フィールド酸化膜 ７ ｎウェル ８ ｐＭＯＳチャネル領域 ９ ｐウェル １０ ｎＭＯＳチャネル領域 １１ ゲート酸化膜 １２ ゲート電極 １３ ＬＤＤ領域 １４ ポケット領域 １５ サイドウォール絶縁膜 １６ ｎ＋ソース・ドレイン領域 １７ ｎウェルコンタクト領域 １８ ｐ＋ソース・ドレイン領域 １９ ｐウェルコンタクト領域 ２０ 層間膜 ２１ コンタクトホール ２２ 金属配線

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ＳＯＩ構造の基板上に第１の素子形成領
    域及び第２の素子形成領域を区画するために素子分離領
    域を形成する工程と、前記第１及び第２の素子形成領域
    にゲート絶縁膜を形成する工程と、前記第１及び第２の
    素子形成領域に第１の導電型不純物及び第２の導電型不
    純物を導入して、少なくとも前記第１の素子形成領域に
    前記第１の導電型不純物により第１チャネル型トランジ
    スタのチャネル領域を及び前記第２の導電型不純物によ
    り前記第１チャネル型トランジスタのソース・ドレイン
    領域を形成する工程と、選択的に前記第２の素子形成領
    域に前記第２の導電型不純物及び前記第２の導電型不純
    物を導入して、前記第２の素子形成領域にそれぞれ第２
    チャネル型トランジスタのチャネル領域及びソース・ド
    レイン領域を形成する工程とを有することを特徴とする
    半導体装置の製造方法。
  2. 【請求項２】 前記第１の導電型不純物はＮ型であり、
    前記第２の導電型不純物はＰ型であり、前記第１チャネ
    ル型トランジスタはｎＭＯＳトランジスタであり、前記
    第２チャネル型トランジスタはｐＭＯＳトランジスタで
    あることを特徴とする請求項１記載の半導体装置の製造
    方法。
  3. 【請求項３】 前記第１の導電型不純物はＰ型であり、
    前記第２の導電型不純物はＮ型であり、前記第１チャネ
    ル型トランジスタはｐＭＯＳトランジスタであり、前記
    第２チャネル型トランジスタはｎＭＯＳトランジスタで
    あることを特徴とする請求項１記載の半導体装置の製造
    方法。
  4. 【請求項４】 ＳＯＩ構造の基板上に第１の素子形成領
    域及び第２の素子形成領域を区画するために素子分離領
    域を形成する工程と、前記第１及び第２の素子形成領域
    のそれぞれの一部にゲート絶縁膜を形成する工程と、前
    記第１及び第２の素子形成領域の前記ゲート絶縁膜上に
    ゲート電極を形成する工程と、前記第１及び第２の素子
    形成領域に第１の導電型不純物を導入して少なくとも前
    記第１の素子形成領域に第１チャネル型トランジスタの
    チャネル領域を形成する工程と、前記第１及び第２の素
    子形成領域に前記ゲート電極をマスクとして第２の導電
    型不純物を導電して、少なくとも前記第１の素子形成領
    域に前記第１チャネル型トランジスタのソース・ドレイ
    ン領域を形成する工程と、選択的に前記第２の素子形成
    領域に前記第２の導電型不純物を導入して前記第２の素
    子形成領域に第２チャネル型トランジスタのチャネル領
    域を形成する工程と、選択的に前記第２の素子形成領域
    に前記ゲート電極をマスクとして前記第２の導電型不純
    物を導入して、前記第２の素子形成領域に前記第２チャ
    ネル型トランジスタのソース・ドレイン領域を形成する
    工程とを有することを特徴とする半導体装置の製造方
    法。
  5. 【請求項５】 前記第１及び第２チャネル型トランジス
    タは、完全空乏化型絶縁ゲート型電界効果トランジスタ
    であることを特徴とする請求項１又は４記載の半導体装
    置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008527714A (ja) * 2005-01-06 2008-07-24 インターナショナル・ビジネス・マシーンズ・コーポレーション 補償されたカソード・コンタクトを使用する１マスク超階段接合バラクタの形成方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100582198B1 (ko) * 2000-02-24 2006-05-24 엘지.필립스 엘시디 주식회사 상보형 모스 박막트랜지스터의 제조방법
US6562676B1 (en) * 2001-12-14 2003-05-13 Advanced Micro Devices, Inc. Method of forming differential spacers for individual optimization of n-channel and p-channel transistors
US6764917B1 (en) * 2001-12-20 2004-07-20 Advanced Micro Devices, Inc. SOI device with different silicon thicknesses
US7416927B2 (en) * 2002-03-26 2008-08-26 Infineon Technologies Ag Method for producing an SOI field effect transistor
US7875931B2 (en) * 2006-04-28 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with isolation using impurity
CN102931092A (zh) * 2012-10-26 2013-02-13 哈尔滨工程大学 一种自对准soi fd mosfet形成方法
KR102113391B1 (ko) * 2018-05-03 2020-05-20 주세정 입체형상 제작키트

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4613885A (en) * 1982-02-01 1986-09-23 Texas Instruments Incorporated High-voltage CMOS process
JPH0727975B2 (ja) * 1984-01-25 1995-03-29 セイコーエプソン株式会社 相補型薄膜トランジスタの製造方法
US4956311A (en) * 1989-06-27 1990-09-11 National Semiconductor Corporation Double-diffused drain CMOS process using a counterdoping technique
JP3218511B2 (ja) * 1991-02-08 2001-10-15 富士通株式会社 Ｓｏｉ構造半導体装置の製造方法
JPH0575041A (ja) * 1991-09-10 1993-03-26 Sony Corp Ｃｍｏｓ半導体装置
JPH05267600A (ja) * 1992-03-19 1993-10-15 Fujitsu Ltd 半導体装置の製造方法
JP3181695B2 (ja) * 1992-07-08 2001-07-03 ローム株式会社 Ｓｏｉ基板を用いた半導体装置の製造方法
US5654213A (en) * 1995-10-03 1997-08-05 Integrated Device Technology, Inc. Method for fabricating a CMOS device
US5610087A (en) * 1995-11-09 1997-03-11 Taiwan Semiconductor Manufacturing Company Ltd. Method for fabricating narrow base width lateral bipolar junction transistor, on SOI layer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008527714A (ja) * 2005-01-06 2008-07-24 インターナショナル・ビジネス・マシーンズ・コーポレーション 補償されたカソード・コンタクトを使用する１マスク超階段接合バラクタの形成方法

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