JP3084523B2 - 半導体装置の製造方法 - Google Patents
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- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に埋込絶縁層を使用して隣接する素子間を
電気的に絶縁分離させる半導体装置の製造方法に関す
る。
法に係り、特に埋込絶縁層を使用して隣接する素子間を
電気的に絶縁分離させる半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】半導体装置の高集積化に従って隣接する
素子間の離隔距離が短くなり、該離隔距離の短縮に伴っ
て好ましくない電気的結合が発生し易くなる。このよう
な好ましくない電気的結合によって、例えばＣＭＯＳ(C
omplementaryMetal Oxide Semiconductor) では、ＮＭ
ＯＳとＰＭＯＳとの間に寄生バイポーラトランジスタが
形成されることによるラッチアップ(latch up)現象が発
生する。
素子間の離隔距離が短くなり、該離隔距離の短縮に伴っ
て好ましくない電気的結合が発生し易くなる。このよう
な好ましくない電気的結合によって、例えばＣＭＯＳ(C
omplementaryMetal Oxide Semiconductor) では、ＮＭ
ＯＳとＰＭＯＳとの間に寄生バイポーラトランジスタが
形成されることによるラッチアップ(latch up)現象が発
生する。
【０００３】かかる問題点を解決するために、半導体基
板上に形成された絶縁層上に、空乏領域(depletion lay
er) として用いられる単結晶シリコン層を薄く形成して
なるＳＯＩ(Silicon On Insulator)構造の半導体装置が
開発された。このＳＯＩ構造を持つ半導体装置は、ＳＩ
ＭＯＸ(Seperation by Implanted Oxygen)基板或いはＢ
ＥＳＯＩ(Bonded and EtchbackＳＯＩ) 基板などを用い
て形成される。前記ＳＩＭＯＸ基板は、半導体基板内に
酸素Ｏ2 或いは窒素Ｎをイオン注入して埋込絶縁層を形
成することによって作る。また、ＢＥＳＯＩ基板はＳｉ
Ｏ2 層或いはＳｉ3 Ｎ4 などの絶縁層の形成された２つ
の半導体基板を溶かしてくっつけた後、１つの半導体基
板を所定厚さになるようにエッチングして作る。
板上に形成された絶縁層上に、空乏領域(depletion lay
er) として用いられる単結晶シリコン層を薄く形成して
なるＳＯＩ(Silicon On Insulator)構造の半導体装置が
開発された。このＳＯＩ構造を持つ半導体装置は、ＳＩ
ＭＯＸ(Seperation by Implanted Oxygen)基板或いはＢ
ＥＳＯＩ(Bonded and EtchbackＳＯＩ) 基板などを用い
て形成される。前記ＳＩＭＯＸ基板は、半導体基板内に
酸素Ｏ2 或いは窒素Ｎをイオン注入して埋込絶縁層を形
成することによって作る。また、ＢＥＳＯＩ基板はＳｉ
Ｏ2 層或いはＳｉ3 Ｎ4 などの絶縁層の形成された２つ
の半導体基板を溶かしてくっつけた後、１つの半導体基
板を所定厚さになるようにエッチングして作る。
【０００４】前記ＳＯＩ構造を持つ半導体装置は、絶縁
層によって半導体基板と単結晶シリコン層を絶縁させて
ＰＮ接合を防止することにより、寄生バイポーラトラン
ジスタの形成のような好ましくない電気的結合を防止す
る。図５は従来の半導体装置の断面図である。図５にお
いて、半導体基板１１上に埋込絶縁層１３が形成され、
この埋込絶縁層１３上にＰ形不純物がドーピングされた
空乏領域１５が厚さ３００〜１５００オングストローム
程度に形成される。前記埋込絶縁層１３及び空乏領域１
５はＳＯＩ構造をなすもので、ＳＩＭＯＸ方法或いはＢ
Ｅ(Bonded and Etchback) 方法などで形成される。前記
埋込絶縁層１３及び空乏領域１５がＳＩＭＯＸ方法で形
成される場合には、半導体基板１１は空乏領域１５と同
一なＰ形が用いられ、ＢＥ方法で形成される場合には、
空乏領域１５とは無関係のＰ形或いはＮ形の半導体基板
１１が用いられる。
層によって半導体基板と単結晶シリコン層を絶縁させて
ＰＮ接合を防止することにより、寄生バイポーラトラン
ジスタの形成のような好ましくない電気的結合を防止す
る。図５は従来の半導体装置の断面図である。図５にお
いて、半導体基板１１上に埋込絶縁層１３が形成され、
この埋込絶縁層１３上にＰ形不純物がドーピングされた
空乏領域１５が厚さ３００〜１５００オングストローム
程度に形成される。前記埋込絶縁層１３及び空乏領域１
５はＳＯＩ構造をなすもので、ＳＩＭＯＸ方法或いはＢ
Ｅ(Bonded and Etchback) 方法などで形成される。前記
埋込絶縁層１３及び空乏領域１５がＳＩＭＯＸ方法で形
成される場合には、半導体基板１１は空乏領域１５と同
一なＰ形が用いられ、ＢＥ方法で形成される場合には、
空乏領域１５とは無関係のＰ形或いはＮ形の半導体基板
１１が用いられる。
【０００５】空乏領域１５内に素子の活性領域を限定す
るフィールド酸化膜１７が形成される。前記フィールド
酸化膜１７は、埋込絶縁層１３と接触するように形成さ
れて、空乏領域１５からなる素子の活性領域が、隣接す
る活性領域と電気的に完全に絶縁されるようにする。空
乏領域１５上にゲート酸化膜１９が形成され、このゲー
ト酸化膜１９上にゲート２１が形成される。
るフィールド酸化膜１７が形成される。前記フィールド
酸化膜１７は、埋込絶縁層１３と接触するように形成さ
れて、空乏領域１５からなる素子の活性領域が、隣接す
る活性領域と電気的に完全に絶縁されるようにする。空
乏領域１５上にゲート酸化膜１９が形成され、このゲー
ト酸化膜１９上にゲート２１が形成される。
【０００６】そして、空乏領域１５内のゲート２１の両
側に、ヒ素Ａｓ，アンチモンＳｂ，或いは燐ＰなどのＮ
形不純物が高濃度にドーピングされて、ソース及びドレ
イン領域として利用される不純物領域２３が形成され
る。この時、空乏領域１５の不純物領域２３の間はチャ
ネルとなる。前述した構造の半導体装置は、埋込絶縁層
１３上の空乏領域１５が厚さ３００〜１５００オングス
トローム程度に形成されるので、ゲート２１に０Ｖが印
加されるときにゲート２１の下部の空乏領域１５からな
るチャネルが完全に空乏され、これによってスレショル
ド電圧(threshold voltage) が定められる。
側に、ヒ素Ａｓ，アンチモンＳｂ，或いは燐ＰなどのＮ
形不純物が高濃度にドーピングされて、ソース及びドレ
イン領域として利用される不純物領域２３が形成され
る。この時、空乏領域１５の不純物領域２３の間はチャ
ネルとなる。前述した構造の半導体装置は、埋込絶縁層
１３上の空乏領域１５が厚さ３００〜１５００オングス
トローム程度に形成されるので、ゲート２１に０Ｖが印
加されるときにゲート２１の下部の空乏領域１５からな
るチャネルが完全に空乏され、これによってスレショル
ド電圧(threshold voltage) が定められる。
【０００７】図６〜図８は従来の半導体装置の製造工程
図である。図６を参照すると、半導体基板１１上の埋込
絶縁層１３上に厚さ３００〜１５００オングストローム
程度に形成されたＰ形の空乏領域１５の所定部分にＬＯ
ＣＯＳ(Local Oxidation of Silicon)などの方法で素子
の活性領域を限定するフィールド酸化膜１７を形成す
る。前記フィールド酸化膜１７は埋込絶縁層１３と接触
するように形成する。半導体基板１１上の埋込絶縁層１
３及び空乏領域１５はＳＩＭＯＫ方法或いはＢＥ方法で
形成される。埋込絶縁層１３及び空乏領域１５がＳＩＭ
ＯＸ方法で形成されるときには空乏領域１５と同一なＰ
形の半導体基板１１が用いられ、ＢＥ方法で形成される
ときにはＰ形或いはＮ形の半導体基板１１が用いられ
る。
図である。図６を参照すると、半導体基板１１上の埋込
絶縁層１３上に厚さ３００〜１５００オングストローム
程度に形成されたＰ形の空乏領域１５の所定部分にＬＯ
ＣＯＳ(Local Oxidation of Silicon)などの方法で素子
の活性領域を限定するフィールド酸化膜１７を形成す
る。前記フィールド酸化膜１７は埋込絶縁層１３と接触
するように形成する。半導体基板１１上の埋込絶縁層１
３及び空乏領域１５はＳＩＭＯＫ方法或いはＢＥ方法で
形成される。埋込絶縁層１３及び空乏領域１５がＳＩＭ
ＯＸ方法で形成されるときには空乏領域１５と同一なＰ
形の半導体基板１１が用いられ、ＢＥ方法で形成される
ときにはＰ形或いはＮ形の半導体基板１１が用いられ
る。
【０００８】図７を参照すると、空乏領域１５の表面に
熱酸化によってゲート酸化膜１９を形成する。そして、
フィールド酸化膜１７及びゲート酸化膜１９上に不純物
がドーピングされた非晶質シリコン或いは多結晶シリコ
ンを化学気相蒸着(ChamicalVapor Deposition :以下、
「ＣＶＤ」という) 方法で蒸着してから、空乏領域１５
の上側の所定部分にだけ残留するようにフォトリソグラ
フィ(photolithography)方法でパターニングして、ゲー
ト２１を形成する。
熱酸化によってゲート酸化膜１９を形成する。そして、
フィールド酸化膜１７及びゲート酸化膜１９上に不純物
がドーピングされた非晶質シリコン或いは多結晶シリコ
ンを化学気相蒸着(ChamicalVapor Deposition :以下、
「ＣＶＤ」という) 方法で蒸着してから、空乏領域１５
の上側の所定部分にだけ残留するようにフォトリソグラ
フィ(photolithography)方法でパターニングして、ゲー
ト２１を形成する。
【０００９】図８を参照すると、ゲート２１をマスクと
して空乏領域１５にヒ素Ａｓ或いは燐ＰなどのＮ形不純
物を高濃度にイオン注入して、ソース及びドレイン領域
として利用される不純物領域２３を形成する。この時、
空乏領域１５の不純物領域２３の間はチャネルとなる。
そして、空乏領域１５のチャネル下部に、燐Ｐ或いはヒ
素ＡｓなどのＮ形不純物が１×１０16〜１×１０17／cm
2の低濃度にドーピングされたカウンタドーピング層２
９が形成される。カウンタドーピング層２９は埋込絶縁
層１３と接触するように形成される。
して空乏領域１５にヒ素Ａｓ或いは燐ＰなどのＮ形不純
物を高濃度にイオン注入して、ソース及びドレイン領域
として利用される不純物領域２３を形成する。この時、
空乏領域１５の不純物領域２３の間はチャネルとなる。
そして、空乏領域１５のチャネル下部に、燐Ｐ或いはヒ
素ＡｓなどのＮ形不純物が１×１０16〜１×１０17／cm
2の低濃度にドーピングされたカウンタドーピング層２
９が形成される。カウンタドーピング層２９は埋込絶縁
層１３と接触するように形成される。
【００１０】
【発明が解決しようとする課題】しかし、従来のＳＯＩ
(Silicon On Insulator)構造の半導体装置においては、
空乏領域１５の厚さにばらつきが生じ、これによって、
空乏領域１５に含まれる不純物の量が一定にならないと
いう問題があった。かかる問題を解決するためには、カ
ウンタドーピング層２９の上端面によって空乏領域１５
の厚さが制限されるように、カウンタドーピング層２９
が空乏領域１５の表面から一定の深さの位置に形成され
るようにすれば良く、これによって、空乏領域１５に含
まれる不純物の量を一定でき、以て、静電容量及びスレ
ショルド電圧を一定にできる。
(Silicon On Insulator)構造の半導体装置においては、
空乏領域１５の厚さにばらつきが生じ、これによって、
空乏領域１５に含まれる不純物の量が一定にならないと
いう問題があった。かかる問題を解決するためには、カ
ウンタドーピング層２９の上端面によって空乏領域１５
の厚さが制限されるように、カウンタドーピング層２９
が空乏領域１５の表面から一定の深さの位置に形成され
るようにすれば良く、これによって、空乏領域１５に含
まれる不純物の量を一定でき、以て、静電容量及びスレ
ショルド電圧を一定にできる。
【００１１】従って、本発明の目的は、空乏領域が均一
な厚さに形成されない場合であっても、チャネルのスレ
ショルド電圧を一定にして素子特性が低下することを防
止し得る半導体装置の製造方法を提供することにある。
な厚さに形成されない場合であっても、チャネルのスレ
ショルド電圧を一定にして素子特性が低下することを防
止し得る半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体装置の製造方法は、半導体基板
上の埋込絶縁層上に第１導電型の空乏領域を形成する工
程と、前記空乏領域の所定部分にフィールド酸化膜を形
成する工程と、前記空乏領域の表面にゲート酸化膜を形
成し、前記ゲート酸化膜上にゲートを形成する工程と、
前記ゲートをマスクとして前記空乏領域内のゲートの両
側に第２導電型の不純物が高濃度にドーピングされた不
純物領域を形成し、該不純物領域の間の前記空乏領域を
チャンネルとする工程と、前記不純物領域間の前記空乏
領域の下部に、第２導電型の不純物が低濃度にドーピン
グされたカウンタドーピング層を前記埋込絶縁層と重畳
するように形成する工程と、を備えて構成される。
に、本発明による半導体装置の製造方法は、半導体基板
上の埋込絶縁層上に第１導電型の空乏領域を形成する工
程と、前記空乏領域の所定部分にフィールド酸化膜を形
成する工程と、前記空乏領域の表面にゲート酸化膜を形
成し、前記ゲート酸化膜上にゲートを形成する工程と、
前記ゲートをマスクとして前記空乏領域内のゲートの両
側に第２導電型の不純物が高濃度にドーピングされた不
純物領域を形成し、該不純物領域の間の前記空乏領域を
チャンネルとする工程と、前記不純物領域間の前記空乏
領域の下部に、第２導電型の不純物が低濃度にドーピン
グされたカウンタドーピング層を前記埋込絶縁層と重畳
するように形成する工程と、を備えて構成される。
【００１３】
【００１４】
【００１５】ここで、前記第２導電型の不純物をドーズ
５×１０11〜５×１０12／cm2 とエネルギー１００〜３
００ＫｅＶにイオン注入して前記カウンタドーピング層
を形成すると良い。
５×１０11〜５×１０12／cm2 とエネルギー１００〜３
００ＫｅＶにイオン注入して前記カウンタドーピング層
を形成すると良い。
【００１６】
【発明の実施の形態】以下、添付図面を参照して本発明
を詳細に説明する。図１は本発明による製造方法で製造
される半導体装置の断面図である。本発明の製造方法に
よる半導体装置は、半導体基板３１上に埋込絶縁層３３
が形成され、埋込絶縁層３３上にＰ形（第１導電型）不
純物のドーピングされた空乏領域３５が厚さ３００〜１
５００オングストローム程度に形成される。前記埋込絶
縁層３３及び空乏領域３５はＳＯＩ構造をなすもので、
ＳＩＭＯＸ方法或いはＢＥ(Bonded and Etchback) 方法
などで形成される。埋込絶縁層３３及び空乏領域３８が
ＳＩＭＯＸ方法で形成される場合には半導体基板３１は
空乏領域３５と同一なＰ形が用いられ、ＢＥ方法で形成
される場合には空乏領域３５とは無関係のＰ形或いはＮ
形の半導体基板３１が用いられる。また、空乏領域３５
がＰ形の不純物がドーピングされたものであると説明し
たが、Ｎ形の不純物をドーピングする構成であっても良
い。
を詳細に説明する。図１は本発明による製造方法で製造
される半導体装置の断面図である。本発明の製造方法に
よる半導体装置は、半導体基板３１上に埋込絶縁層３３
が形成され、埋込絶縁層３３上にＰ形（第１導電型）不
純物のドーピングされた空乏領域３５が厚さ３００〜１
５００オングストローム程度に形成される。前記埋込絶
縁層３３及び空乏領域３５はＳＯＩ構造をなすもので、
ＳＩＭＯＸ方法或いはＢＥ(Bonded and Etchback) 方法
などで形成される。埋込絶縁層３３及び空乏領域３８が
ＳＩＭＯＸ方法で形成される場合には半導体基板３１は
空乏領域３５と同一なＰ形が用いられ、ＢＥ方法で形成
される場合には空乏領域３５とは無関係のＰ形或いはＮ
形の半導体基板３１が用いられる。また、空乏領域３５
がＰ形の不純物がドーピングされたものであると説明し
たが、Ｎ形の不純物をドーピングする構成であっても良
い。
【００１７】空乏領域３５内に素子の活性領域を限定す
るフィールド酸化膜３７が形成される。前記フィールド
酸化膜３７は埋込絶縁層３３と接触するように形成され
て、空乏領域３５からなる素子の活性領域が、隣接活性
領域と電気的に完全に絶縁されるようにする。空乏領域
３５上にはゲート酸化膜４１が形成され、このゲート酸
化膜４１上にゲート４３が形成される。
るフィールド酸化膜３７が形成される。前記フィールド
酸化膜３７は埋込絶縁層３３と接触するように形成され
て、空乏領域３５からなる素子の活性領域が、隣接活性
領域と電気的に完全に絶縁されるようにする。空乏領域
３５上にはゲート酸化膜４１が形成され、このゲート酸
化膜４１上にゲート４３が形成される。
【００１８】そして、空乏領域３５内のゲート４３の両
側に、ヒ素Ａｓ，アンチモンＳｂ，或いは燐ＰなどのＮ
形（第２導電型）不純物が高濃度にドーピングされて、
ソース及びドレイン領域として利用される不純物領域４
５が形成される。この時、空乏領域３５の不純物領域４
５の間はチャネルとなる。そして、空乏領域３５のチャ
ネル下部に、燐Ｐ或いはヒ素ＡｓなどのＮ形不純物が１
×１０16〜１×１０17／cm2 の低濃度にドーピングされ
たカウンタドーピング層３９が形成される。カウンタド
ーピング層３９は埋込絶縁層３３と接触するように形成
され、空乏領域３５の表面から同一な深さに位置するの
で、チャネル厚さが均一になる。
側に、ヒ素Ａｓ，アンチモンＳｂ，或いは燐ＰなどのＮ
形（第２導電型）不純物が高濃度にドーピングされて、
ソース及びドレイン領域として利用される不純物領域４
５が形成される。この時、空乏領域３５の不純物領域４
５の間はチャネルとなる。そして、空乏領域３５のチャ
ネル下部に、燐Ｐ或いはヒ素ＡｓなどのＮ形不純物が１
×１０16〜１×１０17／cm2 の低濃度にドーピングされ
たカウンタドーピング層３９が形成される。カウンタド
ーピング層３９は埋込絶縁層３３と接触するように形成
され、空乏領域３５の表面から同一な深さに位置するの
で、チャネル厚さが均一になる。
【００１９】前述した構造の半導体装置によると、空乏
領域３５の形成時に厚さが不均一となっても、カウンタ
ドーピング層３９によって空乏領域３５に形成されるチ
ャネルの厚さを均一にできるので、チャネルのスレショ
ルド電圧を一定にすることができる。図２〜図４は本発
明の一実施例による半導体装置の製造工程図である。
領域３５の形成時に厚さが不均一となっても、カウンタ
ドーピング層３９によって空乏領域３５に形成されるチ
ャネルの厚さを均一にできるので、チャネルのスレショ
ルド電圧を一定にすることができる。図２〜図４は本発
明の一実施例による半導体装置の製造工程図である。
【００２０】図２を参照すると、半導体基板３１上の埋
込絶縁層３３上に３００〜１５００オングストロームの
厚さに形成されたＰ形（第１導電型）空乏領域３５の所
定部分にＬＯＣＯＳなどの方法によって素子の活性領域
を限定するフィールド酸化膜３７を形成する。前記フィ
ールド酸化膜３７は、空乏領域３５の間を電気的に絶縁
させるために、埋込絶縁層３３と接触されるように形成
する。半導体基板３１上に埋込絶縁層３３及び空乏領域
３５はＳＩＭＯＸ方法或いはＢＥ方法で形成される。埋
込絶縁層３３及び空乏領域３５がＳＩＭＯＸ方法で形成
されるときには空乏領域領域３５と同一なＰ形の半導体
基板３１が用いられ、ＢＥ方法で形成されるときにはＰ
形あるいはＮ形の半導体基板３１が用いられる。
込絶縁層３３上に３００〜１５００オングストロームの
厚さに形成されたＰ形（第１導電型）空乏領域３５の所
定部分にＬＯＣＯＳなどの方法によって素子の活性領域
を限定するフィールド酸化膜３７を形成する。前記フィ
ールド酸化膜３７は、空乏領域３５の間を電気的に絶縁
させるために、埋込絶縁層３３と接触されるように形成
する。半導体基板３１上に埋込絶縁層３３及び空乏領域
３５はＳＩＭＯＸ方法或いはＢＥ方法で形成される。埋
込絶縁層３３及び空乏領域３５がＳＩＭＯＸ方法で形成
されるときには空乏領域領域３５と同一なＰ形の半導体
基板３１が用いられ、ＢＥ方法で形成されるときにはＰ
形あるいはＮ形の半導体基板３１が用いられる。
【００２１】
【００２２】
【００２３】
【００２４】図３を参照すると、図２の工程後、空乏領
域３５の表面に熱酸化によってゲート酸化膜４１を形成
する。そして、フィールド酸化膜３７及びゲート酸化膜
４１上に不純物がドーピングされた非晶質シリコン或い
は多結晶シリコンをＣＶＤ方法で厚さ１５００〜３００
０オングストローム程度に蒸着してから、空乏領域３５
の上側の所定部分にだけ残留するようにフォトリスグラ
フィ方法でパターニングして、ゲート４３を形成する。
域３５の表面に熱酸化によってゲート酸化膜４１を形成
する。そして、フィールド酸化膜３７及びゲート酸化膜
４１上に不純物がドーピングされた非晶質シリコン或い
は多結晶シリコンをＣＶＤ方法で厚さ１５００〜３００
０オングストローム程度に蒸着してから、空乏領域３５
の上側の所定部分にだけ残留するようにフォトリスグラ
フィ方法でパターニングして、ゲート４３を形成する。
【００２５】図４を参照すると、ゲート４３をマスクと
して空乏領域３５にヒ素Ａｓ或いは燐ＰなどのＮ形不純
物をドーズ（打込イオン量）１×１０14〜５×１０15／
cm2程度とエネルギー（加速電圧）２０〜５０ＫｅＶ程
度にイオン注入して、ソース及びドレイン領域として利
用される不純物領域４５を形成する。この時、不純物領
域４５の間の空乏領域３５はチャネルとなる。
して空乏領域３５にヒ素Ａｓ或いは燐ＰなどのＮ形不純
物をドーズ（打込イオン量）１×１０14〜５×１０15／
cm2程度とエネルギー（加速電圧）２０〜５０ＫｅＶ程
度にイオン注入して、ソース及びドレイン領域として利
用される不純物領域４５を形成する。この時、不純物領
域４５の間の空乏領域３５はチャネルとなる。
【００２６】続けて、燐Ｐ或いはヒ素ＡｓなどのＮ形不
純物をドーズ（打込イオン量）５×１０11〜５×１０12
／cm2程度とエネルギー（加速電圧）１００〜３００Ｋ
ｅＶ程度にイオン注入した後、注入された不純物を熱処
理によって拡散させて、チャネル下部にカウンタドーピ
ング層３９を形成する。ここで、不純物イオンをエネル
ギー（加速電圧）１００〜３００ＫｅＶ程度に注入する
ので、注入プロファイルの投入領域Ｒｐが、ゲート４３
の形成された部分の下部には埋込絶縁層３３の空乏領域
３５の付近に位置し、ゲート４３の形成されていない部
分の下部には埋込絶縁層３３の半導体基板３１の付近に
位置するようになる。
純物をドーズ（打込イオン量）５×１０11〜５×１０12
／cm2程度とエネルギー（加速電圧）１００〜３００Ｋ
ｅＶ程度にイオン注入した後、注入された不純物を熱処
理によって拡散させて、チャネル下部にカウンタドーピ
ング層３９を形成する。ここで、不純物イオンをエネル
ギー（加速電圧）１００〜３００ＫｅＶ程度に注入する
ので、注入プロファイルの投入領域Ｒｐが、ゲート４３
の形成された部分の下部には埋込絶縁層３３の空乏領域
３５の付近に位置し、ゲート４３の形成されていない部
分の下部には埋込絶縁層３３の半導体基板３１の付近に
位置するようになる。
【００２７】故に、注入された不純物を拡散させるため
に熱処理すると、ゲート４３によって埋込絶縁層３３の
空乏領域３５の付近に注入された不純物が空乏領域３５
へ拡散される反面、ゲート４３が形成されていないから
埋込絶縁層３３の半導体基板３１の付近に注入された不
純物は空乏領域３５へ拡散されない。従って、カウンタ
ドーピング層３９はゲート４３の下部で拡散プロファイ
ル端部(profile tail)が空乏領域３５の下部と重畳する
ように形成される。
に熱処理すると、ゲート４３によって埋込絶縁層３３の
空乏領域３５の付近に注入された不純物が空乏領域３５
へ拡散される反面、ゲート４３が形成されていないから
埋込絶縁層３３の半導体基板３１の付近に注入された不
純物は空乏領域３５へ拡散されない。従って、カウンタ
ドーピング層３９はゲート４３の下部で拡散プロファイ
ル端部(profile tail)が空乏領域３５の下部と重畳する
ように形成される。
【００２８】尚、上記では、不純物領域４５を形成して
から、カウンタドーピング層３９を形成したが、カウン
タドーピング３９を形成してから、不純物領域４５を形
成することもできる。
から、カウンタドーピング層３９を形成したが、カウン
タドーピング３９を形成してから、不純物領域４５を形
成することもできる。
【００２９】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法によると、カウンタドーピング層によ
って空乏領域が一定の厚さを持つことになり、ドーピン
グされた不純物の量が一定になり、素子が一定のスレシ
ョルド電圧を持つようになって、素子特性が低下するこ
とを防止できるという効果がある。
体装置の製造方法によると、カウンタドーピング層によ
って空乏領域が一定の厚さを持つことになり、ドーピン
グされた不純物の量が一定になり、素子が一定のスレシ
ョルド電圧を持つようになって、素子特性が低下するこ
とを防止できるという効果がある。
【図１】本発明による半導体装置の断面図。
【図２】本発明の実施例による半導体装置の製造工程
図。
図。
【図３】本発明の実施例による半導体装置の製造工程
図。
図。
【図４】本発明の実施例による半導体装置の製造工程
図。
図。
【図５】従来の半導体装置の断面図。
【図６】従来の半導体装置の製造工程図。
【図７】従来の半導体装置の製造工程図。
【図８】従来の半導体装置の製造工程図。
３１ 半導体基板 ３３ 埋込絶縁層 ３５ 空乏領域 ３７ フィールド酸化膜 ３９ カウンタドーピング層 ４１ ゲート酸化膜 ４３ ゲート ４５ 不純物領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−50400（ＪＰ，Ａ) 特開 昭57−27066（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/762 H01L 27/08 331
Claims (2)
- 【請求項１】半導体基板上の埋込絶縁層上に第１導電型
の空乏領域を形成する工程と、 前記空乏領域の所定部分にフィールド酸化膜を形成する
工程と、 前記 空乏領域の表面にゲート酸化膜を形成し、前記ゲー
ト酸化膜上にゲートを形成する工程と、前記ゲートをマスクとして前記空乏領域内のゲートの両
側に第２導電型の不純物が高濃度にドーピングされた不
純物領域を形成し、該不純物領域の間の前記空乏領域を
チャンネルとする工程と、 前記不純物領域間の前記空乏領域の下部に、第２導電型
の不純物が低濃度にドーピングされたカウンタドーピン
グ層を前記埋込絶縁層と重畳するように形成する工程
と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項２】前記第２導電型の不純物をドーズ５×１０
11 〜５×１０ 12 ／cm 2 とエネルギー１００〜３００Ｋｅ
Ｖにイオン注入して前記カウンタドーピング層を形成す
ることを特徴とする請求項１記載の半導体装置の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970032608A KR100231133B1 (ko) | 1997-07-14 | 1997-07-14 | 반도체장치 및 그의 제조방법 |
| KR32608/1997 | 1997-07-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1187735A JPH1187735A (ja) | 1999-03-30 |
| JP3084523B2 true JP3084523B2 (ja) | 2000-09-04 |
Family
ID=19514363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10190065A Expired - Fee Related JP3084523B2 (ja) | 1997-07-14 | 1998-07-06 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6358805B2 (ja) |
| JP (1) | JP3084523B2 (ja) |
| KR (1) | KR100231133B1 (ja) |
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|---|---|---|---|---|
| US6617219B1 (en) * | 2001-02-15 | 2003-09-09 | Advanced Micro Devices, Inc. | Semiconductor device and method for lowering miller capacitance by modifying source/drain extensions for high speed microprocessors |
| DE102004038369B4 (de) * | 2004-08-06 | 2018-04-05 | Austriamicrosystems Ag | Hochvolt-NMOS-Transistor und Herstellungsverfahren |
| US7407850B2 (en) * | 2005-03-29 | 2008-08-05 | Texas Instruments Incorporated | N+ poly on high-k dielectric for semiconductor devices |
| CN104347509B (zh) * | 2013-08-01 | 2017-05-31 | 北大方正集团有限公司 | Cmos器件制造方法及cmos器件 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5241211A (en) * | 1989-12-20 | 1993-08-31 | Nec Corporation | Semiconductor device |
| US5854494A (en) * | 1991-02-16 | 1998-12-29 | Semiconductor Energy Laboratory Co., Ltd. | Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors |
| JPH0828520B2 (ja) * | 1991-02-22 | 1996-03-21 | 株式会社半導体エネルギー研究所 | 薄膜半導体装置およびその製法 |
| US5545571A (en) * | 1991-08-26 | 1996-08-13 | Semiconductor Energy Laboratory Co., Ltd. | Method of making TFT with anodic oxidation process using positive and negative voltages |
| US5532175A (en) * | 1995-04-17 | 1996-07-02 | Motorola, Inc. | Method of adjusting a threshold voltage for a semiconductor device fabricated on a semiconductor on insulator substrate |
| US5917219A (en) * | 1995-10-09 | 1999-06-29 | Texas Instruments Incorporated | Semiconductor devices with pocket implant and counter doping |
| US5719081A (en) * | 1995-11-03 | 1998-02-17 | Motorola, Inc. | Fabrication method for a semiconductor device on a semiconductor on insulator substrate using a two stage threshold adjust implant |
-
1997
- 1997-07-14 KR KR1019970032608A patent/KR100231133B1/ko not_active IP Right Cessation
-
1998
- 1998-07-06 JP JP10190065A patent/JP3084523B2/ja not_active Expired - Fee Related
- 1998-07-14 US US09/114,934 patent/US6358805B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH1187735A (ja) | 1999-03-30 |
| KR19990009998A (ko) | 1999-02-05 |
| KR100231133B1 (ko) | 1999-11-15 |
| US6358805B2 (en) | 2002-03-19 |
| US20010019862A1 (en) | 2001-09-06 |
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