JP2729298B2 - Ｍｏｓ型トランジスタの製造法 - Google Patents
Ｍｏｓ型トランジスタの製造法Info
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- JP2729298B2 JP2729298B2 JP63038060A JP3806088A JP2729298B2 JP 2729298 B2 JP2729298 B2 JP 2729298B2 JP 63038060 A JP63038060 A JP 63038060A JP 3806088 A JP3806088 A JP 3806088A JP 2729298 B2 JP2729298 B2 JP 2729298B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はMOSトランジスタの高性能化および高信頼
性化に関するものである。
性化に関するものである。
従来、短チヤネルトランジスタのドレイン部の電界を
緩和する構造として第６図に示すようなドレイン・ソー
ス構造を有するLightly Doped Drain（LDD）トランジス
タがTSANG等により発表されている。（IEEE Transactio
n Electron Devices VOL.ED−29 1982）、第６図はＮチ
ヤネルLDDMOSトランジスタを示しており、ドレインは高
濃度のＮ型不純物拡散層（５）及び1017/cm3から1018/c
m3の中濃度のＮ型不純物層（４）から成りＮ型不純物拡
散層（４）の一部はポリシリコンから成るゲート電極
（３）下にゲート電極（３）の端から数百Å内側にあ
る。
緩和する構造として第６図に示すようなドレイン・ソー
ス構造を有するLightly Doped Drain（LDD）トランジス
タがTSANG等により発表されている。（IEEE Transactio
n Electron Devices VOL.ED−29 1982）、第６図はＮチ
ヤネルLDDMOSトランジスタを示しており、ドレインは高
濃度のＮ型不純物拡散層（５）及び1017/cm3から1018/c
m3の中濃度のＮ型不純物層（４）から成りＮ型不純物拡
散層（４）の一部はポリシリコンから成るゲート電極
（３）下にゲート電極（３）の端から数百Å内側にあ
る。
次にこのＮチヤネルLDDMOSトランジスタの製造方法に
ついて第７図を用いて説明する。Ｐ型半導体基板（１）
上にゲート酸化膜（２）とポリシリコンから成るゲート
電極（３）を形成し（図７−１）、リン又はヒソ等のＮ
型不純物をゲート電極（３）をマスクとして、半導体基
板（１）に〜1013/cm2のドーズ量をイオン注入し（図７
−２）、続いてCVD（Chemical Vapor Deposition）法に
より酸化膜（６）を形成し（図７−３）、異方性エツチ
ングにより酸化膜（６）をゲート電極（３）の側壁にの
み残してサンドウオール（６′）を形成し（図７−
４）、ゲート電極（３）及びゲート電極（３）の側壁に
残つた酸化膜（６）′をマスクとして高濃度のＮ型不純
物を注入する。この後熱処理を加えて注入された不純物
（４），（５）を活性化させて最終的に第６図に示すよ
うな不純物プロフアイルが得られる。
ついて第７図を用いて説明する。Ｐ型半導体基板（１）
上にゲート酸化膜（２）とポリシリコンから成るゲート
電極（３）を形成し（図７−１）、リン又はヒソ等のＮ
型不純物をゲート電極（３）をマスクとして、半導体基
板（１）に〜1013/cm2のドーズ量をイオン注入し（図７
−２）、続いてCVD（Chemical Vapor Deposition）法に
より酸化膜（６）を形成し（図７−３）、異方性エツチ
ングにより酸化膜（６）をゲート電極（３）の側壁にの
み残してサンドウオール（６′）を形成し（図７−
４）、ゲート電極（３）及びゲート電極（３）の側壁に
残つた酸化膜（６）′をマスクとして高濃度のＮ型不純
物を注入する。この後熱処理を加えて注入された不純物
（４），（５）を活性化させて最終的に第６図に示すよ
うな不純物プロフアイルが得られる。
次に従来のLDD構造の原理について説明する。トラン
ジスタのソース（5a）及び基板（１）は0Vの電位に接地
されており、ドレイン（5b）は電源電圧（例えば5V）が
与えられる。このためＮ型のドレイン部（4b）、（5b）
とＰ型半導体基板（１）とのPN接合には逆バイアスが与
えられ高電界が発生する。
ジスタのソース（5a）及び基板（１）は0Vの電位に接地
されており、ドレイン（5b）は電源電圧（例えば5V）が
与えられる。このためＮ型のドレイン部（4b）、（5b）
とＰ型半導体基板（１）とのPN接合には逆バイアスが与
えられ高電界が発生する。
このドレイン電界は空乏層の幅を大きくすればする程
電界は緩和する。PN接合の空乏層の幅は で与えられる。ここでNAは基板のアクセプタ濃度、NDは
Ｎ型拡散層のDonorの濃度で、εＳは半導体の誘電率、
ｇは電荷量、ωは空乏層の幅である。Ｎ型の不純物濃度
がＰ型半導体の不純物濃度よりも著るしく高い場合、即
ちND≫NAの時空乏層の幅は となり、Ｎ型の不純物濃度とＰ型半導体基板の濃度が等
しい時、即わちNA＝NDの時空乏層の幅は となり、低濃度のN-層をもつほど、PN接合の電界が下が
る。第６図に示す従来のLDDトランジスタは基板（１）
と高濃度のＮ型不純物拡散層（５）とのPN接合部の間に
中濃度の不純物濃度（４）を設ける事により電界が緩和
されたMOS構造を実現している。
電界は緩和する。PN接合の空乏層の幅は で与えられる。ここでNAは基板のアクセプタ濃度、NDは
Ｎ型拡散層のDonorの濃度で、εＳは半導体の誘電率、
ｇは電荷量、ωは空乏層の幅である。Ｎ型の不純物濃度
がＰ型半導体の不純物濃度よりも著るしく高い場合、即
ちND≫NAの時空乏層の幅は となり、Ｎ型の不純物濃度とＰ型半導体基板の濃度が等
しい時、即わちNA＝NDの時空乏層の幅は となり、低濃度のN-層をもつほど、PN接合の電界が下が
る。第６図に示す従来のLDDトランジスタは基板（１）
と高濃度のＮ型不純物拡散層（５）とのPN接合部の間に
中濃度の不純物濃度（４）を設ける事により電界が緩和
されたMOS構造を実現している。
従来のLDDMOSトランジスタは以上のように構成されて
いるので中濃度のＮ型不純物層（4a）がソース間にも形
成され、MOSトランジスタのソース領域における寄生抵
抗が大きくなり、電流駆動能力が落ちるという問題点が
有つた。
いるので中濃度のＮ型不純物層（4a）がソース間にも形
成され、MOSトランジスタのソース領域における寄生抵
抗が大きくなり、電流駆動能力が落ちるという問題点が
有つた。
また従来のLDDMOSトランジスタのドレインの構造では
中濃度のＮ型不純物拡散層（4b）の表面で熱平衡状態よ
りも大きいエネルギを有するホツトキヤリアが生成さ
れ、発生したホツトキヤリアがMOSトランジスタのゲー
ト電極（３）の側壁に形成されたサイドウオール
（６′）に注入され、その結果N-層（4b）の表面が空乏
化され、N-部の抵抗が上がり、MOSトランジスタのドレ
イン特性が劣化する等の信頼性上の問題点が有つた。
中濃度のＮ型不純物拡散層（4b）の表面で熱平衡状態よ
りも大きいエネルギを有するホツトキヤリアが生成さ
れ、発生したホツトキヤリアがMOSトランジスタのゲー
ト電極（３）の側壁に形成されたサイドウオール
（６′）に注入され、その結果N-層（4b）の表面が空乏
化され、N-部の抵抗が上がり、MOSトランジスタのドレ
イン特性が劣化する等の信頼性上の問題点が有つた。
この発明は上記のような問題点を解消するためになさ
れたものでMOSトランジスタのドレイン部の電界を緩和
できるとともにMOSトランジスタの電流駆動能力を落と
さずにホツトキヤリアによる素子の劣化を大幅に抑制で
きる改良型LDDMOSトランジスタを得ることを目的とす
る。
れたものでMOSトランジスタのドレイン部の電界を緩和
できるとともにMOSトランジスタの電流駆動能力を落と
さずにホツトキヤリアによる素子の劣化を大幅に抑制で
きる改良型LDDMOSトランジスタを得ることを目的とす
る。
［課題を解決するための手段］ この発明に従うMOS型トランジスタの製造法は、互い
に隣接して形成される高濃度不純物層と中濃度不純物層
とからなる、１対のソース／ドレイン領域を有するMOS
型トランジスタを製造する方法にかかる。まず、半導体
基板の上にゲート電極を形成する。上記ゲート電極をマ
スクとして、上記半導体基板の表面に、上記半導体基板
の法線方向に対して20〜80゜の注入角度で、および所定
のエネルギでイオン注入し、それによって、上記半導体
基板の表面中に、その先端が上記ゲート電極の下にもぐ
り込んだ上記中濃度不純物層を形成する。上記注入角度
および注入エネルギは、上記中濃度不純物層と上記ゲー
ト電極とのオーバーラップ量が0.1〜0.4μｍになるよう
に選ばれている。その後、ゲート電極の両端にサイドウ
ォールを形成する。上記サイドウォールをマスクにし
て、上記半導体基板の表面に、上記半導体基板の法線方
向に対して20〜80゜の注入角度でイオン注入し、それに
よって、その先端が上記ゲート電極の端と一致する上記
高濃度不純物層を形成する。
に隣接して形成される高濃度不純物層と中濃度不純物層
とからなる、１対のソース／ドレイン領域を有するMOS
型トランジスタを製造する方法にかかる。まず、半導体
基板の上にゲート電極を形成する。上記ゲート電極をマ
スクとして、上記半導体基板の表面に、上記半導体基板
の法線方向に対して20〜80゜の注入角度で、および所定
のエネルギでイオン注入し、それによって、上記半導体
基板の表面中に、その先端が上記ゲート電極の下にもぐ
り込んだ上記中濃度不純物層を形成する。上記注入角度
および注入エネルギは、上記中濃度不純物層と上記ゲー
ト電極とのオーバーラップ量が0.1〜0.4μｍになるよう
に選ばれている。その後、ゲート電極の両端にサイドウ
ォールを形成する。上記サイドウォールをマスクにし
て、上記半導体基板の表面に、上記半導体基板の法線方
向に対して20〜80゜の注入角度でイオン注入し、それに
よって、その先端が上記ゲート電極の端と一致する上記
高濃度不純物層を形成する。
［作用］ この発明に従うMOS型トランジスタの製造法によれ
ば、中濃度不純物層を、ゲート電極をマスクとして、半
導体基板の表面に、上記中濃度不純物層と上記ゲート電
極とのオーラーラップ量が0.1〜0.4μｍになるように選
ばれた、半導体基板の法線方向に対して20〜80゜の注入
角度および注入エネルギでイオン注入することによって
形成しているので、その先端がゲート電極の下に完全に
もぐり込み、そのオーバーラップ量が0.1〜0.4μｍにさ
れた中濃度不純物層を形成することができる。また、高
濃度不純物層を、ゲート電極の両端に設けられたサイド
ウォールをマスクにして、半導体基板の表面に、半導体
基板の法線方向に対して20〜80゜の注入角度でイオン注
入することによって形成するので、高濃度不純物層の先
端をゲート電極の端と一致させることができる。
ば、中濃度不純物層を、ゲート電極をマスクとして、半
導体基板の表面に、上記中濃度不純物層と上記ゲート電
極とのオーラーラップ量が0.1〜0.4μｍになるように選
ばれた、半導体基板の法線方向に対して20〜80゜の注入
角度および注入エネルギでイオン注入することによって
形成しているので、その先端がゲート電極の下に完全に
もぐり込み、そのオーバーラップ量が0.1〜0.4μｍにさ
れた中濃度不純物層を形成することができる。また、高
濃度不純物層を、ゲート電極の両端に設けられたサイド
ウォールをマスクにして、半導体基板の表面に、半導体
基板の法線方向に対して20〜80゜の注入角度でイオン注
入することによって形成するので、高濃度不純物層の先
端をゲート電極の端と一致させることができる。
［発明の実施例］ 以下、この発明の一実施例を図について説明する。第
１図において、（１）は半導体基板、（２）はゲート絶
縁膜、（３）はゲート電極、（４）は中濃度不純物層、
（５）は高濃度不純物層、（６）′はゲート電極の端に
設けられたサイドウオールである。
１図において、（１）は半導体基板、（２）はゲート絶
縁膜、（３）はゲート電極、（４）は中濃度不純物層、
（５）は高濃度不純物層、（６）′はゲート電極の端に
設けられたサイドウオールである。
本発明のMOSトランジスタは、第１図のように構成さ
れているので、中濃度不純物層（4a）（4b）はゲート電
極（３）に完全に覆れており、また高濃度不純物層（5
a）（5b）の端は、ゲート電極（３）の譚と一致してい
る。このため、ゲート電極に印加された正の電圧によつ
て中濃度不純物層（4a）（4b）の表面におけるキヤリア
濃度が増加する。第２図はこの様子をデバイス・シミユ
レーターで解析したものであり、ソース端近傍のシリコ
ン基板表面でのキヤリアの濃度を示している。中濃度不
純物層N-（4a）の表面不純物濃度は、約1017/cm3程度で
ある。従来法のLDDMOSトランジスタではゲート電極に5V
印加しても、N-層はゲート電極に覆れていないため、表
面でのキヤリア濃度は約1018/cm3程度までしか上昇せ
ず、チヤネル領域のキヤリア濃度（約1019/cm3）より一
桁程度濃度が低い。このキヤリア濃度の低い領域が抵抗
として作用し、ドレイン電流の駆動能力を低下させる原
因となつていた。一方、本発明の実施例では、N-層がゲ
ート電極に覆れた構造になつているためゲート電極に5V
印加すると、キヤリア濃度は約1019/cm3程度にまで上昇
し、チヤネル領域のキヤリア濃度とほぼ等しくなる。こ
うしてN-層が抵抗として作用することがなくなり、ドレ
イン電流の駆動能力が大幅に向上する。第３図はドレイ
ン電流の駆動能力をゲート長Ｌ＝0.5μm,ゲート幅ｗ＝1
0μm,酸化膜厚＝10mmのトランジスタについて従来法と
本発明とを比較したものであり、ドレイン電圧VD＝5v、
ゲート電圧VG＝5vのときのドレイン電圧IDが、従来法で
は3.3mAであつたものが本発明では4mAまで増加してい
る。
れているので、中濃度不純物層（4a）（4b）はゲート電
極（３）に完全に覆れており、また高濃度不純物層（5
a）（5b）の端は、ゲート電極（３）の譚と一致してい
る。このため、ゲート電極に印加された正の電圧によつ
て中濃度不純物層（4a）（4b）の表面におけるキヤリア
濃度が増加する。第２図はこの様子をデバイス・シミユ
レーターで解析したものであり、ソース端近傍のシリコ
ン基板表面でのキヤリアの濃度を示している。中濃度不
純物層N-（4a）の表面不純物濃度は、約1017/cm3程度で
ある。従来法のLDDMOSトランジスタではゲート電極に5V
印加しても、N-層はゲート電極に覆れていないため、表
面でのキヤリア濃度は約1018/cm3程度までしか上昇せ
ず、チヤネル領域のキヤリア濃度（約1019/cm3）より一
桁程度濃度が低い。このキヤリア濃度の低い領域が抵抗
として作用し、ドレイン電流の駆動能力を低下させる原
因となつていた。一方、本発明の実施例では、N-層がゲ
ート電極に覆れた構造になつているためゲート電極に5V
印加すると、キヤリア濃度は約1019/cm3程度にまで上昇
し、チヤネル領域のキヤリア濃度とほぼ等しくなる。こ
うしてN-層が抵抗として作用することがなくなり、ドレ
イン電流の駆動能力が大幅に向上する。第３図はドレイ
ン電流の駆動能力をゲート長Ｌ＝0.5μm,ゲート幅ｗ＝1
0μm,酸化膜厚＝10mmのトランジスタについて従来法と
本発明とを比較したものであり、ドレイン電圧VD＝5v、
ゲート電圧VG＝5vのときのドレイン電圧IDが、従来法で
は3.3mAであつたものが本発明では4mAまで増加してい
る。
また、ドレイン端での高電界のため衝突イオン化によ
りキヤリアが発生する。第４図に示すように、従来法で
はキヤリアの発生領域が、ゲート電極端に設けたサイド
ウオールの直下になり、発生したキヤリアがサイドウオ
ールに注入されて、N-層の空乏化を引き起し、電流駆動
能力をさらに悪化させるという信頼性上の問題をかかえ
ていた。一方、本発明ではキヤリアの発生領域が、サイ
ドウオール直下から、ゲート直下へ移行するため、上述
した問題がなくなり、信頼性を飛躍的に向上させる。
りキヤリアが発生する。第４図に示すように、従来法で
はキヤリアの発生領域が、ゲート電極端に設けたサイド
ウオールの直下になり、発生したキヤリアがサイドウオ
ールに注入されて、N-層の空乏化を引き起し、電流駆動
能力をさらに悪化させるという信頼性上の問題をかかえ
ていた。一方、本発明ではキヤリアの発生領域が、サイ
ドウオール直下から、ゲート直下へ移行するため、上述
した問題がなくなり、信頼性を飛躍的に向上させる。
つぎに、本発明の構造を実現する製造法について述べ
る。第５図は、本発明の一実施例による半導体装置の製
造法を示す工程断面図である。Ｐ型半導体基板（１）上
にゲート酸化膜（２）とポリシリコンから成るゲート電
極（３）を形成する（第５図（Ａ））。N-層を形成する
ためゲート電極（３）をマスクとしてリンをイオン注入
するが、この際、イオンビームの入射角を基板の法線方
向に対して、例えば50゜傾けてイオン注入する（第５図
（Ｂ））。またソースとドレインの不純物分布が対称に
なるように、ウエハの中心軸のまわりにウエハを自転さ
せる。こうして、ゲート電極の両端の下にN-層をもぐら
せた構造を形成することができる。N-層とゲート電極と
がオーバーラツプする長さはリンのイオン注入エネルギ
ーと、イオンビームの入射角とで決めることができる。
一例として、リン・イオンのエネルギーを100KeV,入射
角を50゜に設定すると、オーラーラツプする長さは約0.
19μｍとなる。続いて、CVD（Chemical Vapor Dopositi
on法）により、酸化膜（６）を堆積し（第５図
（Ｃ））、異方性エツチングにより酸化膜（６）をエツ
チングすると、ゲート電極（３）の側壁にサイドウオー
ル（６′）が形成される（第５図（Ｄ））。N+層を形成
するため、ゲート電極（３）とサイドウオール（６′）
をマスクとして、例えばヒ素を高濃度にイオン注入す
る。この際、N-層の形成の場合と同じように、ウエハを
回転させながら斜め方向からイオン注入することにより
（第５図（Ｅ）、サイドウオールの幅に相当する長さだ
けN+層をもぐらせた構造にすることができる。このあ
と、イオン注入された不純物が熱拡散しない程度の温度
と時間で熱処理を加え、注入された不純物を活性化させ
て、最終的に第５図（Ｆ）に示すようなN-（4a）（4b）
とN+層（5a）（5b）を有するLDDMOSトランジスタを製造
することができる。
る。第５図は、本発明の一実施例による半導体装置の製
造法を示す工程断面図である。Ｐ型半導体基板（１）上
にゲート酸化膜（２）とポリシリコンから成るゲート電
極（３）を形成する（第５図（Ａ））。N-層を形成する
ためゲート電極（３）をマスクとしてリンをイオン注入
するが、この際、イオンビームの入射角を基板の法線方
向に対して、例えば50゜傾けてイオン注入する（第５図
（Ｂ））。またソースとドレインの不純物分布が対称に
なるように、ウエハの中心軸のまわりにウエハを自転さ
せる。こうして、ゲート電極の両端の下にN-層をもぐら
せた構造を形成することができる。N-層とゲート電極と
がオーバーラツプする長さはリンのイオン注入エネルギ
ーと、イオンビームの入射角とで決めることができる。
一例として、リン・イオンのエネルギーを100KeV,入射
角を50゜に設定すると、オーラーラツプする長さは約0.
19μｍとなる。続いて、CVD（Chemical Vapor Dopositi
on法）により、酸化膜（６）を堆積し（第５図
（Ｃ））、異方性エツチングにより酸化膜（６）をエツ
チングすると、ゲート電極（３）の側壁にサイドウオー
ル（６′）が形成される（第５図（Ｄ））。N+層を形成
するため、ゲート電極（３）とサイドウオール（６′）
をマスクとして、例えばヒ素を高濃度にイオン注入す
る。この際、N-層の形成の場合と同じように、ウエハを
回転させながら斜め方向からイオン注入することにより
（第５図（Ｅ）、サイドウオールの幅に相当する長さだ
けN+層をもぐらせた構造にすることができる。このあ
と、イオン注入された不純物が熱拡散しない程度の温度
と時間で熱処理を加え、注入された不純物を活性化させ
て、最終的に第５図（Ｆ）に示すようなN-（4a）（4b）
とN+層（5a）（5b）を有するLDDMOSトランジスタを製造
することができる。
なお、上記実施例では、Ｎチヤネル型MOSトランジス
タについて説明したが、導電型を変えることにより、Ｐ
チヤネル型MOSトランジスタについても同様の効果を奏
し、また、Ｎチヤネル型とＰチヤネル型を有するCMOS型
半導体装置についても同様の製法をとることができる。
タについて説明したが、導電型を変えることにより、Ｐ
チヤネル型MOSトランジスタについても同様の効果を奏
し、また、Ｎチヤネル型とＰチヤネル型を有するCMOS型
半導体装置についても同様の製法をとることができる。
以上、この発明を、具体的数値を用いて説明したが、
この発明は、これに限定されるものではなく、次の実施
態様で実施できる。
この発明は、これに限定されるものではなく、次の実施
態様で実施できる。
すなわち、中濃度不純物層の形成に際して、ゲート電
極をイオン注入のマスクとして使用し、イオンビームの
入射角を半導体基板の法線方向に対して、傾けてイオン
注入し、中濃度不純物層の先端がゲート電極の下にもぐ
り込んだ構造とするとともに、ゲート電極の両端に絶縁
膜のサイド・ウォールを形成した後、このサイド・ウォ
ールをイオン注入マスクとして使用し、イオンビームの
入射角を半導体基板の法線方向に対して傾けてイオン注
入し、高濃度不純物層の先端がゲート電極の端に一致し
た製造のMOSトランジスタを形成する。この場合、上記
中濃度不純物層、および上記高濃度不純物層の形成に際
して、イオン注入の入射角を、半導体機番の法線方向に
対して、20〜80゜の間に任意の角度に設定し、かつ、イ
オン注入中にウェハの中心軸の回りにウェハを自転させ
ることにより、ゲート電極端部におけるソース／ドレイ
ン領域の不純物分布を左右対称な構造にする。
極をイオン注入のマスクとして使用し、イオンビームの
入射角を半導体基板の法線方向に対して、傾けてイオン
注入し、中濃度不純物層の先端がゲート電極の下にもぐ
り込んだ構造とするとともに、ゲート電極の両端に絶縁
膜のサイド・ウォールを形成した後、このサイド・ウォ
ールをイオン注入マスクとして使用し、イオンビームの
入射角を半導体基板の法線方向に対して傾けてイオン注
入し、高濃度不純物層の先端がゲート電極の端に一致し
た製造のMOSトランジスタを形成する。この場合、上記
中濃度不純物層、および上記高濃度不純物層の形成に際
して、イオン注入の入射角を、半導体機番の法線方向に
対して、20〜80゜の間に任意の角度に設定し、かつ、イ
オン注入中にウェハの中心軸の回りにウェハを自転させ
ることにより、ゲート電極端部におけるソース／ドレイ
ン領域の不純物分布を左右対称な構造にする。
さらに、上記中濃度不純物層がゲート電極とオーバー
ラップする量を0.1〜0.4μｍにする。
ラップする量を0.1〜0.4μｍにする。
なお、好ましい実施態様によれば、上記高濃度不純物
層がゲート電極の両端に形成した絶縁膜のサイド・ウォ
ールとオーバーラップする量を、サイド・ウォールの幅
と等しくすることにより、高濃度不純物層の先端がゲー
ト電極の端に一致した構造のMOS型トランジスタを形成
する。
層がゲート電極の両端に形成した絶縁膜のサイド・ウォ
ールとオーバーラップする量を、サイド・ウォールの幅
と等しくすることにより、高濃度不純物層の先端がゲー
ト電極の端に一致した構造のMOS型トランジスタを形成
する。
この発明のさらに好ましい実施態様によれば、上記中
濃度不純物層を形成する不純物としてリンを、または上
記高濃度不純物層を形成する不純物としてヒ素を用い
る。
濃度不純物層を形成する不純物としてリンを、または上
記高濃度不純物層を形成する不純物としてヒ素を用い
る。
［発明の効果］ 以上のように、この発明によれば、N-層およびN+層の
形成に、半導体基板の法線方向に対して20〜80゜の注入
角度および注入エネルギでイオン注入する方法を用いる
ことにより、N-層がゲート電極と0.1〜0.3μｍ程度オー
バーラップし、N+層がゲート電極端と整合した構造のLD
DMOSトランジスタを形成することができ、電流駆動能力
の大幅な向上と、信頼性の向上が図られたMOS型トラン
ジスタが得られるという効果を奏する。
形成に、半導体基板の法線方向に対して20〜80゜の注入
角度および注入エネルギでイオン注入する方法を用いる
ことにより、N-層がゲート電極と0.1〜0.3μｍ程度オー
バーラップし、N+層がゲート電極端と整合した構造のLD
DMOSトランジスタを形成することができ、電流駆動能力
の大幅な向上と、信頼性の向上が図られたMOS型トラン
ジスタが得られるという効果を奏する。
第１図は、この発明の一実施例に係る方法によって得ら
れた半導体装置の断面図である。第２図は従来法と本発
明によるN-層のキヤリア濃度の比較を示す線図、第３図
は従来法と本発明によるトランジスタの電流−電圧特性
図、第４図は衝突イオン化によるキヤリアの発生箇所を
示す図、第５図はこの発明の一実施例による半導体装置
の製造法を示す工程断面図、第６図は従来法のLDDMOSト
ランジスタを示す断面図、第７図は従来のLDDMOSトラン
ジスタの製造法を示す工程断面図である。 （１）は半導体基板、（２）はゲート絶縁膜、（３）は
ゲート電極、（４）はN-層、（５）はN+層、（６）はサ
イドウオールを示す。 なお、図中、同一符号は同一又は相当部分を示す。
れた半導体装置の断面図である。第２図は従来法と本発
明によるN-層のキヤリア濃度の比較を示す線図、第３図
は従来法と本発明によるトランジスタの電流−電圧特性
図、第４図は衝突イオン化によるキヤリアの発生箇所を
示す図、第５図はこの発明の一実施例による半導体装置
の製造法を示す工程断面図、第６図は従来法のLDDMOSト
ランジスタを示す断面図、第７図は従来のLDDMOSトラン
ジスタの製造法を示す工程断面図である。 （１）は半導体基板、（２）はゲート絶縁膜、（３）は
ゲート電極、（４）はN-層、（５）はN+層、（６）はサ
イドウオールを示す。 なお、図中、同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−293773（ＪＰ，Ａ) 特開 昭62−293776（ＪＰ，Ａ) 特開 昭62−122170（ＪＰ，Ａ) 特開 昭62−229933（ＪＰ，Ａ)
Claims (1)
- 【請求項１】互いに隣接して形成された高濃度不純物層
と中濃度不純物層とからなる、１対のソース／ドレイン
領域を有するMOS型トランジスタを製造する方法であっ
て、 半導体基板の上にゲート電極を形成する工程と、 前記ゲート電極をマスクとして、前記半導体基板の表面
に、前記半導体基板の法線方向に対して20〜80゜の注入
角度でおよび所定の注入エネルギでイオン注入し、それ
によって、前記半導体基板の表面中に、その先端が前記
ゲート電極の下にもぐり込んだ前記中濃度不純物層を形
成する工程と、を備え、 前記注入角度および注入エネルギは、前記中濃度不純物
層と前記ゲート電極とのオーバーラップ量が0.1〜0.4μ
ｍになるように選ばれており、 当該方法は、さらに 前記ゲート電極の両端にサイドウォールを形成する工程
と、 前記サイドウォールをマスクにして、前記半導体基板の
表面に、前記半導体基板の法線方向に対して20〜80゜の
注入角度でイオン注入し、それによって、その先端が前
記ゲート電極の端と一致する前記高濃度不純物層を形成
する工程と、 を備えたMOS型トランジスタの製造法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038060A JP2729298B2 (ja) | 1988-02-19 | 1988-02-19 | Ｍｏｓ型トランジスタの製造法 |
| US07/658,430 US5061975A (en) | 1988-02-19 | 1991-02-20 | MOS type field effect transistor having LDD structure |
| US07/747,589 US5258319A (en) | 1988-02-19 | 1991-08-20 | Method of manufacturing a MOS type field effect transistor using an oblique ion implantation step |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038060A JP2729298B2 (ja) | 1988-02-19 | 1988-02-19 | Ｍｏｓ型トランジスタの製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01212471A JPH01212471A (ja) | 1989-08-25 |
| JP2729298B2 true JP2729298B2 (ja) | 1998-03-18 |
Family
ID=12514955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63038060A Expired - Lifetime JP2729298B2 (ja) | 1988-02-19 | 1988-02-19 | Ｍｏｓ型トランジスタの製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2729298B2 (ja) |
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| JP2632101B2 (ja) * | 1990-11-05 | 1997-07-23 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JPH04255234A (ja) * | 1991-02-07 | 1992-09-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2899122B2 (ja) * | 1991-03-18 | 1999-06-02 | キヤノン株式会社 | 絶縁ゲートトランジスタ及び半導体集積回路 |
| US5532176A (en) * | 1992-04-17 | 1996-07-02 | Nippondenso Co., Ltd. | Process for fabricating a complementary MIS transistor |
| JP3474589B2 (ja) * | 1992-04-17 | 2003-12-08 | 株式会社デンソー | 相補型ｍｉｓトランジスタ装置 |
| JP2016207853A (ja) * | 2015-04-23 | 2016-12-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2703883B2 (ja) * | 1985-11-21 | 1998-01-26 | 日本電気株式会社 | Ｍｉｓトランジスタ及びその製造方法 |
| JPS62229933A (ja) * | 1986-03-31 | 1987-10-08 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62293773A (ja) * | 1986-06-13 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS62293776A (ja) * | 1986-06-13 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-02-19 JP JP63038060A patent/JP2729298B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01212471A (ja) | 1989-08-25 |
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