JPS62293773A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62293773A JPS62293773A JP61138501A JP13850186A JPS62293773A JP S62293773 A JPS62293773 A JP S62293773A JP 61138501 A JP61138501 A JP 61138501A JP 13850186 A JP13850186 A JP 13850186A JP S62293773 A JPS62293773 A JP S62293773A
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明は高密度・高速化・高信願性を備えた半導体集積
回路装置の製造方法に関するものである。
回路装置の製造方法に関するものである。
従来の技術
従来の半導体装置の製造方法では、プロセスフローの簡
略化を計るため、ソース／ドレイン領域を形成する工程
において、ゲート電極を形成した後、前記ゲート電極を
マスクとして不純物のイオン注入を行なうことにより、
セルファラインにてソース／ドレイン領域を形成してい
た。〔例えば、Ｐａｕｌ Ｊ、Ｔｓａｎｇ ｅｔａｌ、
’ Ｆａｂｒｉｃａｔｉｏｎ ｏｆ Ｈｉｇｈ −Ｐｅ
ｒｆｏｒｍａｎｃｅ ＬＤＤＦＩＣＴ’ｓ ｗｉｔｈ
０ｘｉｄｅ Ｓｉｄｅｗａｌｌ −８ｐａｃｅｒ Ｔｅ
ｃｈｎｏｌｏｇ７． ”Ｉ １１１ ＴＲＡＮＳＡＣＴ
ＩＯＮＳ ０ＮＥＬＫＣＴＲｏＮＤＥＶＩＣＥＳ（フイ
イイイ） ランサクションズオンエレクトロンデバイン
ズ）、ｖｏｂ。
略化を計るため、ソース／ドレイン領域を形成する工程
において、ゲート電極を形成した後、前記ゲート電極を
マスクとして不純物のイオン注入を行なうことにより、
セルファラインにてソース／ドレイン領域を形成してい
た。〔例えば、Ｐａｕｌ Ｊ、Ｔｓａｎｇ ｅｔａｌ、
’ Ｆａｂｒｉｃａｔｉｏｎ ｏｆ Ｈｉｇｈ −Ｐｅ
ｒｆｏｒｍａｎｃｅ ＬＤＤＦＩＣＴ’ｓ ｗｉｔｈ
０ｘｉｄｅ Ｓｉｄｅｗａｌｌ −８ｐａｃｅｒ Ｔｅ
ｃｈｎｏｌｏｇ７． ”Ｉ １１１ ＴＲＡＮＳＡＣＴ
ＩＯＮＳ ０ＮＥＬＫＣＴＲｏＮＤＥＶＩＣＥＳ（フイ
イイイ） ランサクションズオンエレクトロンデバイン
ズ）、ｖｏｂ。
ＥＤ−２９，ＮＯ，４、ＡＰＲＩＬ １９Ｂ２：）以
下ンこそのプロセスフローの一例としてｎ−ＭＯＳＬＤ
Ｄ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒ２Ｌｉｎ） ＦＩＴ
の形成法を第５図を用いて説明する。
下ンこそのプロセスフローの一例としてｎ−ＭＯＳＬＤ
Ｄ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒ２Ｌｉｎ） ＦＩＴ
の形成法を第５図を用いて説明する。
まずＰ型半導体基板２１に素子分離工程による絶縁膜及
びゲート酸化膜２の形成を行なった後、ポリシリコン膜
２３及び第１のＣＶ Ｄ −ＳｉＯ□膜２４全２４する
（第６図ａ）。ＣＶ Ｄ −Ｓｉｎ□膜２４上２４上ス
トでゲート電極のパターン出しを行なった後、反応性イ
オンエツチング（ＲＩＥ ）によりＣＶ Ｄ −５ｉｎ
２膜２４をエツチングする。
びゲート酸化膜２の形成を行なった後、ポリシリコン膜
２３及び第１のＣＶ Ｄ −ＳｉＯ□膜２４全２４する
（第６図ａ）。ＣＶ Ｄ −Ｓｉｎ□膜２４上２４上ス
トでゲート電極のパターン出しを行なった後、反応性イ
オンエツチング（ＲＩＥ ）によりＣＶ Ｄ −５ｉｎ
２膜２４をエツチングする。
前記ＣＶ Ｄ −５ｉｎ２膜２４をマスクとしてポリシ
リコン２３をＲＩＭによりエツチングを行ないゲート電
極を形成する（第５図ｂ） 次に本来のソース／ドレイン領域の１０−２〜１０
倍程度の低濃度な領域（ここではｎ一層）を形成するた
め、前記ゲート電極２３をマスクとして低濃度イオン注
入（ここではリン）２６を行なう（第５図Ｃ）。
リコン２３をＲＩＭによりエツチングを行ないゲート電
極を形成する（第５図ｂ） 次に本来のソース／ドレイン領域の１０−２〜１０
倍程度の低濃度な領域（ここではｎ一層）を形成するた
め、前記ゲート電極２３をマスクとして低濃度イオン注
入（ここではリン）２６を行なう（第５図Ｃ）。
コノ後、第２１１７）ＣＶＤ−５ｉｎ２膜２６を形成し
く第５図ｄ ）、前記ＣＶ Ｄ −Ｓｉｎ□ｐｌｉ２６
ヲＲＩＫにより異方性エツチングを行ない平担部に形成
された第２のＣＶ Ｄ −５ｉ０□膜２６を除去する（
第６図ｅ）。この工程によりゲート電極の周辺部にＣＶ
Ｄ −５ｉｎ２膜による側壁が形成される。次に本来
のソース／ドレイン領域（ｎ＋層）２７を形成するため
に、前記側壁を有するゲート電極をマスクとして高濃度
イオン注入（ここではヒ素）を行なう（第５図ｆ）。こ
（Ｄ際、前記ＣＶ Ｄ −５ｉｎ２膜による側壁２６が
半導体基板表面へのイオンの注入を阻み、ソース／ドレ
イン領域（ｎ＋層）２７とチャネルの間に前記ｎ一層６
が残される。最後に、熱処理を行ない第６図ｇに示すよ
うな１１− ｃｈＬＤＤ構造ＭＯ５Ｆ！！：Ｔが形成さ
れる。
く第５図ｄ ）、前記ＣＶ Ｄ −Ｓｉｎ□ｐｌｉ２６
ヲＲＩＫにより異方性エツチングを行ない平担部に形成
された第２のＣＶ Ｄ −５ｉ０□膜２６を除去する（
第６図ｅ）。この工程によりゲート電極の周辺部にＣＶ
Ｄ −５ｉｎ２膜による側壁が形成される。次に本来
のソース／ドレイン領域（ｎ＋層）２７を形成するため
に、前記側壁を有するゲート電極をマスクとして高濃度
イオン注入（ここではヒ素）を行なう（第５図ｆ）。こ
（Ｄ際、前記ＣＶ Ｄ −５ｉｎ２膜による側壁２６が
半導体基板表面へのイオンの注入を阻み、ソース／ドレ
イン領域（ｎ＋層）２７とチャネルの間に前記ｎ一層６
が残される。最後に、熱処理を行ない第６図ｇに示すよ
うな１１− ｃｈＬＤＤ構造ＭＯ５Ｆ！！：Ｔが形成さ
れる。
以上のように、ソース／ドレイン領域はゲート電極て対
してセルファラインにて対称形状に形成できるため、ト
ランジスタ特性もソース／ドレインの向きによらず対称
性を有する。
してセルファラインにて対称形状に形成できるため、ト
ランジスタ特性もソース／ドレインの向きによらず対称
性を有する。
発明が解決しようとする問題点
しかしながら、ソース／ドレイン領域を形成する工程で
は、イオン注入時における不純物のチャネリング効果を
避けるために半導体基板表面の１直方向に対して一定の
傾斜角（一般に７°前後）をオフセットで設定してイオ
ン注入を行なう。このため、ゲート電極に対してドレイ
ン（またはソース）側からイオン注入を行なうと、反対
側のソース（またはドレイン）領域のゲート電極に隣接
する部分が陰となって不純物が注入されず、ソース／ド
レインの向きによりトランジスタ特性に非対称性が生じ
てしまうという問題点を有していた。
は、イオン注入時における不純物のチャネリング効果を
避けるために半導体基板表面の１直方向に対して一定の
傾斜角（一般に７°前後）をオフセットで設定してイオ
ン注入を行なう。このため、ゲート電極に対してドレイ
ン（またはソース）側からイオン注入を行なうと、反対
側のソース（またはドレイン）領域のゲート電極に隣接
する部分が陰となって不純物が注入されず、ソース／ド
レインの向きによりトランジスタ特性に非対称性が生じ
てしまうという問題点を有していた。
本発明はかかる点に鑑み、ソース／ドレイン領域を形成
する工程で対称形状に形成でき、トランジスタ特性もソ
ース／ドレインの向きによらず対称性を有する半導体装
置の製造方法を提供することを目的としている。
する工程で対称形状に形成でき、トランジスタ特性もソ
ース／ドレインの向きによらず対称性を有する半導体装
置の製造方法を提供することを目的としている。
問題点を解決するための手段
本発明は、半導体基板に形成されたゲート電極をマスク
として、チャネル幅方向には垂直でチャネル長方向には
ソース及びドレインに入りこむように傾けて両方向から
均等に半導体基板表面にイオン注入を行ないソース、ド
レイン領域を形成する工程を含むことを特徴とする半導
体装置の製造方法である。
として、チャネル幅方向には垂直でチャネル長方向には
ソース及びドレインに入りこむように傾けて両方向から
均等に半導体基板表面にイオン注入を行ないソース、ド
レイン領域を形成する工程を含むことを特徴とする半導
体装置の製造方法である。
作用
本発明は前記した構成により、従来の半導体装置のソー
ス及びドレイン領域に斜め方向から均等にイオン注入が
行なわれるため、ソース、ドレイン領域の不純物分布が
ゲート電極に対して対称形状に形成でき、トランジスタ
特性もソース、ドレインの向きによらず対称性を有する
半導体装置を製造することができ、半導体集積回路の高
密度化・高速化・高信頼性化が可能である。
ス及びドレイン領域に斜め方向から均等にイオン注入が
行なわれるため、ソース、ドレイン領域の不純物分布が
ゲート電極に対して対称形状に形成でき、トランジスタ
特性もソース、ドレインの向きによらず対称性を有する
半導体装置を製造することができ、半導体集積回路の高
密度化・高速化・高信頼性化が可能である。
実施例
第１図は本発明の第１の実施例における半導体装置の製
造方法のプロセスフローを示すものでｎ−ＭＯＳＦＥＴ
に関するものである。
造方法のプロセスフローを示すものでｎ−ＭＯＳＦＥＴ
に関するものである。
まず半導体基板表面（ここではＰ型５ｉ）１にゲート絶
縁膜２を形成した後、ポリシリコン膜３を形成を行ない
、レジストでパターン出しを行ないゲート電極を形成す
る（第１図２Ｌ）。
縁膜２を形成した後、ポリシリコン膜３を形成を行ない
、レジストでパターン出しを行ないゲート電極を形成す
る（第１図２Ｌ）。
次に前記ゲート電極をマスクとしてイオン注入を行ゼい
第１のソース領域４ｓおよびドレイン領域４ｄ（ここで
は不純物としてヒ素を打込みｎ“層を形成する。）を形
成する（第１図す、ｃ）。
第１のソース領域４ｓおよびドレイン領域４ｄ（ここで
は不純物としてヒ素を打込みｎ“層を形成する。）を形
成する（第１図す、ｃ）。
ここでイオン注入角度は不純物のチャネリング効果を防
止するために半導体基板表面に対して垂直方向をイオン
注入方向に対して７°傾けて打込む。
止するために半導体基板表面に対して垂直方向をイオン
注入方向に対して７°傾けて打込む。
まず、チャネル幅方向には垂直でチャネル長方向にはソ
ースまたはドレイン方向に入りこむように傾けて半導体
基板表面に打込み（第１図す実線の矢印人）、次にもう
一方のドレインまたはソースに入り込むように傾けて打
込み（第１図す破線の矢印Ｂ）、所望の不純物イオン注
入量を達成する（第１図Ｃ）。
ースまたはドレイン方向に入りこむように傾けて半導体
基板表面に打込み（第１図す実線の矢印人）、次にもう
一方のドレインまたはソースに入り込むように傾けて打
込み（第１図す破線の矢印Ｂ）、所望の不純物イオン注
入量を達成する（第１図Ｃ）。
最後に熱処理を行ない第１図ｄに示すような、ゲート電
極に対して対称形状のソース領域４Ｓおよびドレイン領
域４ｄが形成される。
極に対して対称形状のソース領域４Ｓおよびドレイン領
域４ｄが形成される。
以上のように本実施例によれば、ソース領域４Ｓ及びド
レイン領域４ｄをゲート電極３に対して対称形状に形成
することになり、トランジスタ特性もソース、ドレイン
の向きによらず対称性を得ることができる。
レイン領域４ｄをゲート電極３に対して対称形状に形成
することになり、トランジスタ特性もソース、ドレイン
の向きによらず対称性を得ることができる。
第２図は本発明の第２の実施例における半導体装置の製
造方法のプロセスフローを示すものでｎ−ＭＯ８ＬＤＤ
ＦＥＴに関するものである。同図においてλ〜Ｇは第１
の実施例における第１図ａ〜Ｃの構成と同様なものであ
り、第１図の構成と異なるのは第１のソース領域５Ｓド
レイン領域６５ｄの形成工程で、不純物としてリンを用
い打込みエネルギーを小さくし、ドーズ量も低濃度（第
１図の場合の１０〜１０ 倍程度）；て抑えである。
造方法のプロセスフローを示すものでｎ−ＭＯ８ＬＤＤ
ＦＥＴに関するものである。同図においてλ〜Ｇは第１
の実施例における第１図ａ〜Ｃの構成と同様なものであ
り、第１図の構成と異なるのは第１のソース領域５Ｓド
レイン領域６５ｄの形成工程で、不純物としてリンを用
い打込みエネルギーを小さくし、ドーズ量も低濃度（第
１図の場合の１０〜１０ 倍程度）；て抑えである。
この第２の実施例における第２図ｄ以下のプロセスフロ
ーを説明スる。第１のソース、ドレイン領域５ｇ 、５
ｄを形成後（第２図Ｃ）、第１のゲート電極絶縁膜側壁
を形成するために、第１のＣＶ Ｄ −５ｉｎ２膜６を
形成する（第２図ｄ）。反応性イオンエツチング（ＲＩ
Ｅ）により前記ＣＶＤ−３ｉｎ２膜６を異方性エツチン
グし、平坦部に形成された前記ＣＶＤ−３ｉｎ２膜６を
除去する。この工程によりゲート電極の周辺部の５ｉｎ
２膜のみが残＃ｊＣＶＤ−３ｉｎ２膜６の一部による絶
縁膜側壁７が形成される。次に本来のソースおよびドレ
・イン領域（ｎ層）を形成するために、第１の実施例に
おけるソース／′ドレイン領域の形成（第１図ｂ）と同
様にＡ、Ｂの方向からイオン注入する工程を行なって第
２のソース領域４ｇ、ドレイン領域４ｄを形成しく第２
図ｅ）、ｎ −ＭＯ５ＬＤＤＦＥＴを形成する（第２図
ｆ）、最後に熱処理を行ない第２図ｇに示すような、ゲ
ート電極に対して対称形状のＬＤＤ構造ソースおよびド
レイン領域が形成される。
ーを説明スる。第１のソース、ドレイン領域５ｇ 、５
ｄを形成後（第２図Ｃ）、第１のゲート電極絶縁膜側壁
を形成するために、第１のＣＶ Ｄ −５ｉｎ２膜６を
形成する（第２図ｄ）。反応性イオンエツチング（ＲＩ
Ｅ）により前記ＣＶＤ−３ｉｎ２膜６を異方性エツチン
グし、平坦部に形成された前記ＣＶＤ−３ｉｎ２膜６を
除去する。この工程によりゲート電極の周辺部の５ｉｎ
２膜のみが残＃ｊＣＶＤ−３ｉｎ２膜６の一部による絶
縁膜側壁７が形成される。次に本来のソースおよびドレ
・イン領域（ｎ層）を形成するために、第１の実施例に
おけるソース／′ドレイン領域の形成（第１図ｂ）と同
様にＡ、Ｂの方向からイオン注入する工程を行なって第
２のソース領域４ｇ、ドレイン領域４ｄを形成しく第２
図ｅ）、ｎ −ＭＯ５ＬＤＤＦＥＴを形成する（第２図
ｆ）、最後に熱処理を行ない第２図ｇに示すような、ゲ
ート電極に対して対称形状のＬＤＤ構造ソースおよびド
レイン領域が形成される。
以上のよって本実施例によれば、ＬＤＤ構造ソース、ド
レイン領域を、ゲート電極に対して対称形状に形成する
ことにより、トランジスタ特性もソース、ドレインの向
きによらず対称性を得ることができ、またＬＤＤ構造に
より半導体装置の微細化に伴なうドレイン耐圧の低下も
防止でき高信頼性が得られる。
レイン領域を、ゲート電極に対して対称形状に形成する
ことにより、トランジスタ特性もソース、ドレインの向
きによらず対称性を得ることができ、またＬＤＤ構造に
より半導体装置の微細化に伴なうドレイン耐圧の低下も
防止でき高信頼性が得られる。
第３図は本発明の第３の実施例ておける半導体装置の製
造方法のプロセスフローを示すもので最小オーバーラツ
プ構造ｎ−ＭＯ５ＦＥＴに関するものである。同図にお
いてゲート電極形成工程及び第１のソースおよびドレイ
ン形成工程は、第１の実施例ておける第１図の構成と同
様なものであり、第１図の構成と異なるのは、ゲートと
ソース間及びゲートとドレイン間のオーバーラツプを最
小限に抑えるためのゲート電極絶縁膜側壁７を形成して
いる点である（第３図ａ−Ｃ）。ゲート電極絶縁膜側壁
７を形成する工程は、第２の実施例におけるゲート電極
絶縁膜側壁７の形成工程（第２図ａ、ｅ）と同様である
。側壁７を形成後ソース、ドレイン領域４ｇ 、４ｄを
形成する（第３図ｄ）。最後に熱処理を行なうと若干ソ
ース、ドレイン領域が拡がり、第３図θに示すような、
ゲート電極３に対して対称形状の最小オーバーラツプ構
造のソースおよびドレイン領域が形成される。
造方法のプロセスフローを示すもので最小オーバーラツ
プ構造ｎ−ＭＯ５ＦＥＴに関するものである。同図にお
いてゲート電極形成工程及び第１のソースおよびドレイ
ン形成工程は、第１の実施例ておける第１図の構成と同
様なものであり、第１図の構成と異なるのは、ゲートと
ソース間及びゲートとドレイン間のオーバーラツプを最
小限に抑えるためのゲート電極絶縁膜側壁７を形成して
いる点である（第３図ａ−Ｃ）。ゲート電極絶縁膜側壁
７を形成する工程は、第２の実施例におけるゲート電極
絶縁膜側壁７の形成工程（第２図ａ、ｅ）と同様である
。側壁７を形成後ソース、ドレイン領域４ｇ 、４ｄを
形成する（第３図ｄ）。最後に熱処理を行なうと若干ソ
ース、ドレイン領域が拡がり、第３図θに示すような、
ゲート電極３に対して対称形状の最小オーバーラツプ構
造のソースおよびドレイン領域が形成される。
以上のように本実施例によれば、最小オーバーラツプ構
造のソース、ドレイン領域４ｓ 、 ４ｄをゲート電極
３に対して対称形状に形成することができ、トランジス
タ特性もソース、ドレインの向きによ°らず対称性を得
ることができ、またゲートとソース及びゲートとドレイ
ンのオーバーラツプを最小限に抑えることによりゲート
と拡散層の重なり容量を減少することができ、半導体集
積四路装置の高速化をはかることができる。
造のソース、ドレイン領域４ｓ 、 ４ｄをゲート電極
３に対して対称形状に形成することができ、トランジス
タ特性もソース、ドレインの向きによ°らず対称性を得
ることができ、またゲートとソース及びゲートとドレイ
ンのオーバーラツプを最小限に抑えることによりゲート
と拡散層の重なり容量を減少することができ、半導体集
積四路装置の高速化をはかることができる。
第４図は本発明の第４の実施例における半導体装置の製
造方法のプロセスフローを示すもので最小オーバーラツ
プ構造ｎ−ＭＯＳＩ、ＤＤＦＫＴに関するものである。
造方法のプロセスフローを示すもので最小オーバーラツ
プ構造ｎ−ＭＯＳＩ、ＤＤＦＫＴに関するものである。
同図においてａ −ｄは第３の実施例における第３図ａ
−ｄと同様の方法で、第１のソースおよびドレイン領
域６Ｓおよび５ｄを形成する。第４図ｅ −ｈは第２の
実施例における第２図ｄ−ｆと同様の方法で、ＣＶ Ｄ
ＳｉＯ□膜１６全１６し、これをエツチングして膜１
６の一部よりなる絶縁膜側壁１７をゲート電極の側壁に
残し、ソースおよびドレイン領域４Ｓおよび４ｄを形成
する。最後に熱処理を行ない第４図ｉに示すような、ゲ
ート電極に対して対称形状の最小オーバーラツプ構造で
かつＬＤＤ構造のソース、ドレイン領域が形成される。
−ｄと同様の方法で、第１のソースおよびドレイン領
域６Ｓおよび５ｄを形成する。第４図ｅ −ｈは第２の
実施例における第２図ｄ−ｆと同様の方法で、ＣＶ Ｄ
ＳｉＯ□膜１６全１６し、これをエツチングして膜１
６の一部よりなる絶縁膜側壁１７をゲート電極の側壁に
残し、ソースおよびドレイン領域４Ｓおよび４ｄを形成
する。最後に熱処理を行ない第４図ｉに示すような、ゲ
ート電極に対して対称形状の最小オーバーラツプ構造で
かつＬＤＤ構造のソース、ドレイン領域が形成される。
以上のように本実施例によれば、最小オーバーラツプ構
造かつＬＤＤ構造ソースおよびドレイン領域をゲート電
極に対して対称形状に形成することにより、トランジス
タ特性もソース、ドレインの向きによらず対称性を得る
ことができ、またゲートとソース及びゲートとドレイン
のオーバーラツプを最小限に抑えることによりゲートと
拡散層の重なり容量を減少することができ半導体集積回
路の高速化をはかることができる。さらにＬＤＤ構造に
より半導体装置の微細化に伴なうドレイン′耐圧の低下
も防止でき高信預性が得られる。
造かつＬＤＤ構造ソースおよびドレイン領域をゲート電
極に対して対称形状に形成することにより、トランジス
タ特性もソース、ドレインの向きによらず対称性を得る
ことができ、またゲートとソース及びゲートとドレイン
のオーバーラツプを最小限に抑えることによりゲートと
拡散層の重なり容量を減少することができ半導体集積回
路の高速化をはかることができる。さらにＬＤＤ構造に
より半導体装置の微細化に伴なうドレイン′耐圧の低下
も防止でき高信預性が得られる。
発明の詳細
な説明したように、本発明によれば、ゲート電極に対し
てソースおよびドレイン領域を対称形状に形成すること
ができ、トランジスタ特性もソースおよびドレインの向
きによらず対称性を得ることができ、その実用的効果は
太きい。
てソースおよびドレイン領域を対称形状に形成すること
ができ、トランジスタ特性もソースおよびドレインの向
きによらず対称性を得ることができ、その実用的効果は
太きい。
第１図は本発明における第１の実施例の半導体装置の製
造方法のプロセス工程図、第２図は本発明における第２
の実施例の半導体装置の製造方法のプロセス工程図、第
３図は本発明における第３の実施例の半導体装置の製造
方法のプロセス工程図、第４図は本発明における第４の
実施例の半導体装置の製造方法のプロセス工程図、第５
図は従来の半導体装置のプロセス工程図である。 １・・・・・・Ｐ型Ｓｉ基板、２・・・・・・ゲート絶
縁膜、３・・・・・・ポリＳｉゲート電極、４ｓ、４ｄ
・・・・・・ソース。 ドレイン領域、６８，５ｄ・・・・・・ＬＤＤンーソー
ドレイン領域、ｅ 、 １６−・−・−・ＣＶ Ｄ −
５１０２ｇ、７゜１７・・・・・・絶縁膜側壁。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名乃１
図 Ｓ取°す３ｉ 第２図 第２図 ５３ ６ダ 第３図 第４図 ：ＪＪ４ 図 第５図
造方法のプロセス工程図、第２図は本発明における第２
の実施例の半導体装置の製造方法のプロセス工程図、第
３図は本発明における第３の実施例の半導体装置の製造
方法のプロセス工程図、第４図は本発明における第４の
実施例の半導体装置の製造方法のプロセス工程図、第５
図は従来の半導体装置のプロセス工程図である。 １・・・・・・Ｐ型Ｓｉ基板、２・・・・・・ゲート絶
縁膜、３・・・・・・ポリＳｉゲート電極、４ｓ、４ｄ
・・・・・・ソース。 ドレイン領域、６８，５ｄ・・・・・・ＬＤＤンーソー
ドレイン領域、ｅ 、 １６−・−・−・ＣＶ Ｄ −
５１０２ｇ、７゜１７・・・・・・絶縁膜側壁。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名乃１
図 Ｓ取°す３ｉ 第２図 第２図 ５３ ６ダ 第３図 第４図 ：ＪＪ４ 図 第５図
Claims (2)
- （１）半導体基板表面のＭＯＳ形トランジスタ領域とな
る部分に形成されたゲート絶縁膜上にゲート電極を形成
する工程と、前記ゲート電極をマスクとしてチャネル幅
方向には垂直でチャネル長方向にはソース及びドレイン
に入りこむように傾けて両方向から前記半導体基板表面
にほぼ均等にイオン注入を行ないソースおよびドレイン
領域を形成する工程を含むことを特徴とする半導体装置
の製造方法。 - （２）ソースおよびドレイン領域の形成に際し、ゲート
電極のソースおよびドレイン方向の側面に絶縁膜側壁を
形成したのちイオン注入を行うことを特徴とする特許請
求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61138501A JPS62293773A (ja) | 1986-06-13 | 1986-06-13 | 半導体装置の製造方法 |
| US07/061,264 US4771012A (en) | 1986-06-13 | 1987-06-12 | Method of making symmetrically controlled implanted regions using rotational angle of the substrate |
| KR1019870005988A KR900007046B1 (ko) | 1986-06-13 | 1987-06-13 | 전계효과 트랜지스터 제조방법 |
| US08/004,652 USRE35036E (en) | 1986-06-13 | 1993-01-14 | Method of making symmetrically controlled implanted regions using rotational angle of the substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61138501A JPS62293773A (ja) | 1986-06-13 | 1986-06-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293773A true JPS62293773A (ja) | 1987-12-21 |
Family
ID=15223596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61138501A Pending JPS62293773A (ja) | 1986-06-13 | 1986-06-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293773A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS63233567A (ja) * | 1987-03-23 | 1988-09-29 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
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| US6555843B1 (en) | 1991-05-16 | 2003-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1986
- 1986-06-13 JP JP61138501A patent/JPS62293773A/ja active Pending
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