JPS6151974A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6151974A JPS6151974A JP17437484A JP17437484A JPS6151974A JP S6151974 A JPS6151974 A JP S6151974A JP 17437484 A JP17437484 A JP 17437484A JP 17437484 A JP17437484 A JP 17437484A JP S6151974 A JPS6151974 A JP S6151974A
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- Japan
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- gate electrode
- oxide film
- groove
- gate
- semiconductor device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置、特に絶縁ゲート型電界効果半導体
装置の製造方法に関する。
装置の製造方法に関する。
〔発明の技術的背景）
絶縁ゲート型電界効果半導体装置の従来の製造方法の一
例として、例えばＮチャンネルＭＯ８型半導体装置の製
造に従来採用されている方法を第２図（Ａ）、（Ｂ）に
示す。
例として、例えばＮチャンネルＭＯ８型半導体装置の製
造に従来採用されている方法を第２図（Ａ）、（Ｂ）に
示す。
まず第２図＜Ａ）に示すように、（１００）面を有する
Ｐ型シリコン基板１の平坦な主表面を熱酸化し、膜厚が
例えば２００人のゲート酸化膜２を形成した後、ＣＶＤ
法により燐ドープ多結晶シリコン層３を例えば厚さ４０
００人だけ堆積する。
Ｐ型シリコン基板１の平坦な主表面を熱酸化し、膜厚が
例えば２００人のゲート酸化膜２を形成した後、ＣＶＤ
法により燐ドープ多結晶シリコン層３を例えば厚さ４０
００人だけ堆積する。
次いで、燐ドープ多結晶シリコン層３及びゲート酸化ｌ
１Ｉ２に写真蝕刻法によるパターンニングを施してゲー
ト電極３′を形成した後、該ゲート電極３′をブロッキ
ングマスクとして砒素のイオン注入を行なうことにより
Ｎ＋型のソース領域およびドレイン領［４，５を形成す
る。これにより、第２図（Ｂ）に示すＮチャンネルＭＯ
Ｓトランジスタが形成される。
１Ｉ２に写真蝕刻法によるパターンニングを施してゲー
ト電極３′を形成した後、該ゲート電極３′をブロッキ
ングマスクとして砒素のイオン注入を行なうことにより
Ｎ＋型のソース領域およびドレイン領［４，５を形成す
る。これにより、第２図（Ｂ）に示すＮチャンネルＭＯ
Ｓトランジスタが形成される。
上述のように、従来の製造方法では半導体基板の平坦な
表面上に絶縁ゲート型電界効果トランジスタを形成して
いたため、ゲート長を変えないで集積度を高めようとす
れば必然的にチップ面積の増大を伴うという問題があっ
た。
表面上に絶縁ゲート型電界効果トランジスタを形成して
いたため、ゲート長を変えないで集積度を高めようとす
れば必然的にチップ面積の増大を伴うという問題があっ
た。
このため、従来は素子を微細化することで集積度を上げ
るという基本的な方策が採用されている。
るという基本的な方策が採用されている。
しかし、実効チャンネル長が短縮されるに伴ってショー
トチャンネル効果、パンチスルー或いはホットエレクト
ロンの発生等による信頼性低下の問題が生じるに至った
。従って、実効チャンネル長が既にサブミクロンレベル
に突入した現在の段階で、素子を更に微細化して集積度
を向上することには極めて大きな困難が予想される。
トチャンネル効果、パンチスルー或いはホットエレクト
ロンの発生等による信頼性低下の問題が生じるに至った
。従って、実効チャンネル長が既にサブミクロンレベル
に突入した現在の段階で、素子を更に微細化して集積度
を向上することには極めて大きな困難が予想される。
本発明は上記事情に鑑みてなされたもので、実効チャン
ネル長の短縮を伴うことなく集積度を向上することが可
能な絶縁ゲート型電界効果半導体装置の製造方法を提供
するものである。
ネル長の短縮を伴うことなく集積度を向上することが可
能な絶縁ゲート型電界効果半導体装置の製造方法を提供
するものである。
〔発明の概要〕
本発明による半導体装圃の製造方法は、第一導電型半導
体基板の主表面から異方性エツチングを施すことにより
傾斜した溝壁を有する凹溝を形成する工程と、該凹溝の
傾斜した壁面上にゲート絶縁膜を介してゲート電唖を形
成する工程と、該ゲート電極をマスクとして前記半導体
基板に第二導電型不純物をドープすることにより前記ゲ
ート型（倶に対して自己整合したソース領域およびドレ
イン領域を形成する工程とを具備したことを特徴とする
ものである。
体基板の主表面から異方性エツチングを施すことにより
傾斜した溝壁を有する凹溝を形成する工程と、該凹溝の
傾斜した壁面上にゲート絶縁膜を介してゲート電唖を形
成する工程と、該ゲート電極をマスクとして前記半導体
基板に第二導電型不純物をドープすることにより前記ゲ
ート型（倶に対して自己整合したソース領域およびドレ
イン領域を形成する工程とを具備したことを特徴とする
ものである。
上記本発明の製造方法では傾斜面をチャンネル表面とし
て素子が形成されるため、同一のチャンネル長を有する
トランジスタを従来よりも小さな専有面積（平坦なチッ
プ面での面積）で形成でき、従って集積度が向上するこ
とになる。
て素子が形成されるため、同一のチャンネル長を有する
トランジスタを従来よりも小さな専有面積（平坦なチッ
プ面での面積）で形成でき、従って集積度が向上するこ
とになる。
なお、本発明における異方性エツチングとしては、ＫＯ
Ｈ溶液による湿式エツチングの他、反応性イオンエツチ
ング（ＲＩＥ）を用いることができる。
Ｈ溶液による湿式エツチングの他、反応性イオンエツチ
ング（ＲＩＥ）を用いることができる。
以下、第１図（Ａ）〜（Ｄ）を参照して本発明の一実施
例を説明する。
例を説明する。
（Ｉ）まず、面方位（１００）の主表面を有するＰ型シ
リコン基板１１に対し、その素子領域に選択的にＫ Ｏ
Ｈによる異方性エツチングを施して深さ２ ａｍの凹溝
を形成する。こうして形成された凹溝の溝壁は、主表面
に対してθ＝約５６°の角度をなす傾斜面となり、該傾
斜面の面方位は（１１１）となる（第１図（Ａ）図示）
。
リコン基板１１に対し、その素子領域に選択的にＫ Ｏ
Ｈによる異方性エツチングを施して深さ２ ａｍの凹溝
を形成する。こうして形成された凹溝の溝壁は、主表面
に対してθ＝約５６°の角度をなす傾斜面となり、該傾
斜面の面方位は（１１１）となる（第１図（Ａ）図示）
。
（■）次に、素子領域におけるシリコン基板１１の露出
表面を熱醇化し、ゲート酸化膜となる膜厚２００人の熱
酸化膜１２を形成する。続いて、ＣＶＤ法により膜厚４
０００人の燐ドープ多結晶シリコン層１３を全面に堆積
する（第１図（Ｂ）図示）。
表面を熱醇化し、ゲート酸化膜となる膜厚２００人の熱
酸化膜１２を形成する。続いて、ＣＶＤ法により膜厚４
０００人の燐ドープ多結晶シリコン層１３を全面に堆積
する（第１図（Ｂ）図示）。
（Ｉ）次に、写真蝕刻法により燐ドープ多結晶シリコン
層１３及び熱酸化膜１２をパターンニングし、前記凹溝
の傾斜面上にゲート酸化膜１２′を介してゲート電極１
３′を形成する（Ｍ１図（Ｃ）図示）。
層１３及び熱酸化膜１２をパターンニングし、前記凹溝
の傾斜面上にゲート酸化膜１２′を介してゲート電極１
３′を形成する（Ｍ１図（Ｃ）図示）。
（ＩＶ）次に、ゲート電極１３’をブロッキングマスク
とし、加速エネルギー４’０ｋｅｖ、ドーズ廿３Ｘ１０
”ｏ＋＋４の条件で砒素をイオン注入した後、熱処理に
より活性化してＮ＋型のソース領域およびドレイン領域
１４．１５を形成する。これにより、ＮチャンネルＭＯ
Ｓトランジスタが製造されることになる（第１図（Ｄ）
図示）。
とし、加速エネルギー４’０ｋｅｖ、ドーズ廿３Ｘ１０
”ｏ＋＋４の条件で砒素をイオン注入した後、熱処理に
より活性化してＮ＋型のソース領域およびドレイン領域
１４．１５を形成する。これにより、ＮチャンネルＭＯ
Ｓトランジスタが製造されることになる（第１図（Ｄ）
図示）。
上記実施例で作製されたＭＯＳトランジスタのゲート長
をしとすると、このゲート長をシリコン基板の（１００
）面に投影した長さＬ′はＬ′＝ＬＣｏ５５６６＝約０
．５６１ となる。もし、従来の製造方法でゲート長しのＭＯＳト
ランジスタを形成した場合には、シリコン基板の（１０
０）表面でＬの長さを要する。従って、上記実施例の製
造方法によれば、従来の製造方法でゲート長を約０．５
６倍に短縮して素子を微細化したのと同じ比率で高集積
化を達成することができる。
をしとすると、このゲート長をシリコン基板の（１００
）面に投影した長さＬ′はＬ′＝ＬＣｏ５５６６＝約０
．５６１ となる。もし、従来の製造方法でゲート長しのＭＯＳト
ランジスタを形成した場合には、シリコン基板の（１０
０）表面でＬの長さを要する。従って、上記実施例の製
造方法によれば、従来の製造方法でゲート長を約０．５
６倍に短縮して素子を微細化したのと同じ比率で高集積
化を達成することができる。
このように、上記の実施例では実効チャンネル長を短縮
することなく集積度の向上を図ることが可能であるから
、ショートチャンネル効果の抑制、パンチスルー耐圧の
向上、ドレイン近傍の高電界によるホットエレクトロン
発生の抑制といった観点からも極めて有効である。
することなく集積度の向上を図ることが可能であるから
、ショートチャンネル効果の抑制、パンチスルー耐圧の
向上、ドレイン近傍の高電界によるホットエレクトロン
発生の抑制といった観点からも極めて有効である。
なお、上記の実施例ではＫＯＨ溶液による異方性エツチ
ングを用いて第１図（Ａ）のように傾斜した溝壁を有す
る凹溝を形成したが、ＲＩＥを用いて同様の凹溝を形成
することも可能である。しかもＲＩＥを用いた場合には
、溝壁の傾斜角度θを任意に設定できるという利点を有
している。この場合、θく９０°の範囲で傾斜角度を大
きくするほと集積度は高くなる。
ングを用いて第１図（Ａ）のように傾斜した溝壁を有す
る凹溝を形成したが、ＲＩＥを用いて同様の凹溝を形成
することも可能である。しかもＲＩＥを用いた場合には
、溝壁の傾斜角度θを任意に設定できるという利点を有
している。この場合、θく９０°の範囲で傾斜角度を大
きくするほと集積度は高くなる。
（発明の効果〕
以上詳述したように、本発明の製造方法によれば絶縁ゲ
ート型電界効果半導体装置の実効チャンネル長を短縮す
ることなく集積度を向上することが可能で、ショートチ
ャンネル効果やパンチスルー等、素子の微細化に伴って
発生している問題を抑制する上でも有力な手段になる等
、顕著な効果が得られるものである。
ート型電界効果半導体装置の実効チャンネル長を短縮す
ることなく集積度を向上することが可能で、ショートチ
ャンネル効果やパンチスルー等、素子の微細化に伴って
発生している問題を抑制する上でも有力な手段になる等
、顕著な効果が得られるものである。
第１図（Ａ）〜（Ｄ）は本発明の一実施例になる半導体
装置の製造方法を工程順に説明するための断面図、第２
図（Ａ）（Ｂ）は従来の半導体装置の￥Ｊ造方法を説明
するための断面図である。 １１・・・Ｐ型シリコン基板、１２．１２’ ・・・熱
酸化膜（ゲート酸化膜）、１３・・・燐ドープ多結晶シ
リコン層、１３・・・ゲート電極、１４・・・ソース領
域、１５・・・ドレイン領域。 出願人代理人 弁理士 鈴江武彦 第１図 第１ 図 第２図
装置の製造方法を工程順に説明するための断面図、第２
図（Ａ）（Ｂ）は従来の半導体装置の￥Ｊ造方法を説明
するための断面図である。 １１・・・Ｐ型シリコン基板、１２．１２’ ・・・熱
酸化膜（ゲート酸化膜）、１３・・・燐ドープ多結晶シ
リコン層、１３・・・ゲート電極、１４・・・ソース領
域、１５・・・ドレイン領域。 出願人代理人 弁理士 鈴江武彦 第１図 第１ 図 第２図
Claims (1)
- 第一導電型半導体基板の主表面から異方性エッチングを
施すことにより傾斜した溝壁を有する凹溝を形成する工
程と、該凹溝の傾斜した壁面上にゲート絶縁膜を介して
ゲート電極を形成する工程と、該ゲート電極をマスクと
して前記半導体基板に第二導電型不純物をドープするこ
とにより前記ゲート電極に対して自己整合したソース領
域およびドレイン領域を形成する工程とを具備したこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17437484A JPS6151974A (ja) | 1984-08-22 | 1984-08-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17437484A JPS6151974A (ja) | 1984-08-22 | 1984-08-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6151974A true JPS6151974A (ja) | 1986-03-14 |
Family
ID=15977494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17437484A Pending JPS6151974A (ja) | 1984-08-22 | 1984-08-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6151974A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100456451C (zh) * | 2005-04-08 | 2009-01-28 | 国际商业机器公司 | 三维混合取向技术的结构和方法 |
| US10340424B2 (en) | 2002-08-30 | 2019-07-02 | GE Lighting Solutions, LLC | Light emitting diode component |
-
1984
- 1984-08-22 JP JP17437484A patent/JPS6151974A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10340424B2 (en) | 2002-08-30 | 2019-07-02 | GE Lighting Solutions, LLC | Light emitting diode component |
| CN100456451C (zh) * | 2005-04-08 | 2009-01-28 | 国际商业机器公司 | 三维混合取向技术的结构和方法 |
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