JPH03268434A - 電界効果型トランジスタ及びその製造方法 - Google Patents

電界効果型トランジスタ及びその製造方法

Info

Publication number
JPH03268434A
JPH03268434A JP2067330A JP6733090A JPH03268434A JP H03268434 A JPH03268434 A JP H03268434A JP 2067330 A JP2067330 A JP 2067330A JP 6733090 A JP6733090 A JP 6733090A JP H03268434 A JPH03268434 A JP H03268434A
Authority
JP
Japan
Prior art keywords
film
conductive film
insulating film
forming
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2067330A
Other languages
English (en)
Other versions
JP2548994B2 (ja
Inventor
Takeshi Matsutani
松谷　毅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2067330A priority Critical patent/JP2548994B2/ja
Priority to US07/670,806 priority patent/US5175119A/en
Publication of JPH03268434A publication Critical patent/JPH03268434A/ja
Application granted granted Critical
Publication of JP2548994B2 publication Critical patent/JP2548994B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/082—Ion implantation FETs/COMs
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/919—Compensation doping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 逆Ｔ字型ゲート電極をもっている電界効果型トランジス
タ及びその製造方法の改良に関し、逆Ｔ字型ゲート電極
をもつ電界効果型トランジスタが容易且つ再現性良く得
られるようにすることを目的とし、 半導体基板上に第一の絶縁膜及び第一の導電膜及び第一
の被膜を順に形成する工程と、次いで、第一の被膜に開
口を形成して第一の導電膜の一部を表出させる工程と、
次いで、該開口を埋め第一の導電膜と一体的に結合する
第二の導電膜を形成する工程と、次いで、第一の被膜を
除去して第二の導電膜に於ける側面を表出させる工程と
、次いで、第二の絶縁膜を形成してからエツチングを行
って第二の導電膜に於ける側面にサイド・ウォール状に
残す工程と、次いで、サイド・ウォール状の第二の絶縁
膜をマスクとし第一の導電膜をパタニングして第一の導
電膜と第二の導電膜からなる逆Ｔ字型ゲート電極を形成
する工程とを含んでなるよう構成する。
〔産業上の利用分野］ 本発明は、逆Ｔ字型ゲート電極をもっている電界効果型
トランジスタ及びその製造方法の改良に関する。
一般に、電界効果型トランジスタを高集積化する為にサ
イズを小さくすると、ホット・キャリヤ効果が現れ易く
なるので、特に、ドレイン近傍の電界を緩和する為の工
夫が種々なされ、例えば、ＬＤＤ（ｌｉｇｈｔｌｙ　　
　ｄｏｐｅｄ　　　ｄｒａｉｎ）構造もその一つであり
、また、ゲート電極を逆Ｔ字型にしてドレイン近傍の電
界をゲート電圧で制御するようにしたゲート・ドレイン
・オーバラップ型トランジスタも提案されている。
この逆Ｔ字型ゲート電極をもつ電界効果型トランジスタ
は、ドレイン近傍でホット・キャリヤを誘発させる電界
を緩和させるのに有効であるが、現在、その逆Ｔ字型ゲ
ート電極を微細に形成する安定な技術が存在しないので
、それを確立させることが必要である。
〔従来の技術〕
第１３図乃至第１８図は逆Ｔ字型ゲート電極をもつ電界
効果型トランジスタを製造する従来の技術を説明する為
の工程要所に於ける電界効果型トランジスタの要部切断
側面図を表し、以下、これ等の図を参照しつつ解説する
。尚、これは日立製作所の提案に係わるＧＯＬＤ　（Ｈ
ａ　ｔ　ｅ−ｄ　ｒ　ａｉｎ　　ｏｖｅｒｌａｐｐｅｄ
　　ＬＤＤ）と呼ばれる方式に関するものであり、ここ
では、ゲートの近傍に限って説明する。
第１３図参照 １３−（１） 熱酸化法を通用することに依り、ｐ型シリコン半導体基
板１の表面に二酸化シリコンからなるゲート絶縁膜２を
形成する。
１３−（２） 化学気相堆積（ｃｈｅｍｉｃａｌ　　ｖａｐ。
ｕｒ　　ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用する
ことに依り、不純物を含有した第一の多結晶シリコン膜
３を形成する。
１３−（３） 第一の多結晶シリコン膜３の表面に自然酸化膜４を生成
させてから、ＣＶＤ法を適用することに依り、不純物を
含有した第二の多結晶シリコン膜５を形成する。
１３−（４） ＣＶＤ法を通用することに依り、二酸化シリコンからな
る絶縁膜６を形成する。
１ｌ−（５） フォト・リソグラフィ技術を通用することに依り、絶縁
膜６のゲート電極形状にパターニングする。
第１４図参照 １４−（１） ゲート電極形状にパターニングされた絶縁膜６をマスク
として、第二の多結晶シリコン膜５を等方性エツチング
する。尚、このエツチングは、自然酸化膜４で自動的に
停止する。また、エツチングは等方性であるから、第二
の多結晶シリコン膜５はサイド・エツチングされ、絶縁
膜６の下に在る部分も一部が除去されている。
１４−（２） イオン注入法を適用することに依り、絶縁膜６をマスク
としてｐ型シリコン半導体基板１にｎ型不純物の打ち込
みを行ってｎ−型ソース領域７及びｎ−型ドレイン領域
８を形成する。
第１５図参照 １５−（１） ＣＶＤ法を適用することに依り、厚い二酸化シリコンか
らなる絶縁膜９を形成する。
１５−（２） 反応性イオン・エツチング（ｒｅａｃｔｉｖｅ　　ｉｏ
ｎ　　ｅｔｃｈｉｎｇ：ＲＩＥ）法を通用することに依
って絶縁膜９の異方性エツチングを行う。
この工程を経ると絶縁膜９が絶縁膜６及び第二の多結晶
シリコン膜５の側面にサイド・ウォール状に残ることに
なる。
１５−（３） 絶縁膜６並びに絶縁膜９をマスクとして第一の多結晶シ
リコン膜３の異方性エツチングを行う。
これで、逆Ｔ字型ゲート電極が完成されたことになる。
第１６図参照 １６−（１） イオン注入法を適用することに依り、絶縁膜６並びに絶
縁膜９をマスクとしてｐ型シリコン半導体基板１にｎ型
不純物の打ち込みを行ってｎ゛型ソース領域ｌＯ及びｎ
゛型トドレイン領域１１形成する。
このようにして作成した電界効果型トランジスタは、第
一の多結晶シリコン膜３及び第二の多結晶シリコン膜５
からなる逆Ｔ字型ゲート電極構造及びＬＤＤ構造をもっ
ている。
第１７図乃至第２２図は逆Ｔ字型ゲート電極をもつ電界
効果型トランジスタを製造する他の従来の技術を説明す
る為の工程要所に於ける電界効果型トランジスタの要部
切断側面図を表し、以下、これ等の図を参照しつつ解説
する。尚、これはゼロックス（Ｘｅｒｏｘ）の提案に係
わるインバースニゲ−）ＭＯＳ　（ｉｎｖｅｒｓｅ−Ｔ
　　ｇａｔｅ　　ＭＯＳ）と呼ばれる方式に関するもの
であり、ここでも、ゲートの近傍に限って説明する。
第１７図参照 １７−（１） 熱酸化法を適用することに依り、ｐ型シリコン半導体基
板２１の表面に二酸化シリコンからなるゲート絶縁膜２
２を形成する。
１７−（２） ＣＶＤ法を適用することに依り、不純物を含有した多結
晶シリコン膜２３を形成する。
１７−（３） ＣＶＤ法を適用することに依り、二酸化シリコンからな
る絶縁膜２４を形成する。
１７−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
を通用することに依り、逆Ｔ字型ゲート電極の脚となる
べき部分をバターニングする際のマスクとなるフォト・
レジスト膜２５を形成する。
第１８図参照 １Ｂ−（１） フォト・レジスト膜２５をマスクとして絶縁ｎ９２４の
バターニングと、引き続いて、多結晶シリコン膜２３の
エツチングを行う。但し、多結晶シリコン膜２３のエツ
チングは、逆Ｔ字型ゲート電極に於ける脚の部分から横
方向へ張り出す部分に必要とされる厚さを残すように途
中で停止させなければならない。
第１９図参照 １９−（１） イオン注入法を適用することに依り、絶縁膜２４をマス
クとしてｎ型不純物をｐ型シリコン半導体基板２１に打
ち込んでｎ−型ソース領域２６及びｎ−型ドレイン領域
２７を形成する。
第２０図参照 ２Ｏ−（１） ＣＶＤ法を適用することに依り、厚い二酸化シリコンか
らなる絶縁膜２８を形成する。
２Ｏ−（２） ＲＩＥ法を適用することに依って絶縁膜２８の異方性エ
ツチングを行う。
この工程を経ると絶縁膜２８が絶縁Ｉｔ！２４及び多結
晶シリコン膜２３の側面にサイド・ウォール状に残るこ
とになる。
第２１図参照 絶縁膜２４並びに絶縁膜２８をマスクとして多結晶シリ
コン膜２３の異方性エツチングを行う。
これで逆Ｔ字型ゲート電極が完成されたことになる。
第２２図参照 イオン注入法を適用することに依り、絶縁膜２４並びに
絶縁膜２８をマスクとしてｐ型シリコン半導体基板１に
ｎ型不純物の打ち込みを行ってｎ゛型ソース領域２９及
びｎ°型トドレイン領域３０形成する。
これで逆Ｔ字型ゲート電極構造及びＬＤＤ構造をもった
電界効果型トランジスタが得られる。
［発明が解決しようとする課題〕 第１３図乃至第１６図について説明した従来の技術に於
いては、多結晶シリコン膜５をバターニングする際、等
方性エツチング法を適用してサイド・エツチングを行う
必要があり、パターン寸法の制御が容易ではなく、また
、同じく多結晶シリコン膜５のエツチング・ストッパと
して自然酸化膜４を利用しているが、その機能が充分で
あるように厚＜シた場合には、多結晶シリコン膜５と多
結晶シリコン膜３との間にキャリヤのトンネリングが不
可能となり、ゲート電極がオーブンになってしまう虞が
あり、逆の場合には、エツチング・ストッパとしての役
割を果たすことができず、更にまた、多結晶シリコン膜
５のエツチング・ストッパとして自然酸化膜４を利用す
る場合には超高選択比が要求される。
第１７図乃至第２２図について説明した従来の技術に於
いては、多結晶シリコン膜２３のエツチングを途中で停
止しなければならないが、このような手段を採った場合
、エツチングの分布に依って多結晶シリコン膜２３に於
ける残し膜厚にばらつきを生じ、このばらつきは接合深
さのばらつきとなって現れるので、トランジスタの特性
は均一にならず、また、同じく多結晶シリコン膜２３に
於ける残し膜厚にばらつきを生じると、ゲート絶縁膜２
２までエツチングする際の終点検出が困難になり、これ
はゲート絶縁膜２２が薄い場合には大きな問題となる。
本発明は、逆Ｔ字型ゲート電極をもつ電界効果型トラン
ジスタが容易且つ再現性良く得られるようにしようとす
る。
〔課題を解決するための手段〕
第１図乃至第３図は本発明の詳細な説明する為の工程要
所に於ける電界効果型トランジスタの要部切断側面図を
表し、次に、これ等の図を参照しつつ説明する。
第１図参照 １−（１） 例えばｐ型シリコン半導体基板３１にゲート絶縁膜３３
、不純物を含有させた多結晶シリコン膜３４、燐珪酸ガ
ラス（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ　　ｇｌａｓｓ
；ＰＳＧ）膜３５を順に形成する。
１−（２） ＰＳＧ膜３５の選択的エツチングを行って開口を形成す
る。
１−（３） ｐｓｃ膜３膜歪６成する。
このＰＳＧ膜３６は必要応じて形成するものとし、また
、二酸化シリコン膜などに代替して良い。
１−（４） ＰＳＧ膜３６の異方性エツチングを行う。この工程に依
って、ＰＳＧ膜３６はＰＳＧ膜３５に形成した開口の側
面にのみ、所謂、サイド・ウォールとして残る。
この工程は、ＰＳＧ膜３６がない場合であれば不要なの
は勿論であるが、二酸化シリコン膜に代替した場合には
必要である。
第２図参照 ２−（１） 全面に不純物を含有させた多結晶シリコン膜３７を厚く
形成する。
２−（２） 多結晶シリコン膜３７をエツチングし、ＰＳＧ膜３６或
いはＰＳＧ膜３５で画定された開口内にのみ残す。
第３図参照 ３−（１） 多結晶シリコン膜３７の表面を熱酸化して絶縁膜３８を
形成する。
３−（２） ｐｓｃ膜３５及び３６、また、ＰＳＧＩＩ１３６がない
場合はＰＳＧ膜３５をフッ酸処理で除去する。
若し、ＰＳＧ膜３６を二酸化シリコン膜に代替した場合
には、それに依るサイド・ウォールは、フッ酸処理して
も、そのまま残る。
３−（３） 全面に二酸化シリコンからなる絶縁膜４１を堆積する。
この工程はＰＳＧ膜３６を二酸化シリコン膜に代替した
場合には不要である。
３−（４） 絶縁膜４１の異方性エツチングを行う。この工程に依っ
て、絶縁膜４１は多結晶シリコン膜３７及び絶縁膜３８
の側面にのみサイド・ウォールとして残る。
この工程もＰＳＧ膜３６を二酸化シリコン膜に代替した
場合には不要である。
３−（５） 絶縁膜３８及び４１をマスクとして多結晶シリコン膜３
４のバターニングを行う。この工程に依って、多結晶シ
リコン膜３４及び３７からなる逆Ｔ字型ゲート電極が完
成する。
ＰＳＧ膜３６を二酸化シリコン膜に代替した場合、即ち
、絶縁膜４１がない場合には、絶縁膜３８と該二酸化シ
リコン膜とをマスクとして多結晶シリコンＭ、３４をバ
ターニングすることになる。
前記説明した工程に於いて、ＰＳＧ膜３６を用いる技術
は、逆Ｔ字型ゲート電極の脚部分のチャネル方向長さを
現在のフォト・リングラフィ技術の限界を越えて短くし
たい場合に有効であり、また、そのようにすることで、
逆Ｔ字型ゲート電極の張り出し部分も、その機能を損な
うことなしに短くすることが可能である。
前記説明した工程は、従来から多用されている安定な技
術を通用して遂行されるものであって、何ら特殊な技術
は必要としていないことが理解されよう。
前記したところから、本発明に依る電界効果型トランジ
スタ及びその製造方法に於いては、半導体基板（例えば
ｐ型シリコン半導体基板３１）上に第一の絶縁膜（例え
ばゲート絶縁膜３３）及び第一の導電膜（例えば不純物
含有多結晶シリコン膜３４）及び第一の被膜（例えばＰ
ＳＧ膜３５）を順に形成する工程と、次いで、第一の被
膜に開口を形成して第一の導電膜の一部を表出させる工
程と、次いで、該開口を埋め第一の導電膜と一体的に結
合する第二の導電膜（例えば不純物含有多結晶シリコン
１１ｉ！３７）を形成する工程と、次いで、第一の被膜
を除去して第二の導電膜に於ける側面を表出させる工程
と、次いで、第二の絶縁膜（例えば絶縁膜３８）を形成
してからエツチングを行って第二の導電膜に於ける側面
にサイド・ウォール状に残す工程と、次いで、サイド・
ウォール状の第二の絶縁膜をマスクとし第一の導電膜を
パタニングして第一の導電膜と第二の導電膜からなる逆
Ｔ字型ゲート電極を形成する工程とを含んでなるか、或
いは、半導体基板上に第一の絶縁膜及び第一の導電膜及
び第一の被膜を順に形成する工程と、次いで、第一の被
膜に開口を形成してから第二の絶縁膜を形成する工程と
、次いで、第二の絶縁膜をエツチングして該開口を画定
する側面を覆うサイド・ウォール状に残す工程と、次い
で、サイド・ウォール状の第二の絶縁膜で画定された開
口内を第二の導電膜で埋める工程と、次いで、第一の被
膜を除去してサイド・ウォール状の第二の絶縁膜を表出
させる工程と、次いで、サイド・ウォール状の第二の絶
縁膜をマスクとし第一の導電膜をパターニングして第一
の導電膜と第二の導電膜からなる逆Ｔ字型ゲート電極を
形成する工程とを含んでなるか、或いは、半導体基板上
に第一の絶縁膜及び第一の導電膜及び第一の被膜を順に
形成する工程と、次いで、第一の被膜に開口を形成して
から第二の被膜（例えばＰＳＧ膜３６）を形成する工程
と、次いで、第二の被膜をエツチングして該開口を画定
する側面にサイド・ウォール状に残す工程と、次いで、
該サイド・ウォール状の第二の被膜で画定された開口内
を第二の導電膜で埋める工程と、次いで、第一の被膜及
び第二の被膜を除去してから第二の絶縁膜を形成し、次
いで、第二の絶縁膜をエツチングして第二の導電膜の側
面にサイド・ウォール状に残す工程と、次いで、該サイ
ド・ウォール状の第二の絶縁膜をマスクとし第一の導電
膜をバターニングして第一の導電膜と第二の導電膜から
なる逆Ｔ字型ゲート電極を形成する工程とを含んでなる
か、或いは、半導体基板（例えばｐ型シリコン半導体基
板５１）に於けるチャネル領域を覆うゲート絶縁膜（例
えばゲート絶縁膜５３）の上に延在する導電膜からなる
張り出し部分（例えば不純物含有多結晶シリコン膜５５
）並びに該導電膜の上に起立する導電膜で構成された脚
部分（例えば不純物含有多結晶シリコン膜５７）からな
る逆Ｔ字型ゲート電極と、該逆Ｔ字型ゲート電極に於け
る脚部分のチャネル方向長さに比較して長い実効チャネ
ル長が得られる箇所に接合のエツジが位置するソース領
域（例えばｎ−型ソース領域５４Ｓ）及びドレイン頭載
（例えばｎ−型ドレイン領域５４Ｄ）とを備える。
〔作用〕
前記手段を採ることに依り、従来から多用されている安
定な技術を用い、良好に機能し且つ微細化された逆Ｔ字
型ゲート電極を再現性良く形成することができ、ホット
・キャリヤの影響を低減した集積性が高い電界効果型ト
ランジスタを容易に実現することができる。
〔実施例〕
第４図乃至第７図は本発明一実施例を説明する為の工程
要所に於ける電界効果型トランジスタの要部切断側面図
を表し、以下、これ等の図を参照しつつ解説する。尚、
第１図乃至第３図に於いて用いた記号と同記号は同部分
を表すか或いは同し意味を持つものとする。
第４図参照 ４−（１） 例えば窒化シリコン膜などを耐酸化性マスクとする選択
的熱酸化（ｌｏｃａｌ　　ｏχ１ｄａＬｉｏｎ　　ｏｆ
　　５ｉｌｉｃｏｎ：ＬＯＣＯ３）法を適用することに
依り、Ｐ型シリコン半導体基板３１に二酸化シリコンか
らなるフィールド絶縁膜３２を形成する。
４−（２） 前記耐酸化性マスクを除去してｐ型シリコン半導体基板
３１の活性領域を表出させた後、熱酸化法を適用するこ
とに依り、厚さ例えば８０（入）程度である二酸化シリ
コンからなるゲート絶縁膜３３を形成する。
４−（３） ＣＶＤ法を適用することに依り、厚さ例えば５００［入
］程度の不純物含有多結晶シリコン膜３４を成長させる
。
ここで、多結晶シリコン膜３４に不純物を含有させる場
合、成長時に同時に不純物を添加する、或いは、成長後
にイオン注入するなどは任意であり、また、多結晶シリ
コン膜３４は高融点金属やその化合物に代替することが
できる。
４−（４） ＣＶＤ法を適用することに依り、厚さ例えば３０００　
（人）程度のＰＳＧ膜３５を成長させる。
４−（５） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエツチング・ガスをＣＦ、／ＣＨＦ３の混合ガスと
するＲＩＥ法を適用することに依り、ＰＳＧ膜３５の選
択的エツチングを行って逆Ｔ字型ゲート電極に於ける脚
形成予定部分に幅が例えば８０００　（人〕の開口を形
成する。
４−（６） ＣＶＤ法を適用することに依り、厚さ例えば２５００　
（入〕程度のＰＳＧ膜３６を成長させる。尚、この厚さ
を持つＰＳＧ膜３６がサイド・ウォール化された場合、
約２０００　Ｃ人〕程度になる。従って、前記した８０
００　（人〕の開口幅は約４０００　Ｃ人］程度になる
。
４−（７） エツチング・ガスをＣＦ４／ＣＨＦ３の混合ガスとする
ＲＩＥ法を通用することに依り、ＰＳＧ膜３６の全面に
ついて異方性エツチングを行う。
この工程を経ることに依って、ＰＳＧ膜３６はＰＳＧ膜
３５に形成した開口の側面にのみサイド・ウォールとし
て残る。
第５図参照 ５−（１） ＣＶＤ法を適用することに依り、全面に厚さ例えば５０
００　（入］程度の不純物含有多結晶シリコン膜３７を
形成する。
ここで、多結晶シリコン膜３７に不純物を含有させる場
合、成長時に同時に不純物を添加する、或いは、成長後
にイオン注入するなどは任意であり、また、多結晶シリ
コン膜３７は高融点金属やその化合物に代替して低抵抗
化することができ、その場合、選択成長法を適用すれば
工程の簡略化にもなる。
５−（２） エツチング・ガスをＣＣＩ！、４１０２とするＲＩＥ法
を適用することに依り、多結晶シリコン膜３７の全面を
異方性エツチングし、ＰＳＧ膜３６で画定された開口内
にのみ残るようにする。
尚、この場合、ＲＩＥ法は、エツチング・ガスをＣＦ、
１０２の混合ガスとする等方性プラズマ・エツチング法
に代替することができる。
この工程に依って、逆Ｔ字型ゲート電極の脚部分が得ら
れたことになる。
第６図参照 ６−（１） 熱酸化法を適用することに依り、多結晶シリコン膜３７
の表面に厚さ例えば１５００　（人］程度の二酸化シリ
コンからなる絶縁膜３８を形成する。
６−（２） フン酸をエッチャントとする浸漬法を適用することに依
り、ＰＳＧ膜３５及び３６の除去を行う。
６−（３） イオン注入法を適用することに依り、ドーズ量を５　Ｘ
　１０１（ｃｍ−”）　、そして、加速エネルギを１６
０　（ＫｅＶ）としてＡｓイオンの打ち込みを行なって
ＬＤＤ構造のｎ−型ソース領域３９及びｎ−型ドレイン
領域４０を形成する。
第７図参照 ７−（１） ＣＶＤ法を適用することに依り、全面に厚さ例えば２０
００　（人）程度の二酸化シリコンからなる絶縁膜４１
を形成する。
７−（２） エツチング・ガスをＣＦ、／ＣＨＦ３の混合ガスとする
ＲＩＥ法を適用することに依り、絶縁膜４１の異方性エ
ツチングを行う。
この工程に依って、絶縁膜４１は多結晶シリコン膜３７
及び絶縁膜３８の側面にのみサイド・ウォールとして残
る。
７−（３） 絶縁膜３８及び４１をマスクとして多結晶シリコン膜３
４のパターニングを行う。
この場合、多結晶シリコン膜３４は薄いので容易にパタ
ーニングすることができ、通常のゲート電掘をパターニ
ングする場合のような充分大きな選択比は要求されない
。
さらに詳細に説明すると、例えばゲート電極の厚さが３
５００　（入〕であるとすると、エツチング分布、或い
は、ＬＯＣＯ３段差部分の除去を考えると３０〔％〕程
度のオーバ・エツチングが必要であり、この３０（％）
なる値は、ゲート電極材料に換算して１０５０　（人］
に相当し、厚さが８０〔入〕のゲート絶縁膜に対して、
ゲート電極エツチングに依る損失を半分以下、即ち、４
０〔入〕程度に抑える為には、選択比は２６以上あるこ
とが必要である。然しなから、本実施例では、多結晶シ
リコン膜３４を５００〔人〕だけエツチングすれば良い
のであるから、 程度あれば良いことになる。
この工程に依って、逆Ｔ字型ゲート電極の張り出し部分
が得られたことになり、多結晶シリコン膜３４並びに３
７からなる逆Ｔ字型ゲート電極が完成した。
７−（４） イオン注入法を適用することに依り、ドーズ量を４　Ｘ
　１０　”　（ｃａｒ”）　、また、加速エネルギを６
０　（Ｋｅ　Ｖ）としてＡｓイオンの打ち込みを行なっ
てＬＤＤ構造のｎ゛型ソース領域４２及びｎ゛型ドレイ
ン領域４３を形成する。
７−（５） この後、眉間絶縁膜や電極・配線など形成して完成する
。
本実施例に於ける第４図について説明した工程で形成し
たサイド・ウォール状のＰＳＧ膜３６を例えば二酸化シ
リコン膜に代替すれば、同じく、第６図について説明し
た工程で絶縁膜３８と共に残すことができる。従って、
その場合は、第７図について説明した工程で形成するサ
イド・ウォール状の絶縁Ｈ’Ｊ４１は不要となる。但し
、その場合には、サイド・ウォールで画定されている開
口を多結晶シリコン膜３７で埋める前に、ｐ型シリコン
半導体基板３１に対して例えば３０°の角度をもって回
転斜めイオン注入を行うことでＬＤＤ構造に於けるｎ−
型ソース領域３９及びｎ−型ドレイン領域４０を形成す
る必要があり、その際には、ト′−ズ量を例えば３ＸＩ
Ｏ”、加速エネルギを例えば３２０　（ＫｅＶ）として
Ａｓイオンを注入することで実現できる。その後は、さ
きに説明した実施例と全く同様にして、逆Ｔ字型ゲート
電極を作成することができる。
第８図乃至第１１図は本発明に於ける他の実施例を説明
する為の工程要所に於ける電界効果型トランジスタの要
部切断側面図を表し、以下、これ等の図を参照しつつ解
説する。
第８図参照 ８−（１） 例えば窒化シリコン膜などを耐酸化性マスクとするＬＯ
ＣＯ３法を適用することに依り、Ｐ型シリコン半導体基
板５１に二酸化シリコンからなるフィールド絶縁膜５２
を形成する。
８−（２） 前記耐酸化性マスクを除去してｐ型シリコン半導体基板
５１の活性傾城を表出させたから、熱酸化法を通用する
ことに依り、厚さが例えば３００〔入〕程度である二酸
化シリコンからなる絶縁膜５３′を形成する。
８−（３） イオン注入法を適用することに依り、ドーズ量を例えば
５　Ｘ　Ｉ　Ｏ”　（ｃｍ−”）　、そして、加速エネ
ルギを６０　（ＫｅＶ）として全面にＡｓイオンの打ち
込みを行ってｎ−型不純物導入領域５４を形成する。
第９図参照 ！−（１） 絶縁膜５３′を除去してから、改めて、熱酸化法を適用
することに依り、厚さが例えば８０［入］程度である二
酸化シリコンからなるゲート絶縁膜５３を形成する。
９−（２） ＣＶＤ法を適用することに依り、厚さ例えば５００〔入
〕程度の不純物含有多結晶シリコン膜５５を成長させる
。
尚、多結晶シリコン膜５５に不純物を含有させる場合、
前記同様、成長時に同時に不純物を添加する、或いは、
成長後にイオン注入するなどは任意であり、また、多結
晶シリコン膜５５は高融点金属やその化合物に代替する
ことができる。
９−（３） ＣＶＤ法を適用することに依り、厚さ例えば３０００　
（人〕程度のＰＳＧ膜５６Ａを成長させる。
！−（４） フォト・リソグラフィ技術に於けるレジスト・プロセス
及びエツチング・ガスをＣＦ、／ＣＨＦ、の混合ガスと
するＲＩＥ法を通用することに依り、ＰＳＧ膜５６Ａの
選択的エツチングを行って逆Ｔ字型ゲート電極に於ける
脚形成予定部分に開口を形成する。
９−（５） ＣＶＤ法を適用することに依り、厚さ例えば２５００　
（人〕程度のＰＳＧ膜５６Ｂを成長させる。
９−（６） エツチング・ガスをＣＦ、／ＣＨＦ、の混合ガスとする
ＲＩＥ法を適用することに依り、ＰＳＧ膜５６Ｂの全面
について異方性エツチングを行う。
この工程を経ることに依って、ＰＳＧ膜５６ＢはＰＳＧ
膜５６Ａに形成した開口の側面にのみサイド・ウォール
として残る。
９−（７） イオン注入法を適用することに依り、ドーズ量を例えば
８×１０′３（ＣＩ！−２〕、そして、加速エネルギを
８０　（ＫｅＶ）として全面にＢイオンの打ち込みを行
う。このイオン注入は、ｎ型不純物導入領域５４に於け
るｎ型不純物に対するカウンタ・ドーピングとなり、従
って、ｐ型チャネル領域ＣＨＲを生成することができる
と共にＬＤＤ構造のｎ−型ソース領域５４Ｓ及びｎ−型
ドレイン領域５４Ｄが形成される。
尚、必要に応じて、深いチャネル・カット領域ＤＣ３を
形成することも可能である。
本実施例に於いて、ゲート電極のパターンにセルフ・ア
ライン方式でイオン注入が可能であることは大きな利点
であり、前記した深いチャネル・カット領域を形成する
際のマージンを大きく採ることができる。
因みに、従来の技術を用いてゲート電極のパターンにセ
ルフ・アライン方式でイオン注入するには、Ｓｉｎ、膜
にゲート電極パターンの開口を形成してから、イオンの
打ち込みを行なっている。従って、ゲート電極パターン
の開口を形成する際、必ず、ゲートとなる基板部分をエ
ツチング工程で叩くので、ダメージを与えることになる
。
第１０図参照 １Ｏ−（１） ＣＶＤ法を通用することに依り、全面に厚さ例えば５０
００　［λ〕程度の不純物含有多結晶シリコン膜５７を
形成する。
多結晶シリコン膜５７に不純物を含有させる場合、前記
同様、成長時に同時に不純物を添加する、或いは、成長
後にイオン注入するなどは任意であり、また、多結晶シ
リコン膜５５は高融点金属やその化合物に代替すること
ができる。
１Ｏ−（２） エツチング・ガスをＣＣｊ２４１０□の混合ガスとする
ＲＩＥ法を通用することに依り、多結晶シリコン膜５７
の全面を異方性エツチングし、ＰＳＧ膜５６Ｂで画定さ
れた開口内にのみ残るようにする。尚、この場合のエツ
チングは、エツチング・ガスをＣＦ、１０．の混合ガス
とする等方性エツチングに代替しても良い。
この工程に依って、逆Ｔ字型ゲート電極の脚部分が得ら
れたことになる。
第１１図参照 １ｌ−（１） 熱酸化法を適用することに依り、多結晶シリコン膜５７
の表面に厚さ例えば１５００　（人〕程度の二酸化シリ
コンからなる絶縁膜５８を形成する。
１ｌ−（２） フッ酸をエッチャントとする浸漬法を適用することに依
り、ＰＳＧＩＩＷ５６Ａ及び５６Ｂの除去を行う。
１ｌ−（３） ＣＶＤ法を適用することに依り、全面に厚さ例えば２０
００　［入］程度の二酸化シリコンからなる絶縁膜５９
を形成する。
１ｌ−（４） エツチング・ガスをＣＦ、／ＣＨＦ、とするＲＩＥ法を
通用することに依り、絶縁膜５９の異方性エツチングを
行う。
この工程に依って、絶縁膜５９は多結晶シリコン膜５７
及び絶縁膜５８の側面にのみサイド・ウォールとして残
る。
１ｌ−（５） 絶縁膜５８及び５９をマスクとして多結晶シリコン膜５
５のパターニングを行う。
この工程に依って、逆Ｔ字型ゲート電極の張り出し部分
が得られたことになり、多結晶シリコン膜５５並びに５
７からなる逆Ｔ字型ゲート電極が完成する。
１ｌ−（６） イオン注入法を適用することに依り、ドーズ量を４　Ｘ
　１０　”　（ｃ＋ｒ”）　、また、加速エネルギを６
０　（ＫｅＶ）としてＡｓイオンの打ち込みを行なって
ＬＤＤ構造のｎ゛型ソース領域６０Ｓ及びｎ゛型ドレイ
ン領域６０Ｄを形成する。
１ｌ−（７） この後、層間絶縁膜や電極・配線など形成して完成する
。
ここに説明した実施例に於ける対象はｎチャネル・トラ
ンジスタであるが、ｎチャネル・トランジスタである場
合には、カウンター・ドーパントとしてＡｓなどを用い
ることができるので、Ｂのように拡散が大きいことを気
に掛ける必要はなくなる。
第１２図は第８図乃至第１１図について説明した工程を
経て作成された逆Ｔ字型ゲート電極をもつ電界効果型ト
ランジスタの特徴を第１６図に見られる従来例と比較し
て説明する為の図であり、（Ａ）は工程要所に於ける本
発明一実施例の要部切断側面図を、（Ｂ）は工程要所に
於ける従来例の要部切断側面図をそれぞれ表し、第８図
乃至第１１図及び第１６図に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
図に於いて、６１は不純物拡散の影響で実効チャネル長
が長くなった部分、６２は不純物拡散の影響で実効チャ
ネル長が短（なった部分をそれぞれ示している。
第１２図（Ａ）に見られる本発明一実施例に依る電界効
果型トランジスタに於いては、サイド・ウォール状のＰ
ＳＧ膜５６Ｂで画定された開口からＰ型不純物を導入す
ることで形成されたｐ型チャネル領域ＣＨＲが後の熱処
理で拡散され、その結果、逆Ｔ字型ゲート電極に於ける
脚部分の外側にｎ−型ソース領域５４Ｓ或いはｎ−型ド
レイン領域５４Ｄのエツジが存在し、実効チャネル長が
長くなってショート・チャネル効果が起き難い構成にな
っているのであるが、第１２図（Ｂ）に見られる従来例
に依る電界効果型トランジスタに於いては、ｎ−型ソー
ス領域７或いはｎ−型ドレイン領域８が後の熱処理で拡
散され、その結果、逆Ｔ字型ゲート電極の脚部分の内側
にそれ等のエツジが存在し、実効チャネル長が短くなっ
てショート・チャネル効果が起き易い構成になっている
ことが看取される。
前記説明した本発明に於ける各実施例に於いては、主と
してＬＤＤ構造のものについて説明したが、シングル・
ドレイン構造のものにも実施できることは明らかであり
、また、ドーパントもＡｓには限らず、更にまた、薄膜
ＳＯＩ基板を用いる方式、即ち、シリコン半導体基板表
面に在る厚さｌ（μｍ］程度の絶縁層上に単結晶半導体
薄膜を形成し、その単結晶半導体薄膜を選択的に熱酸化
して素子間分離絶縁膜を形成し、その素子間分離絶縁膜
で囲まれた素子形成領域にトランジスタを作り込む方式
の場合には特に有効である。
〔発明の効果〕
本発明に依る電界効果型トランジスタ及びその製造方法
に於いては、ゲート絶縁膜の上に逆Ｔ字型ゲート電極の
張り出し部分となる導電膜を設けてから、逆Ｔ字型ゲー
ト電極の脚部分となるパターンの開口をもった被膜を設
け、その開口内に該逆部分となる導電膜を設けるように
している。
前記構成を採ることに依り、従来から多用されている安
定な技術を用い、良好に機能し且つ微細化された逆Ｔ字
型ゲート電極を再現性良く形成することができ、ホット
・キャリヤの影響を低減した集積性が高い電界効果型ト
ランジスタを容易に実現することができる。
【図面の簡単な説明】
第１図乃至第３図は本発明の詳細な説明する為の工程要
所に於ける電界効果型トランジスタの要部切断側面図、
第４図乃至第７図は本発明一実施例を説明する為の工程
要所に於ける電界効果型トランジスタの要部切断側面図
、第８図乃至第１１図は本発明に於ける他の実施例を説
明する為の工程要所に於ける電界効果型トランジスタの
要部切断側面図、第１２図（Ａ）及び（Ｂ）は第８図乃
至第１１図について説明した工程を経て作成された逆Ｔ
字型ゲート電極をもつ電界効果型トランジスタの特徴と
第１６図に見られる従来例の特徴とを比較して説明する
為の工程要所に於ける本発明一実施例の要部切断側面図
及び従来例の要部切断側面図、第１３図乃至第１６図は
逆Ｔ字型ゲート電極をもつ電界効果型トランジスタを製
造する従来の技術を説明する為の工程要所に於ける電界
効果型トランジスタの要部切断側面図、第１７図乃至第
２２図は逆Ｔ字型ゲート電極をもつ電界効果型トランジ
スタを製造する他の従来の技術を説明する為の工程要所
に於ける電界効果型トランジスタの要部切断側面図をそ
れぞれ表している。 図に於いて、３１はシリコン半導体基板、３２はフィー
ルド絶縁膜、３３はゲート絶縁膜、３４は多結晶シリコ
ン膜、３５及び３６はＰＳＧ膜、３７は多結晶シリコン
膜、３８は絶縁膜、３９はｎ−型ソース領域、４０はｎ
−型ドレイン領域、４１は絶縁膜、４２はｎ゛゛ソース
領域、４３はｎ゛型トドレイン領域それぞれ示している
。

Claims (4)

    【特許請求の範囲】
  1. （１）半導体基板上に第一の絶縁膜及び第一の導電膜及
    び第一の被膜を順に形成する工程と、 次いで、第一の被膜に開口を形成して第一の導電膜の一
    部を表出させる工程と、 次いで、該開口を埋め第一の導電膜と一体的に結合する
    第二の導電膜を形成する工程と、次いで、第一の被膜を
    除去して第二の導電膜に於ける側面を表出させる工程と
    、 次いで、第二の絶縁膜を形成してからエッチングを行っ
    て第二の導電膜に於ける側面にサイド・ウォール状に残
    す工程と、 次いで、サイド・ウォール状の第二の絶縁膜をマスクと
    し第一の導電膜をパターニングして第一の導電膜と第二
    の導電膜からなる逆Ｔ字型ゲート電極を形成する工程と を含んでなることを特徴とする電界効果型トランジスタ
    の製造方法。
  2. （２）半導体基板上に第一の絶縁膜及び第一の導電膜及
    び第一の被膜を順に形成する工程と、 次いで、第一の被膜に開口を形成してから第二の絶縁膜
    を形成する工程と、 次いで、第二の絶縁膜をエッチングして該開口を画定す
    る側面を覆うサイド・ウォール状に残す工程と、 次いで、サイド・ウォール状の第二の絶縁膜で画定され
    た開口内を第二の導電膜で埋める工程と、 次いで、第一の被膜を除去してサイド・ウォール状の第
    二の絶縁膜を表出させる工程と、次いで、サイド・ウォ
    ール状の第二の絶縁膜をマスクとし第一の導電膜をパタ
    ーニングして第一の導電膜と第二の導電膜からなる逆Ｔ
    字型ゲート電極を形成する工程と を含んでなることを特徴とする電界効果型トランジスタ
    の製造方法。
  3. （３）半導体基板上に第一の絶縁膜及び第一の導電膜及
    び第一の被膜を順に形成する工程と、 次いで、第一の被膜に開口を形成してから第二の被膜を
    形成する工程と、 次いで、第二の被膜をエッチングして該開口を画定する
    側面にサイド・ウォール状に残す工程と、 次いで、該サイド・ウォール状の第二の被膜で画定され
    た開口内を第二の導電膜で埋める工程と、 次いで、第一の被膜及び第二の被膜を除去してから第二
    の絶縁膜を形成し、 次いで、第二の絶縁膜をエッチングして第二の導電膜の
    側面にサイド・ウォール状に残す工程と、 次いで、該サイド・ウォール状の第二の絶縁膜をマスク
    とし第一の導電膜をパターニングして第一の導電膜と第
    二の導電膜からなる逆Ｔ字型ゲート電極を形成する工程
    と を含んでなることを特徴とする電界効果型トランジスタ
    の製造方法。
  4. （４）半導体基板に於けるチャネル領域を覆うゲート絶
    縁膜の上に延在する導電膜からなる張り出し部分並びに
    該導電膜の上に起立する導電膜で構成された脚部分から
    なる逆Ｔ字型ゲート電極と、 該逆Ｔ字型ゲート電極に於ける脚部分のチャネル方向長
    さに比較して長い実効チャネル長が得られる箇所に接合
    のエッジが位置するソース領域及びドレイン領域と を備えてなることを特徴とする電界効果型トランジスタ
    。
JP2067330A 1990-03-19 1990-03-19 電界効果型トランジスタ及びその製造方法 Expired - Lifetime JP2548994B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2067330A JP2548994B2 (ja) 1990-03-19 1990-03-19 電界効果型トランジスタ及びその製造方法
US07/670,806 US5175119A (en) 1990-03-19 1991-03-18 Method of producing insulated-gate field effect transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2067330A JP2548994B2 (ja) 1990-03-19 1990-03-19 電界効果型トランジスタ及びその製造方法

Publications (2)

Publication Number Publication Date
JPH03268434A true JPH03268434A (ja) 1991-11-29
JP2548994B2 JP2548994B2 (ja) 1996-10-30

Family

ID=13341902

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2067330A Expired - Lifetime JP2548994B2 (ja) 1990-03-19 1990-03-19 電界効果型トランジスタ及びその製造方法

Country Status (2)

Country Link
US (1) US5175119A (ja)
JP (1) JP2548994B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5559049A (en) * 1994-07-25 1996-09-24 Hyundai Electronics Insustries Co., Ltd Method of manufacturing a semiconductor device
JPH09321278A (ja) * 1995-12-28 1997-12-12 Lg Semicon Co Ltd Ｍｏｓ電界効果トランジスタの製造方法
JP2002535834A (ja) * 1999-01-15 2002-10-22 コミツサリア タ レネルジー アトミーク Ｍｉｓトランジスタ及びそのトランジスタを半導体基板上に製造する方法
US7008832B1 (en) 2000-07-20 2006-03-07 Advanced Micro Devices, Inc. Damascene process for a T-shaped gate electrode
KR100572316B1 (ko) * 2002-10-11 2006-04-19 삼성전자주식회사 역티 형태의 게이트 전극을 갖는 모스 트랜지스터들 및 그제조방법들
US9543427B2 (en) 2014-09-04 2017-01-10 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method for fabricating the same

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5587332A (en) * 1992-09-01 1996-12-24 Vlsi Technology, Inc. Method of making flash memory cell
EP0591599B1 (en) * 1992-09-30 2001-12-19 STMicroelectronics S.r.l. Method of fabricating integrated devices, and integrated device produced thereby
DE69227772T2 (de) * 1992-09-30 1999-06-24 St Microelectronics Srl Verfahren zur Herstellung von nichtflüchtigen Speichern und so hergestellte Speicher
US5568418A (en) * 1992-09-30 1996-10-22 Sgs-Thomson Microelectronics S.R.L. Non-volatile memory in an integrated circuit
US5270234A (en) * 1992-10-30 1993-12-14 International Business Machines Corporation Deep submicron transistor fabrication method
US5374575A (en) * 1993-11-23 1994-12-20 Goldstar Electron Co., Ltd. Method for fabricating MOS transistor
US5552329A (en) * 1994-01-05 1996-09-03 Lg Semicon Co., Ltd. Method of making metal oxide semiconductor transistors
DE4400842C2 (de) * 1994-01-13 1998-03-26 Gold Star Electronics MOS Transistor und Verfahren zu seiner Herstellung
JPH07263680A (ja) * 1994-03-24 1995-10-13 Hitachi Ltd 半導体装置の製造方法
US5434093A (en) * 1994-08-10 1995-07-18 Intel Corporation Inverted spacer transistor
JP2586342B2 (ja) * 1994-08-27 1997-02-26 日本電気株式会社 半導体装置の製造方法
US5484743A (en) * 1995-02-27 1996-01-16 United Microelectronics Corporation Self-aligned anti-punchthrough implantation process
US5605855A (en) * 1995-02-28 1997-02-25 Motorola Inc. Process for fabricating a graded-channel MOS device
US5652156A (en) * 1995-04-10 1997-07-29 Taiwan Semiconductor Manufacturing Company Ltd. Layered polysilicon deposition method
US5688700A (en) * 1995-11-03 1997-11-18 Micron Technology, Inc. Method of forming a field effect transistor
US5538913A (en) * 1995-11-13 1996-07-23 United Microelectronics Corporation Process for fabricating MOS transistors having full-overlap lightly-doped drain structure
KR0156156B1 (ko) * 1995-12-14 1998-12-01 문정환 반도체 장치 제조방법
US5665611A (en) * 1996-01-31 1997-09-09 Micron Technology, Inc. Method of forming a thin film transistor using fluorine passivation
US5698461A (en) * 1996-03-12 1997-12-16 United Microelectronics Corp. Method for fabricating lightly doped drain metal oxide semiconductor field effect transistor
US5585295A (en) * 1996-03-29 1996-12-17 Vanguard International Semiconductor Corporation Method for forming inverse-T gate lightly-doped drain (ITLDD) device
US5837588A (en) * 1998-01-26 1998-11-17 Texas Instruments-Acer Incorporated Method for forming a semiconductor device with an inverse-T gate lightly-doped drain structure
US6117742A (en) * 1998-05-15 2000-09-12 Advanced Micro Devices, Inc. Method for making a high performance transistor
US6674139B2 (en) * 2001-07-20 2004-01-06 International Business Machines Corporation Inverse T-gate structure using damascene processing
KR100442780B1 (ko) * 2001-12-24 2004-08-04 동부전자 주식회사 반도체 소자의 트랜지스터 제조 방법
US7005744B2 (en) * 2003-09-22 2006-02-28 International Business Machines Corporation Conductor line stack having a top portion of a second layer that is smaller than the bottom portion
US7253066B2 (en) * 2004-02-24 2007-08-07 International Business Machines Corporation MOSFET with decoupled halo before extension
US7781288B2 (en) * 2007-02-21 2010-08-24 International Business Machines Corporation Semiconductor structure including gate electrode having laterally variable work function
US9324709B2 (en) 2013-08-19 2016-04-26 Globalfoundries Inc. Self-aligned gate contact structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63302562A (ja) * 1987-06-03 1988-12-09 Toshiba Corp Ｍｏｓ型半導体装置の製造方法
JPH01143357A (ja) * 1987-11-30 1989-06-05 Hitachi Ltd 半導体装置およびその製法
JPH02309646A (ja) * 1989-05-24 1990-12-25 Matsushita Electron Corp 半導体装置の製造方法
JPH03191529A (ja) * 1989-12-20 1991-08-21 Nec Corp 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62113474A (ja) * 1985-11-13 1987-05-25 Toshiba Corp 半導体集積回路の製造方法
US4744859A (en) * 1986-10-23 1988-05-17 Vitelic Corporation Process for fabricating lightly doped drain MOS devices
US4963504A (en) * 1987-11-23 1990-10-16 Xerox Corporation Method for fabricating double implanted LDD transistor self-aligned with gate
US4943537A (en) * 1988-06-23 1990-07-24 Dallas Semiconductor Corporation CMOS integrated circuit with reduced susceptibility to PMOS punchthrough
US4978626A (en) * 1988-09-02 1990-12-18 Motorola, Inc. LDD transistor process having doping sensitive endpoint etching
US5082794A (en) * 1989-02-13 1992-01-21 Motorola, Inc. Method of fabricating mos transistors using selective polysilicon deposition
US4984042A (en) * 1989-02-13 1991-01-08 Motorola, Inc. MOS transistors using selective polysilicon deposition
FR2654257A1 (fr) * 1989-11-03 1991-05-10 Philips Nv Procede pour fabriquer un dispositif a transistors mis ayant une grille debordant sur les portions des regions de source et de drain faiblement dopees.
US4988632A (en) * 1990-01-02 1991-01-29 Motorola, Inc. Bipolar process using selective silicon deposition

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63302562A (ja) * 1987-06-03 1988-12-09 Toshiba Corp Ｍｏｓ型半導体装置の製造方法
JPH01143357A (ja) * 1987-11-30 1989-06-05 Hitachi Ltd 半導体装置およびその製法
JPH02309646A (ja) * 1989-05-24 1990-12-25 Matsushita Electron Corp 半導体装置の製造方法
JPH03191529A (ja) * 1989-12-20 1991-08-21 Nec Corp 半導体装置の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5559049A (en) * 1994-07-25 1996-09-24 Hyundai Electronics Insustries Co., Ltd Method of manufacturing a semiconductor device
JPH09321278A (ja) * 1995-12-28 1997-12-12 Lg Semicon Co Ltd Ｍｏｓ電界効果トランジスタの製造方法
US6169315B1 (en) 1995-12-28 2001-01-02 Hyundai Electronics Industries Co., Ltd. Metal oxide semiconductor field effect transistor (MOSFET) and method for making thereof
JP2002535834A (ja) * 1999-01-15 2002-10-22 コミツサリア タ レネルジー アトミーク Ｍｉｓトランジスタ及びそのトランジスタを半導体基板上に製造する方法
US7008832B1 (en) 2000-07-20 2006-03-07 Advanced Micro Devices, Inc. Damascene process for a T-shaped gate electrode
KR100572316B1 (ko) * 2002-10-11 2006-04-19 삼성전자주식회사 역티 형태의 게이트 전극을 갖는 모스 트랜지스터들 및 그제조방법들
US9543427B2 (en) 2014-09-04 2017-01-10 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method for fabricating the same

Also Published As

Publication number Publication date
US5175119A (en) 1992-12-29
JP2548994B2 (ja) 1996-10-30

Similar Documents

Publication Publication Date Title
JPH03268434A (ja) 電界効果型トランジスタ及びその製造方法
KR0132281B1 (ko) 반도체 장치의 형성방법
US4486943A (en) Zero drain overlap and self aligned contact method for MOS devices
JPS59188974A (ja) 半導体装置の製造方法
JP2002343963A (ja) 溝ゲート型電界効果トランジスタ及びその製造方法
JPH08264789A (ja) 絶縁ゲート半導体装置および製造方法
JPH10107267A (ja) 電界効果トランジスタ及びその製造方法
JP3039978B2 (ja) 集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法
CA1197926A (en) Zero drain overlap and self-aligned contacts and contact methods for mod devices
JP2000022153A (ja) 半導体装置および半導体装置の製造方法
JPS6251216A (ja) 半導体装置の製造方法
JPS62293773A (ja) 半導体装置の製造方法
RU2312422C2 (ru) Способ изготовления самосовмещенного планарного двухзатворного моп-транзистора на кни подложке
JP3500553B2 (ja) 半導体装置の製造方法
JP2001244324A (ja) 半導体装置の製造方法
JPH0982958A (ja) Ｍｏｓ型半導体装置およびその製造方法
JPH05190566A (ja) 半導体装置の製造方法
JPS63177561A (ja) 半導体装置の製造方法
JPS6151974A (ja) 半導体装置の製造方法
JPH10200098A (ja) 半導体装置およびその製造方法
JPH04267336A (ja) 半導体装置の製造方法
JPH0334655B2 (ja)
JPH05343515A (ja) 半導体装置及びその製造方法
JPH0527995B2 (ja)
JPH04354138A (ja) Ｍｉｓ型半導体装置の製造方法