JP2586342B2 - 半導体装置の製造方法 - Google Patents
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
Description
【０００１】
【産業上の利用分野】本発明はＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造の半導体装置の製造方
法に関する。
Ｄｏｐｅｄ Ｄｒａｉｎ）構造の半導体装置の製造方
法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタにおいては、ホット
キャリア等の対策としてＬＤＤ構造を採用している。図
７〜図１２を参照して従来のＬＤＤ構造の半導体装置の
製造方法を説明する。
キャリア等の対策としてＬＤＤ構造を採用している。図
７〜図１２を参照して従来のＬＤＤ構造の半導体装置の
製造方法を説明する。
【０００３】図７、図８は第１の従来のＬＤＤ構造の半
導体装置の製造方法を示す断面図である（参照：特開平
１−１８９９６４号公報の第２図Ａ〜第２図Ｇ、特開平
４−３４６４７６号公報の図２）。
導体装置の製造方法を示す断面図である（参照：特開平
１−１８９９６４号公報の第２図Ａ〜第２図Ｇ、特開平
４−３４６４７６号公報の図２）。
【０００４】始めに、図７の（Ａ）を参照すると、Ｐ型
半導体基板１０１を熱酸化してフィールド酸化層１０２
を形成する。次いで、ゲート酸化層１０３及びゲート電
極（ポリシリコン）１０４を形成する。
半導体基板１０１を熱酸化してフィールド酸化層１０２
を形成する。次いで、ゲート酸化層１０３及びゲート電
極（ポリシリコン）１０４を形成する。
【０００５】次に、図７の（Ｂ）を参照すると、ゲート
電極１０４をマスクとしてＮ型不純物たとえばＰをイオ
ン注入して半導体基板１内にＬＤＤ構造の低濃度Ｎ型不
純物領域１０５ａ、１０５ｂを形成する。
電極１０４をマスクとしてＮ型不純物たとえばＰをイオ
ン注入して半導体基板１内にＬＤＤ構造の低濃度Ｎ型不
純物領域１０５ａ、１０５ｂを形成する。
【０００６】次に、図８の（Ａ）を参照すると、たとえ
ばＣＶＤ法によりシリコン酸化層を全面に形成した後
に、これをエッチバックすることによりサイドウォール
層１０６ａ、１０６ｂを形成する。次いで、ゲート電極
１０４及びサイドウォール層１０６ａ、１０６ｂをマス
クとしてＮ型不純物たとえばＡSをイオン注入して半導
体基板１内に高濃度Ｎ型不純物領域１０７ａ、１０７ｂ
を形成する。
ばＣＶＤ法によりシリコン酸化層を全面に形成した後
に、これをエッチバックすることによりサイドウォール
層１０６ａ、１０６ｂを形成する。次いで、ゲート電極
１０４及びサイドウォール層１０６ａ、１０６ｂをマス
クとしてＮ型不純物たとえばＡSをイオン注入して半導
体基板１内に高濃度Ｎ型不純物領域１０７ａ、１０７ｂ
を形成する。
【０００７】最後に、図８の（Ｂ）を参照すると、サイ
ドウォール層１０６ａ、１０６ｂを除去する。
ドウォール層１０６ａ、１０６ｂを除去する。
【０００８】図９、図１０は第２の従来のＬＤＤ構造の
半導体装置の製造方法を示す断面図である（参照：特開
昭６３−６７７７８号公報）。
半導体装置の製造方法を示す断面図である（参照：特開
昭６３−６７７７８号公報）。
【０００９】始めに、図９の（Ａ）を参照すると、図７
の（Ａ）と同様に、Ｐ型半導体基板２０１を熱酸化して
フィールド酸化層２０２を形成する。次いで、ゲート酸
化層２０３及びゲート電極（ポリシリコン）２０４を形
成する。
の（Ａ）と同様に、Ｐ型半導体基板２０１を熱酸化して
フィールド酸化層２０２を形成する。次いで、ゲート酸
化層２０３及びゲート電極（ポリシリコン）２０４を形
成する。
【００１０】次に、図９の（Ｂ）を参照すると、ゲート
電極１０４をマスクとしてＮ型不純物たとえばＡSをイ
オン注入して半導体基板１内に高濃度Ｎ型不純物領域２
０５ａ、２０５ｂを形成する。
電極１０４をマスクとしてＮ型不純物たとえばＡSをイ
オン注入して半導体基板１内に高濃度Ｎ型不純物領域２
０５ａ、２０５ｂを形成する。
【００１１】次に、図１０の（Ａ）を参照すると、ゲー
ト電極２０４及びゲート酸化層２０３を等方性エッチン
グにより縮小したゲート電極２０４ａ及びゲート酸化層
２０３ａを形成する。
ト電極２０４及びゲート酸化層２０３を等方性エッチン
グにより縮小したゲート電極２０４ａ及びゲート酸化層
２０３ａを形成する。
【００１２】最後に、図１０の（Ｂ）を参照すると、ゲ
ート電極２０４ａ及びゲート酸化層２０３ａをマスクと
してＮ型不純物たとえばＰをイオン注入して半導体基板
１内にＬＤＤ構造の低濃度Ｎ型不純物領域２０６ａ、２
０６ｂを形成する。
ート電極２０４ａ及びゲート酸化層２０３ａをマスクと
してＮ型不純物たとえばＰをイオン注入して半導体基板
１内にＬＤＤ構造の低濃度Ｎ型不純物領域２０６ａ、２
０６ｂを形成する。
【００１３】図１１、図１２は第３の従来のＬＤＤ構造
の半導体装置の製造方法を示す断面図である（参照：特
開平４−３４６４７６号公報の図１）。
の半導体装置の製造方法を示す断面図である（参照：特
開平４−３４６４７６号公報の図１）。
【００１４】始めに、図１１の（Ａ）を参照すると、Ｐ
型半導体基板３０１上にＣＶＤ法によりシリコン酸化層
３０２を形成し、このシリコン酸化層３０２内に開口３
０２ａを形成する。
型半導体基板３０１上にＣＶＤ法によりシリコン酸化層
３０２を形成し、このシリコン酸化層３０２内に開口３
０２ａを形成する。
【００１５】次に、図１１の（Ｂ）を参照すると、ＣＶ
Ｄ法によりシリコン窒化層を形成し、これをエッチバッ
クしてサイドウォール層３０３ａ、３０３ｂを形成す
る。このとき、半導体基板３０１もエッチングされる。
次いで、半導体基板３０１の露出部分にゲート酸化層３
０４を熱酸化により形成する。
Ｄ法によりシリコン窒化層を形成し、これをエッチバッ
クしてサイドウォール層３０３ａ、３０３ｂを形成す
る。このとき、半導体基板３０１もエッチングされる。
次いで、半導体基板３０１の露出部分にゲート酸化層３
０４を熱酸化により形成する。
【００１６】次に、図１２の（Ａ）を参照すると、ゲー
ト酸化層３０４上にゲート電極（ポリシリコン）３０５
をエッチバックにより形成する。このとき、シリコン酸
化層３０２及び半導体基板３０１もエッチングされる。
次いで、ゲート電極３０５及びサイドウォール層３０３
ａ、３０３ｂをマスクとしてＮ型不純物たとえばＡSを
イオン注入して半導体基板１内に高濃度Ｎ型不純物領域
３０６ａ、３０６ｂを形成する。そして、サイドウォー
ル層３０３ａ、３０３ｂをエッチング除去する。
ト酸化層３０４上にゲート電極（ポリシリコン）３０５
をエッチバックにより形成する。このとき、シリコン酸
化層３０２及び半導体基板３０１もエッチングされる。
次いで、ゲート電極３０５及びサイドウォール層３０３
ａ、３０３ｂをマスクとしてＮ型不純物たとえばＡSを
イオン注入して半導体基板１内に高濃度Ｎ型不純物領域
３０６ａ、３０６ｂを形成する。そして、サイドウォー
ル層３０３ａ、３０３ｂをエッチング除去する。
【００１７】 最後に、図１２の（Ｂ）を参照すると、
ゲート電極３０５をマスクとしてＮ型不純物たとえばＰ
をイオン注入して半導体基板１内にＬＤＤ構造の低濃度
Ｎ型不純物領域３０７ａ、３０７ｂを形成する。
ゲート電極３０５をマスクとしてＮ型不純物たとえばＰ
をイオン注入して半導体基板１内にＬＤＤ構造の低濃度
Ｎ型不純物領域３０７ａ、３０７ｂを形成する。
【００１８】
【発明が解決しようとする課題】 図７、図８に示す第
１の従来の半導体装置の製造方法においては、ゲート電
極１０４と低濃度Ｎ型不純物領域（ＬＤＤ領域）１０５
ａ、１０５ｂ、高濃度Ｎ型不純物領域（ソース、ドレイ
ン領域）１０７ａ、１０７ｂとは自己整合的に製造され
る。しかしながら、ゲート電極１０４下におけるチャネ
ル領域つまりしきい値電圧調整のためにＰ型不純物が導
入される領域はゲート電極１０４の形成前に形成され、
ゲート電極１０４とは自己整合していない。従って、位
置ずれによってしきい値電圧、ソース・ドレイン耐圧等
のトランジスタ特性がばらつくという課題がある。ま
た、ゲート寸法は露光装置によって決定されてこれ以上
に小さくできず、従って、ゲート長が０．５μｍ以下の
サブミクロンのゲート微細化加工は困難であるという課
題もある。
１の従来の半導体装置の製造方法においては、ゲート電
極１０４と低濃度Ｎ型不純物領域（ＬＤＤ領域）１０５
ａ、１０５ｂ、高濃度Ｎ型不純物領域（ソース、ドレイ
ン領域）１０７ａ、１０７ｂとは自己整合的に製造され
る。しかしながら、ゲート電極１０４下におけるチャネ
ル領域つまりしきい値電圧調整のためにＰ型不純物が導
入される領域はゲート電極１０４の形成前に形成され、
ゲート電極１０４とは自己整合していない。従って、位
置ずれによってしきい値電圧、ソース・ドレイン耐圧等
のトランジスタ特性がばらつくという課題がある。ま
た、ゲート寸法は露光装置によって決定されてこれ以上
に小さくできず、従って、ゲート長が０．５μｍ以下の
サブミクロンのゲート微細化加工は困難であるという課
題もある。
【００１９】また、図９、図１０に示す第２の従来の半
導体装置の製造方法においても ゲート電極２０４と低
濃度Ｎ型不純物領域（ＬＤＤ領域）２０６ａ、２０６
ｂ、高濃度Ｎ型不純物領域（ソース、ドレイン領域）２
０５ａ、２０５ｂとは自己整合的に製造される。しかし
ながら、この場合も、ゲート電極２０４（２０４ａ）下
におけるチャネル領域はゲート電極２０４（２０４ａ）
の形成前に形成され、ゲート電極２０４（２０４ａ）と
は自己整合していない。従って、位置ずれによってしき
い値電圧、ソース・ドレイン耐圧等のトランジスタ特性
がばらつくという課題がある。また、等方性エッチング
を採用しているのでゲート寸法は露光装置によって決定
された以上に小さくでき、従って、ゲート長が０．５μ
ｍ以下のサブミクロンのゲート微細化加工は可能である
が、不安定であるという課題もある。
導体装置の製造方法においても ゲート電極２０４と低
濃度Ｎ型不純物領域（ＬＤＤ領域）２０６ａ、２０６
ｂ、高濃度Ｎ型不純物領域（ソース、ドレイン領域）２
０５ａ、２０５ｂとは自己整合的に製造される。しかし
ながら、この場合も、ゲート電極２０４（２０４ａ）下
におけるチャネル領域はゲート電極２０４（２０４ａ）
の形成前に形成され、ゲート電極２０４（２０４ａ）と
は自己整合していない。従って、位置ずれによってしき
い値電圧、ソース・ドレイン耐圧等のトランジスタ特性
がばらつくという課題がある。また、等方性エッチング
を採用しているのでゲート寸法は露光装置によって決定
された以上に小さくでき、従って、ゲート長が０．５μ
ｍ以下のサブミクロンのゲート微細化加工は可能である
が、不安定であるという課題もある。
【００２０】さらに、図１１、図１２に示す第３の従来
の半導体装置の製造方法においては、ゲート電極３０５
と低濃度Ｎ型不純物領域（ＬＤＤ領域）３０７ａ、３０
７ｂ、高濃度Ｎ型不純物領域（ソース、ドレイン領域）
３０６ａ、３０６ｂとは自己整合的に製造され、しかも
ゲート電極３０５下におけるチャネル領域もゲート電極
３０５と自己整合的に製造できる。また、ゲート寸法は
露光装置によって決定された以上に小さくでき、従っ
て、ゲート長が０．５μｍ以下のサブミクロンのゲート
微細化加工も可能である。しかしながら、ゲート電極３
０５は半導体基板３０１内に埋込まれているために、半
導体基板３０１の損傷によってチャネル領域に欠陥が発
生し易く、この結果、トランジスタの性能及び信頼性の
低下を招くという課題がある。
の半導体装置の製造方法においては、ゲート電極３０５
と低濃度Ｎ型不純物領域（ＬＤＤ領域）３０７ａ、３０
７ｂ、高濃度Ｎ型不純物領域（ソース、ドレイン領域）
３０６ａ、３０６ｂとは自己整合的に製造され、しかも
ゲート電極３０５下におけるチャネル領域もゲート電極
３０５と自己整合的に製造できる。また、ゲート寸法は
露光装置によって決定された以上に小さくでき、従っ
て、ゲート長が０．５μｍ以下のサブミクロンのゲート
微細化加工も可能である。しかしながら、ゲート電極３
０５は半導体基板３０１内に埋込まれているために、半
導体基板３０１の損傷によってチャネル領域に欠陥が発
生し易く、この結果、トランジスタの性能及び信頼性の
低下を招くという課題がある。
【００２１】従って、本発明の目的は、ゲート電極と、
チャネル領域、ＬＤＤ領域、ソース・ドレイン領域とが
自己整合的に製造可能であり、かつゲート微細化加工が
安定的に可能であるＬＤＤ構造の半導体装置の製造方法
を提供することにある。他の目的は、半導体基板の損傷
によるチャネル領域の欠陥の発生を抑制したＬＤＤ構造
の半導体装置の製造方法を提供することにある。さら
に、本発明の他の目的は、新規なＬＤＤ構造の半導体装
置を提供することにある。
チャネル領域、ＬＤＤ領域、ソース・ドレイン領域とが
自己整合的に製造可能であり、かつゲート微細化加工が
安定的に可能であるＬＤＤ構造の半導体装置の製造方法
を提供することにある。他の目的は、半導体基板の損傷
によるチャネル領域の欠陥の発生を抑制したＬＤＤ構造
の半導体装置の製造方法を提供することにある。さら
に、本発明の他の目的は、新規なＬＤＤ構造の半導体装
置を提供することにある。
【００２２】上述の課題を解決するための第１の手段
は、第１の導電型の半導体基板上に絶縁層を形成して絶
縁層に開口を形成し、絶縁層の開口に第１のサイドウォ
ール層を形成し、第１のサイドウォール層の間にゲート
電極を形成し、ゲート電極の周囲の第１のサイドウォー
ルを除去し、第１のサイドウォール層の除去された部分
を介して第１の導電型と反対の第２の導電型の不純物を
導入して半導体基板内に低濃度不純物領域を形成し、低
濃度不純物領域の形成後絶縁層を除去し、絶縁層の除去
後にゲート電極に第２のサイドウォール層を形成し、ゲ
ート電極及び第２のサイドウォール層をマスクとして第
２の導電型の不純物を導入して半導体基板内に高濃度不
純物領域を形成する。
は、第１の導電型の半導体基板上に絶縁層を形成して絶
縁層に開口を形成し、絶縁層の開口に第１のサイドウォ
ール層を形成し、第１のサイドウォール層の間にゲート
電極を形成し、ゲート電極の周囲の第１のサイドウォー
ルを除去し、第１のサイドウォール層の除去された部分
を介して第１の導電型と反対の第２の導電型の不純物を
導入して半導体基板内に低濃度不純物領域を形成し、低
濃度不純物領域の形成後絶縁層を除去し、絶縁層の除去
後にゲート電極に第２のサイドウォール層を形成し、ゲ
ート電極及び第２のサイドウォール層をマスクとして第
２の導電型の不純物を導入して半導体基板内に高濃度不
純物領域を形成する。
【００２３】また、第２の手段は、上記絶縁層に開口を
形成する際に、半導体基板上に、第１の酸化層、ポリシ
リコン層及び第２の酸化層を順次形成する。この場合、
第２の酸化層が上記絶縁層である。そして、ポリシリコ
ン層をストッパとして第２の酸化層に開口を形成し、第
１の酸化層をストッパとして前記開口のポリシリコン層
を除去する。
形成する際に、半導体基板上に、第１の酸化層、ポリシ
リコン層及び第２の酸化層を順次形成する。この場合、
第２の酸化層が上記絶縁層である。そして、ポリシリコ
ン層をストッパとして第２の酸化層に開口を形成し、第
１の酸化層をストッパとして前記開口のポリシリコン層
を除去する。
【００２４】さらに、第３の手段である半導体装置は、
第１の導電型の半導体基板と、半導体基板上に形成され
たゲート酸化層と、ゲート酸化層上に形成されたゲート
電極と、ゲート酸化層下の半導体基板内に形成された第
１の導電型の不純物領域と、第１の導電型の不純物領域
の隣接部分の半導体基板内に形成された第１の導電型の
反対の第２の導電型の第１の不純物領域と、第２の導電
型の第１の不純物領域の隣接部分の半導体基板内に形成
され、第１の不純物領域の濃度より大きい濃度を有する
第２の導電型の第２の不純物領域と、第２の導電型の第
２の不純物領域の隣接部分の半導体基板内に形成され第
２の不純物領域の濃度より大きい濃度を有する第２の導
電型の第３の不純物領域とを具備する。
第１の導電型の半導体基板と、半導体基板上に形成され
たゲート酸化層と、ゲート酸化層上に形成されたゲート
電極と、ゲート酸化層下の半導体基板内に形成された第
１の導電型の不純物領域と、第１の導電型の不純物領域
の隣接部分の半導体基板内に形成された第１の導電型の
反対の第２の導電型の第１の不純物領域と、第２の導電
型の第１の不純物領域の隣接部分の半導体基板内に形成
され、第１の不純物領域の濃度より大きい濃度を有する
第２の導電型の第２の不純物領域と、第２の導電型の第
２の不純物領域の隣接部分の半導体基板内に形成され第
２の不純物領域の濃度より大きい濃度を有する第２の導
電型の第３の不純物領域とを具備する。
【００２５】
【作用】上述の第１の手段によれば、ゲート電極はチャ
ネル領域、ＬＤＤ領域、ソース・ドレイン領域のすべて
と自己整合的に製造される。また、第２の手段によれ
ば、開口を形成する際の半導体基板の損傷がなくなる。
さらに、第３の手段によれば、ＬＤＤ構造が二重構造と
なる。
ネル領域、ＬＤＤ領域、ソース・ドレイン領域のすべて
と自己整合的に製造される。また、第２の手段によれ
ば、開口を形成する際の半導体基板の損傷がなくなる。
さらに、第３の手段によれば、ＬＤＤ構造が二重構造と
なる。
【００２６】
【実施例】図１〜図５は本発明に係る半導体装置の製造
方法の第１の実施例を示す断面図である。
方法の第１の実施例を示す断面図である。
【００２７】始めに、図１の（Ａ）を参照すると、Ｐ型
シリコン基板１を熱酸化して厚さ約１００Åのシリコン
酸化層２を形成し、また、その上に、ＬＰＣＶＤ法によ
り厚さ約２００Åのポリシリコン層３を形成し、さら
に、その上に、ＣＶＤ法により厚さ約５０００Åのシリ
コン酸化層４を形成する。
シリコン基板１を熱酸化して厚さ約１００Åのシリコン
酸化層２を形成し、また、その上に、ＬＰＣＶＤ法によ
り厚さ約２００Åのポリシリコン層３を形成し、さら
に、その上に、ＣＶＤ法により厚さ約５０００Åのシリ
コン酸化層４を形成する。
【００２８】 次に、図１の（Ｂ）を参照すると、所望
のゲート長たとえば０．４μｍよりも０．２μｍ太らせ
た０．６μｍパターンのフォトレジスト層（図示せず）
を形成し、これをマスクとしてＣＨＦ3 ガスを用いたＲ
ＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）に
よりシリコン酸化層４をエッチングする。この場合、ポ
リシリコン層３は、ＣＨＦ6 ガスではシリコン酸化層４
に比較してエッチングレートが小さいために、エッチン
グストッパとして作用する。なお、太らせ量０．２μｍ
は後述のサイドウォール層５ａ、５ｂの厚さの２倍であ
る。次いで、ＳＦ6 ガスを用いたプラズマエッチングに
よりポリシリコン層３をエッチングする。この場合、シ
リコン酸化層４、２はＳＦ6 ガスではほとんどエッチン
グされず、従って、エッチングストッパとして作用す
る。次いで、フォトレジスト層（図示せず）を除去す
る。
のゲート長たとえば０．４μｍよりも０．２μｍ太らせ
た０．６μｍパターンのフォトレジスト層（図示せず）
を形成し、これをマスクとしてＣＨＦ3 ガスを用いたＲ
ＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）に
よりシリコン酸化層４をエッチングする。この場合、ポ
リシリコン層３は、ＣＨＦ6 ガスではシリコン酸化層４
に比較してエッチングレートが小さいために、エッチン
グストッパとして作用する。なお、太らせ量０．２μｍ
は後述のサイドウォール層５ａ、５ｂの厚さの２倍であ
る。次いで、ＳＦ6 ガスを用いたプラズマエッチングに
よりポリシリコン層３をエッチングする。この場合、シ
リコン酸化層４、２はＳＦ6 ガスではほとんどエッチン
グされず、従って、エッチングストッパとして作用す
る。次いで、フォトレジスト層（図示せず）を除去す
る。
【００２９】次に、図１の（Ｃ）を参照すると、ＣＶＤ
法により厚さ約１０００Åのシリコン窒化層５を形成す
る。
法により厚さ約１０００Åのシリコン窒化層５を形成す
る。
【００３０】次に、図２の（Ａ）を参照すると、ＣＨＦ
3ガスを用いたＲＩＥによりシリコン窒化層５をエッチ
バックしてサイドウォール層５ａ、５ｂを形成する。
3ガスを用いたＲＩＥによりシリコン窒化層５をエッチ
バックしてサイドウォール層５ａ、５ｂを形成する。
【００３１】次に、図２の（Ｂ）を参照すると、開口に
露出されたシリコン酸化層２をバッファドＨＦ液を用い
てエッチング除去する。これにより、半導体基板１に損
傷を与えることなく、半導体基板１のチャネル領域を露
出させることができる。
露出されたシリコン酸化層２をバッファドＨＦ液を用い
てエッチング除去する。これにより、半導体基板１に損
傷を与えることなく、半導体基板１のチャネル領域を露
出させることができる。
【００３２】次に、図２の（Ｃ）を参照すると、半導体
基板１のチャネル領域を熱酸化して厚さ約３００Åのシ
リコン酸化層６を形成する。次いで、このシリコン酸化
層６を介してエネルギー約１５ｋｅＶ、約１０12〜１０
13／ｃｍ2のＢを半導体基板１のチャネル領域にイオン
注入する。これにより、しきい値電圧を調整する。そし
て、シリコン酸化層６をバッファドＨＦ液で除去する。
基板１のチャネル領域を熱酸化して厚さ約３００Åのシ
リコン酸化層６を形成する。次いで、このシリコン酸化
層６を介してエネルギー約１５ｋｅＶ、約１０12〜１０
13／ｃｍ2のＢを半導体基板１のチャネル領域にイオン
注入する。これにより、しきい値電圧を調整する。そし
て、シリコン酸化層６をバッファドＨＦ液で除去する。
【００３３】次に、図３の（Ａ）を参照すると、再び半
導体基板１のチャネル領域を熱酸化して厚さ約１００Å
のゲート酸化層８を形成する。
導体基板１のチャネル領域を熱酸化して厚さ約１００Å
のゲート酸化層８を形成する。
【００３４】次に、図３の（Ｂ）を参照すると、ＬＰＣ
ＶＤ法により厚さ２０００〜４０００Åのポリシリコン
層（図示せず）を形成し、これをＳＦ6ガスを用いたプ
ラズマエッチングによりエッチバックしてゲート電極９
を開口に埋込む。
ＶＤ法により厚さ２０００〜４０００Åのポリシリコン
層（図示せず）を形成し、これをＳＦ6ガスを用いたプ
ラズマエッチングによりエッチバックしてゲート電極９
を開口に埋込む。
【００３５】 次に、図３の（Ｃ）を参照すると、ゲー
ト電極９の周囲のサイドウォール層（シリコン窒化層）
５ａ、５ｂを熱りん酸により除去する。次いで、シリコ
ン酸化層２を介してエネルギー約３０ｋｅＶ、約１０13
〜１０14／ｃｍ2のりんをイオン注入して半導体基板１
内にＬＤＤ構造の低濃度Ｎ型不純物領域１０ａ、１０ｂ
を形成する。なお、ここで、エネルギー約３０〜５０ｋ
ｅＶ、約１０12〜１０13／ｃｍ2のＢをイオン注入して
後述のソース・ドレイン領域のＮ型不純物の拡散を抑え
てもよい。
ト電極９の周囲のサイドウォール層（シリコン窒化層）
５ａ、５ｂを熱りん酸により除去する。次いで、シリコ
ン酸化層２を介してエネルギー約３０ｋｅＶ、約１０13
〜１０14／ｃｍ2のりんをイオン注入して半導体基板１
内にＬＤＤ構造の低濃度Ｎ型不純物領域１０ａ、１０ｂ
を形成する。なお、ここで、エネルギー約３０〜５０ｋ
ｅＶ、約１０12〜１０13／ｃｍ2のＢをイオン注入して
後述のソース・ドレイン領域のＮ型不純物の拡散を抑え
てもよい。
【００３６】次に、図４の（Ａ）を参照すると、ステッ
プカバリッジの良好な高温ＣＶＤ法によるシリコン酸化
層（以下、ＨＴＯ層）１１を形成する。次いで、ＣＨＦ
3ガスを用いたプラズマエッチングによりＨＴＯ層１１
及びシリコン酸化層４をエッチング除去し、さらに、Ｓ
Ｆ6ガスを用いたＲＩＥによりポリシリコン層３をエッ
チング除去する。この結果、図４の（Ｂ）に示すごとく
なる。この場合、ゲート電極９もまた２００〜３００Å
エッチングされる。
プカバリッジの良好な高温ＣＶＤ法によるシリコン酸化
層（以下、ＨＴＯ層）１１を形成する。次いで、ＣＨＦ
3ガスを用いたプラズマエッチングによりＨＴＯ層１１
及びシリコン酸化層４をエッチング除去し、さらに、Ｓ
Ｆ6ガスを用いたＲＩＥによりポリシリコン層３をエッ
チング除去する。この結果、図４の（Ｂ）に示すごとく
なる。この場合、ゲート電極９もまた２００〜３００Å
エッチングされる。
【００３７】 次に、図４の（Ｃ）を参照すると、ＨＴ
Ｏ層１２を形成する。次いで、ＣＨＦ3ガスを用いたプ
ラズマエッチングによりＨＴＯ層１２をエッチバックし
て図５の（Ａ）に示すごとくゲート電極９にサイドウォ
ール層１２ａ、１２ｂを形成する。このとき、図５の
（Ａ）に示すごとく、ソース・ドレイン領域のシリコン
酸化層２もエッチング除去される。
Ｏ層１２を形成する。次いで、ＣＨＦ3ガスを用いたプ
ラズマエッチングによりＨＴＯ層１２をエッチバックし
て図５の（Ａ）に示すごとくゲート電極９にサイドウォ
ール層１２ａ、１２ｂを形成する。このとき、図５の
（Ａ）に示すごとく、ソース・ドレイン領域のシリコン
酸化層２もエッチング除去される。
【００３８】次に、図５の（Ｂ）を参照すると、半導体
基板１のソース・ドレイン領域を熱酸化してシリコン酸
化層１３を形成する。次いで、ソース・ドレイン領域に
エネルギー約５０ｋｅＶ、１０15〜１０16／ｃｍ2の砒
素をイオン注入して高濃度Ｎ型不純物領域１５ａ、１５
ｂを形成する。
基板１のソース・ドレイン領域を熱酸化してシリコン酸
化層１３を形成する。次いで、ソース・ドレイン領域に
エネルギー約５０ｋｅＶ、１０15〜１０16／ｃｍ2の砒
素をイオン注入して高濃度Ｎ型不純物領域１５ａ、１５
ｂを形成する。
【００３９】最後に、図５の（Ｃ）を参照すると、ＣＶ
Ｄ法によりシリコン酸化層１６を形成し、これに各電極
部を開口し、さらに、金属電極層１７ａ、１７ｂを形成
する。
Ｄ法によりシリコン酸化層１６を形成し、これに各電極
部を開口し、さらに、金属電極層１７ａ、１７ｂを形成
する。
【００４０】このように、本発明の第１の実施例によれ
ば、ゲート電極９は、チャネル領域７、ＬＤＤ領域１０
ａ、１０ｂ及びソース・ドレイン領域１５ａ、１５ｂと
すべて自己整合している。また、シリコン基板１には損
傷はない。
ば、ゲート電極９は、チャネル領域７、ＬＤＤ領域１０
ａ、１０ｂ及びソース・ドレイン領域１５ａ、１５ｂと
すべて自己整合している。また、シリコン基板１には損
傷はない。
【００４１】図６は本発明に係る半導体装置の製造方法
の第２の実施例を示す断面図である。第２の実施例にお
いては、第１の実施例の図１の（Ａ）の工程から図４の
（Ｂ）まで工程を得て図６の（Ａ）の工程に至る。
の第２の実施例を示す断面図である。第２の実施例にお
いては、第１の実施例の図１の（Ａ）の工程から図４の
（Ｂ）まで工程を得て図６の（Ａ）の工程に至る。
【００４２】図６の（Ａ）を参照すると、ゲート電極
（ポリシリコン）９を熱酸化して厚さ約１０００Åのシ
リコン酸化層２１を形成する。この場合、ゲート電極９
の厚さは約５５０Å減少する。次いで、等方性エッチン
グによりシリコン酸化層２１を除去する。
（ポリシリコン）９を熱酸化して厚さ約１０００Åのシ
リコン酸化層２１を形成する。この場合、ゲート電極９
の厚さは約５５０Å減少する。次いで、等方性エッチン
グによりシリコン酸化層２１を除去する。
【００４３】 次に、図６の（Ｂ）を参照すると、熱酸
化により、半導体基板１上にはシリコン酸化層２ａを再
形成し、また、ゲート電極９にはシリコン酸化層２１ａ
を再形成する。次いで、エネルギー２０〜３０ｋｅＶ、
１０12〜１０13／ｃｍ2の砒素をイオン注入する。これ
により、チャネル領域７とＬＤＤ領域１０ａ 、１０ｂ
との間に、ＬＤＤ領域１０ａ、１０ｂより濃度が小さい
低濃度Ｎ型不純物領域２２ａ、２２ｂを形成する。これ
により、ゲート電極９はさらに０．１μｍ程度微細化さ
れる。
化により、半導体基板１上にはシリコン酸化層２ａを再
形成し、また、ゲート電極９にはシリコン酸化層２１ａ
を再形成する。次いで、エネルギー２０〜３０ｋｅＶ、
１０12〜１０13／ｃｍ2の砒素をイオン注入する。これ
により、チャネル領域７とＬＤＤ領域１０ａ 、１０ｂ
との間に、ＬＤＤ領域１０ａ、１０ｂより濃度が小さい
低濃度Ｎ型不純物領域２２ａ、２２ｂを形成する。これ
により、ゲート電極９はさらに０．１μｍ程度微細化さ
れる。
【００４４】その後、図４の（Ｃ）の工程から図５の
（Ｂ）の工程を経て図６の（Ｃ）の工程に至る。図６の
（Ｃ）は図５の（Ｃ）とほぼ同一であり、低濃度Ｎ型不
純物領域２２ａ、２２ｂの存在のみが異なる。
（Ｂ）の工程を経て図６の（Ｃ）の工程に至る。図６の
（Ｃ）は図５の（Ｃ）とほぼ同一であり、低濃度Ｎ型不
純物領域２２ａ、２２ｂの存在のみが異なる。
【００４５】このように、本発明の第２の実施例によれ
ば、低濃度Ｎ型不純物領域２２ａ、２２ｂが存在するの
で、第１の実施例に比べて、ドレイン近傍の電界緩和が
より進み、また、ゲートの微細化がさらに向上する。
ば、低濃度Ｎ型不純物領域２２ａ、２２ｂが存在するの
で、第１の実施例に比べて、ドレイン近傍の電界緩和が
より進み、また、ゲートの微細化がさらに向上する。
【００４６】上述の実施例においては、Ｎチャネル型Ｍ
ＯＳトランジスタを示したが、本発明はＰチャネル型Ｍ
ＯＳトランジスタにも適用できる
ＯＳトランジスタを示したが、本発明はＰチャネル型Ｍ
ＯＳトランジスタにも適用できる
【００４７】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極がチャネル領域、ＬＤＤ領域、ソース・ドレイ
ン領域と自己整合的に製造されるので、トランジスタの
特性を向上できる。また、同時に、ゲートの微細化を図
れる。さらに、半導体基板の損傷がなくなり、この結
果、チャネル領域の欠陥を抑制でき、従って、トランジ
スタの性能、信頼性を向上できる。さらに、ＬＤＤ構造
による電界緩和をより進めることができる。
ート電極がチャネル領域、ＬＤＤ領域、ソース・ドレイ
ン領域と自己整合的に製造されるので、トランジスタの
特性を向上できる。また、同時に、ゲートの微細化を図
れる。さらに、半導体基板の損傷がなくなり、この結
果、チャネル領域の欠陥を抑制でき、従って、トランジ
スタの性能、信頼性を向上できる。さらに、ＬＤＤ構造
による電界緩和をより進めることができる。
【図１】本発明に係る半導体装置の製造方法の第１の実
施例を示す断面図である。
施例を示す断面図である。
【図２】本発明に係る半導体装置の製造方法の第１の実
施例を示す断面図である。
施例を示す断面図である。
【図３】本発明に係る半導体装置の製造方法の第１の実
施例を示す断面図である。
施例を示す断面図である。
【図４】本発明に係る半導体装置の製造方法の第１の実
施例を示す断面図である。
施例を示す断面図である。
【図５】本発明に係る半導体装置の製造方法の第１の実
施例を示す断面図である。
施例を示す断面図である。
【図６】本発明に係る半導体装置の製造方法の第２の実
施例を示す断面図である。
施例を示す断面図である。
【図７】第１の従来の半導体装置の製造方法を示す断面
図である。
図である。
【図８】第１の従来の半導体装置の製造方法を示す断面
図である。
図である。
【図９】第２の従来の半導体装置の製造方法を示す断面
図である。
図である。
【図１０】第２の従来の半導体装置の製造方法を示す断
面図である。
面図である。
【図１１】第３の従来の半導体装置の製造方法を示す断
面図である。
面図である。
【図１２】第３の従来の半導体装置の製造方法を示す断
面図である。
面図である。
１…Ｐ型シリコン基板 ２…シリコン酸化層 ３…ポリシリコン層 ４…シリコン酸化層 ５ａ、５ｂ…サイドウォール層 ６…シリコン酸化層 ７…高濃度Ｐ型不純物領域 ８…ゲート酸化層 ９…ゲート電極 １０ａ、１０ｂ…低濃度Ｎ型不純物領域 １１、１２…ＩＴＯ層 １２ａ、１２ｂ…サイドウォール層 １３、１４…シリコン酸化層 １５ａ、１５ｂ…高濃度Ｎ型不純物領域 １６…シリコン酸化層 １７ａ、１７ｂ…金属電極層 ２１、２１ａ…シリコン酸化層 ２２ａ、２２ｂ…低濃度Ｎ型不純物領域 １０１…Ｐ型シリコン基板 １０２…フィールド酸化層 １０３…ゲート酸化層 １０４…ゲート電極 １０５ａ、１０５ｂ…低濃度Ｎ型不純物領域 １０６ａ、１０６ｂ…サイドウォール層 １０７ａ、１０７ｂ…高濃度Ｎ型不純物領域 ２０１…Ｐ型シリコン基板 ２０２…フィールド酸化層 ２０３ａ…ゲート酸化層 ２０４ａ…ゲート電極 ２０５ａ、２０５ｂ…高濃度Ｎ型不純物領域 ２０６ａ、２０６ｂ…低濃度Ｎ型不純物領域 ３０１…Ｐ型シリコン基板 ３０２…シリコン酸化層 ３０３ａ、３０３ｂ…サイドウォール層 ３０４…ゲート酸化層 ３０５…ゲート電極 ３０６ａ、３０６ｂ…高濃度Ｎ型不純物領域 ３０７ａ、３０７ｂ…低濃度Ｎ型不純物領域
Claims (13)
- 【請求項１】 第１の導電型の半導体基板（１）上に絶
縁層（４）を形成して該絶縁層に開口（４ａ）を形成す
る工程と、 該絶縁層の開口に第１のサイドウォール層（５ａ、５
ｂ）を形成する工程と、 該第１のサイドウォール層の間にゲート電極（９）を形
成する工程と、 該ゲート電極の周囲の前記第１のサイドウォール層を除
去する工程と、 該第１のサイドウォール層の除去された部分を介して前
記第１の導電型と反対の第２の導電型の不純物を導入し
て前記半導体基板内に低濃度不純物領域（１０ａ、１０
ｂ）を形成する工程と、 該低濃度不純物領域の形成後に前記絶縁層を除去する工
程と、 該絶縁層の除去後に前記ゲート電極に第２のサイドウォ
ール層（１２ａ、１２ｂ）を形成する工程と、 前記ゲート電極及び前記第２のサイドウォール層をマス
クとして前記第２の導電型の不純物を導入して前記半導
体基板内に高濃度不純物領域（１５ａ、１５ｂ）を形成
する工程とを具備する半導体装置の製造方法。 - 【請求項２】 第１の導電型の半導体基板（１）上に絶
縁層（４）を形成して該絶縁層に開口（４ａ）を形成す
る工程と、 該絶縁層の開口に第１のサイドウォール層（５ａ、５
ｂ）を形成する工程と、 該第１のサイドウォール層及び前記絶縁層をマスクとし
て前記第１の導電型の不純物を導入して前記半導体基板
内に高濃度の第１の不純物領域（７）を形成する工程
と、 前記第１のサイドウォール層の間にゲート電極（９）を
形成する工程と、 該ゲート電極の周囲の前記第１のサイドウォール層を除
去する工程と、 該第１のサイドウォール層の除去された部分を介して前
記第１の導電型と反対の第２の導電型の不純物を導入し
て前記半導体基板内に低濃度の第２の不純物領域（１０
ａ、１０ｂ）を形成する工程と、 該第２の不純物領域の形成後に前記絶縁層を除去する工
程と、 該絶縁層の除去後に前記ゲート電極に第２のサイドウォ
ール層（１２ａ、１２ｂ）を形成する工程と、 前記ゲート電極及び前記第２のサイドウォール層をマス
クとして前記第２の導電型の不純物を導入して前記半導
体基板内に高濃度の第３の不純物領域（１５ａ、１５
ｂ）を形成する工程とを具備する半導体装置の製造方
法。 - 【請求項３】 第１の導電型の半導体基板（１）上に絶
縁層（４）を形成して該絶縁層に開口（４ａ）を形成す
る工程と、 該絶縁層の開口に第１のサイドウォール層（５ａ、５
ｂ）を形成する工程と、 該第１のサイドウォール層の間にゲート電極（９）を形
成する工程と、 該ゲート電極の周囲の前記第１のサイドウォールを除去
する工程と、 該第１のサイドウォール層の除去された部分を介して前
記第１の導電型と反対の第２の導電型の不純物を導入し
て前記半導体基板内に低濃度の第１の不純物領域（１０
ａ、１０ｂ）を形成する工程と、 該第１の不純物領域の形成後に前記絶縁層を除去する工
程と、 該絶縁層の除去後に前記ゲート電極を酸化して該ゲート
電極の酸化層（２１）を形成する工程と、 該ゲート電極の酸化層を除去する工程と、 該ゲート電極の酸化層を除去後に該ゲート電極をマスク
として前記第２の導電型の不純物を導入して前記第１の
不純物領域より低濃度の第２の不純物領域（２２ａ、２
２ｂ）を形成する工程と、 該第２の不純物領域の形成後に前記ゲート電極に第２の
サイドウォール層（１２ａ、１２ｂ）を形成する工程
と、 前記ゲート電極及び前記第２のサイドウォール層をマス
クとして前記第２の導電型の不純物を導入して前記半導
体基板内に高濃度の第３の不純物領域（１５ａ、１５
ｂ）を形成する工程とを具備する半導体装置の製造方
法。 - 【請求項４】 第１の導電型の半導体基板（１）上に絶
縁層（４）を形成して該絶縁層に開口（４ａ）を形成す
る工程と、 該絶縁層の開口に第１のサイドウォール層（５ａ、５
ｂ）を形成する工程と、 該第１のサイドウォール層及び前記絶縁層をマスクとし
て前記第１の導電型の不純物を導入して前記半導体基板
内に高濃度の第１の不純物領域（７）を形成する工程
と、 前記第１のサイドウォール層の間にゲート電極（９）を
形成する工程と、 該ゲート電極の周囲の前記第１のサイドウォール層を除
去する工程と、 該第１のサイドウォール層の除去された部分を介して前
記第１の導電型と反対の第２の導電型の不純物を導入し
て前記半導体基板内に低濃度の第２の不純物領域（１０
ａ、１０ｂ）を形成する工程と、 該第２の不純物領域の形成後に前記絶縁層を除去する工
程と、 該絶縁層の除去後に前記ゲート電極を酸化して該ゲート
電極の酸化層（２１）を形成する工程と、 該ゲート電極の酸化層を除去する工程と、 該ゲート電極の酸化層を除去後に該ゲート電極をマスク
として前記第２の導電型の不純物を導入して前記第２の
不純物領域より低濃度の第３の不純物領域（２２ａ、２
２ｂ）を形成する工程と、 該第３の不純物領域の形成後に前記ゲート電極に第２の
サイドウォール層（１２ａ、１２ｂ）を形成する工程
と、 前記ゲート電極及び前記第２のサイドウォール層をマス
クとして前記第２の導電型の不純物を導入して前記半導
体基板内に高濃度の第４の不純物領域（１５ａ、１５
ｂ）を形成する工程とを具備する半導体装置の製造方
法。 - 【請求項５】 第１の導電型の半導体基板（１）上に、
第１の酸化層（２）、ポリシリコン層（３）及び第２の
酸化層（４）を順次形成する工程と、 前記ポリシリコン層をストッパとして前記第２の酸化層
に開口（４ａ）を形成する工程と、 前記第１の酸化層をストッパとして前記開口の前記ポリ
シリコン層を除去する工程と、 前記第１の酸化層の露出された部分及び前記第２の酸化
層上に窒化層（５）を形成し、該窒化層をエッチバック
して第１のサイドウォール層（５ａ、５ｂ）を形成する
工程と、 前記開口の第１の酸化層を除去後第３の酸化層（６）を
形成し、該第３の酸化層を介して前記第１の導電型の不
純物を導入して高濃度の第１の不純物領域（７）を形成
する工程と、 前記第３の酸化層を除去してゲート酸化層（８）を形成
する工程と、 前記第１のサイドウォール層間にありかつ前記ゲート酸
化層上にゲート電極（９）を形成する工程と、 前記ゲート電極の周囲の第１のサイドウォール層を除去
する工程と、 該第１のサイドウォール層の除去された部分を介して前
記第１の導電型と反対の第２の導電型の不純物を導入し
て前記半導体基板内に低濃度の第２の不純物領域（１０
ａ 、１０ｂ）を形成する工程と、 該第２の不純物領域の形成後に前記第２の酸化層及び前
記ポリシリコン層を除去する工程と、 該第２の酸化層及び前記ポリシリコン層の除去後に前記
ゲート電極に第２のサイドウォール層（１２ａ、１２
ｂ）を形成する工程と、 前記ゲート電極及び前記第２のサイドウォール層をマス
クとして前記第２の導電型の不純物を導入して前記半導
体基板内に高濃度の第３の不純物領域（１５ａ、１５
ｂ）を形成する工程とを具備する半導体装置の製造方
法。 - 【請求項６】 前記第１の不純物領域を形成する工程
は、前記第１の酸化層の除去をウェットエッチによって
行う請求項５に記載の半導体装置の製造方法。 - 【請求項７】 前記第２の酸化層及び前記ポリシリコン
層を除去する工程は、第１のＨＴＯ層（１１）を形成後
にエッチバックにより前記第２の酸化層及び前記ポリシ
リコン層を除去する請求項５に記載の半導体装置の製造
方法。 - 【請求項８】 前記第２のサイドウォール層を形成する
工程は、第２のＨＴＯ層（１２）を形成後にエッチバッ
クにより前記第２のサイドウォール層を形成する請求項
５に記載の半導体装置の製造方法。 - 【請求項９】 第１の導電型の半導体基板（１）上に、
第１の酸化層（２）、ポリシリコン層（３）及び第２の
酸化層（４）を順次形成する工程と、 前記ポリシリコン層をストッパとして前記第２の酸化層
に開口（４ａ）を形成する工程と、 前記第１の酸化層をストッパとして前記開口の前記ポリ
シリコン層を除去する工程と、 前記第１の酸化層の露出された部分及び前記第２の酸化
層上に窒化層（５）を形成し、該窒化層をエッチバック
して第１のサイドウォール層（５ａ、５ｂ）を形成する
工程と、 前記開口の第１の酸化層を除去後第３の酸化層（６）を
形成し、該第３の酸化層を介して前記第１の導電型の不
純物を導入して高濃度の第１の不純物領域（７）を形成
する工程と、 前記第３の酸化層を除去してゲート酸化層（８）を形成
する工程と、 前記第１のサイドウォール層間にありかつ前記ゲート酸
化層上にゲート電極（９）を形成する工程と、 前記ゲート電極の周囲の第１のサイドウォール層を除去
する工程と、 該第１のサイドウォール層の除去された部分を介して前
記第１の導電型と反対の第２の導電型の不純物を導入し
て前記半導体基板内に低濃度の第２の不純物領域（１０
ａ、１０ｂ）を形成する工程と、 該第２の不純物領域の形成後に前記第２の酸化層及び前
記ポリシリコン層を除去する工程と、 該第２の酸化層及び前記ポリシリコン層の除去後に前記
ゲート電極を酸化して該ゲート電極の酸化層（２１）を
形成する工程と、 該ゲート電極の酸化層を除去する工程と、 該ゲート電極の酸化層を除去後に該ゲート電極をマスク
として前記第２の導電型の不純物を導入して前記第２の
不純物領域より低濃度の第３の不純物領域（２２ａ、２
２ｂ）を形成する工程と、 該第３の不純物領域の形成後に前記ゲート電極に第２の
サイドウォール層（１２ａ、１２ｂ）を形成する工程
と、 前記ゲート電極及び前記第２のサイドウォール層をマス
クとして前記第２の導電型の不純物を導入して前記半導
体基板内に高濃度の第４の不純物領域（１５ａ、１５
ｂ）を形成する工程とを具備する半導体装置の製造方
法。 - 【請求項１０】 前記第１の不純物領域を形成する工程
は、前記第１の酸化層の除去をウェットエッチによって
行う請求項９に記載の半導体装置の製造方法。 - 【請求項１１】 前記第２の酸化層及び前記ポリシリコ
ン層を除去する工程は、第１のＨＴＯ層（１１）を形成
後にエッチバックにより前記第２の酸化層及び前記ポリ
シリコン層を除去する請求項９に記載の半導体装置の製
造方法。 - 【請求項１２】 前記第２のサイドウォール層を形成す
る工程は、第２のＨＴＯ層（１２）を形成後にエッチバ
ックにより前記第２のサイドウォール層を形成する請求
項９に記載の半導体装置の製造方法。 - 【請求項１３】 第１の導電型の半導体基板（１）と、 該半導体基板上に形成されたゲート酸化層（８）と、 該ゲート酸化層上に形成されたゲート電極（９）と、 前記ゲート酸化層下の前記半導体基板内に形成された前
記第１の導電型の不純物領域（７）と、 該第１の導電型の不純物領域の隣接部分の前記半導体基
板内に形成された前記第１の導電型の反対の第２の導電
型の第１の不純物領域（２２ａ、２２ｂ）と、 該第２の導電型の第１の不純物領域の隣接部分の前記半
導体基板内に形成され、前記第１の不純物領域の濃度よ
り大きい濃度を有する前記第２の導電型の第２の不純物
領域（１０ａ、１０ｂ）と、 該第２の導電型の第２の不純物領域の隣接部分の前記半
導体基板内に形成され、前記第２の不純物領域の濃度よ
り大きい濃度を有する前記第２の導電型の第３の不純物
領域（１５ａ、１５ｂ）と、 を具備する半導体装置。
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