KR20000045344A - 반도체소자의 트랜지스터 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로,
반도체기판 상부에 채널영역을 정의하는 제1절연막 패턴을 형성하고 그 측벽에 제2절연막 스페이서를 형성한 다음, 이를 마스크로하여 상기 반도체기판에 트렌치를 형성하고 상기 제2절연막 스페이서를 제거한 다음, 그 표면을 산화시켜 게이트절연막을 형성하고 상기 트렌치를 매립하는 게이트전극용 도전체를 형성한 다음, 상기 제1절연막 패턴이 노출되도록 상기 게이트전극용 도전체를 식각하고 상기 제1절연막패턴을 제거한 다음, 이온주입공정과 게이트전극 측벽 스페이서 형성공정으로 채널길이가 형성된 트랜지스터를 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 특히 정해진 면적에서 채널의 길이를 길게 형성할 수 있도록 하여 특성을 향상시킬 수 있는 기술에 관한 것이다.
반도체소자가 고집적화됨에 따라 게이트 전극 하부에 형성되는 채널의 길이 짧아져 숏채널효과와 같은 문제점이 유발될 수 있다.
도 1a 내지 도 1d 는 종래기술의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(51) 상부에 게이트산화막(53)을 형성하고, 그 상부에 게이트전극용 도전체(55)를 형성한다.
이때, 상기 게이트전극용 도전체(55)는 다결정실리콘, 폴리사이드 또는 실리사이드 등으로 형성할 수 있다. (도 1a, 도 1b)
그 다음, 게이트전극 마스크(도시안됨)를 이용한 식각공정으로 상기 게이트전극용 도전체(55)를 식각하여 게이트전극을 형성한다.
그리고, 상기 게이트전극을 마스크로하여 상기 반도체기판(51)에 저농도의 불순물을 이온주입하여 엘.디.디. ( lightly doped drain, 이하에서 LDD 라 함 ) 구조인 저농도의 불순물 접합영역(57)을 형성한다. (도 1c)
그 다음, 상기 게이트전극의 측벽에 절연막 스페이서(59)를 형성하고, 상기 게이트전극 및 절연막 스페이서(59)를 마스크로 하여 상기 반도체기판(51)에 고농도의 불순물을 이온주입하여 소오스/드레인 접합영역(61)을 형성한다. (도 1d)
상기한 바와같이 종래기술에 따른 반도체소자의 트랜지스터 형성방법은, 태널의 길이가 일정한 면적내에서 항상 일정한 길이로 디파인하게 되기 때문에 고집적 반도체소자에서 소자의 면적이 작아질 경우 채널의 길이가 같이 짧아져 소자의 특성에 심각한 문제점이 야기된다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여, 게이트전극 하부의 채널 형성 영역에 트랜치를 형성함으로써 채널 길이를 증가시킬 수 있도록 함으로써 소자의 특성을 향상시킬 수 있는 반도체소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d 는 종래기술의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
도 2a 내지 도 2h 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
도 3a 내지 도 3h 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
〈도면의 주요주분에 대한 부호의 설명〉
11,31,51 : 반도체기판 13,33 : 제1절연막
15,35 : 제2절연막 17,37 : 트렌치
19,49,53 : 게이트산화막 21,41,55 : 게이트전극용 도전체
23,43 : 게이트전극
25,45,57 : 저농도의 불순물 접합영역, LDD 불순물 접합영역
27,47 : 제3절연막 스페이서
29,49,61 : 소오스/드레인 접합영역, 고농도의 불순물 접합영역
59 : 절연막 스페이서
상기 목적 달성을 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
게이트전극으로 예정된 영역을 노출시키는 제1절연막패턴을 형성하는 공정과,
상기 제1절연막패턴 측벽에 제2절연막 스페이서를 형성하는 공정과,
상기 제1절연막패턴과 제2절연막 스페이서를 마스크로하여 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과,
상기 제2절연막 스페이서를 제거하는 공정과,
상기 트렌치를 포함한 반도체기판 표면을 열산화시켜 게이트절연막을 형성하는 공정과,
상기 트렌치를 매립하는 게이트전극용 도전체를 형성하고 상기 제1절연막패턴을 식각장벽으로하여 평탄화식각함으로써 게이트전극을 형성하는 공정과,
상기 제1절연막패턴을 제거하는 공정과,
상기 게이트전극을 이용한 이온주입공정과 제3절연막을 이용한 스페이서 형성공정으로 소오스/드레인 접합영역을 형성하는 공정을 포함하는 것과,
상기 트렌치는 200 ∼ 10000 Å 깊이로 형성하는 것과,
상기 게이트전극용 도전체는 다결정실리콘, 폴리사이드 또는 실리사이드 등과 같은 물질로 형성하는 것과,
상기 평탄화식각공정은 화학기계연마 ( chemical mechanical polishing, 이하에서 CMP 라 함 ) 또는 전면식각공정으로 실시하는 것을 제1특징으로한다.
또한, 이상의 목적을 달성하기위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,
게이트전극으로 예정된 영역을 노출시키는 제1절연막패턴을 형성하는 공정과,
상기 제1절연막패턴 측벽에 제2절연막 스페이서를 형성하는 공정과,
상기 제1절연막패턴과 제2절연막 스페이서를 마스크로하여 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과,
상기 트렌치 표면을 열산화시켜 게이트절연막을 형성하는 공정과,
상기 트렌치를 매립하는 게이트전극용 도전체를 형성하고 상기 제1절연막패턴과 제2절연막 스페이서를 식각장벽으로하여 식각함으로써 게이트전극을 형성하는 공정과,
상기 제2절연막 스페이서를 제거하는 공정과,
상기 게이트전극과 제1절연막패턴을 마스크로하여 상기 반도체기판에 저농도의 불순물을 이온주입하여 LDD 불순물 접합영역을 형성하는 공정과,
상기 제1절연막패턴을 제거하고 상기 반도체기판에 고농도의 불순물을 이온주입하여 소오스/드레인 접합영역을 형성하는 공정을 포함하는 것과,
상기 트렌치는 200 ∼ 10000 Å 깊이로 형성하는 것과,
상기 게이트전극용 도전체는 다결정실리콘, 폴리사이드 또는 실리사이드 등과 같은 물질로 형성하는 것과,
상기 게이트전극용 도전체 식각공정은 CMP 또는 전면식각공정으로 실시하는 것을 제2특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2h 는 본 발명의 제1실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 활성영역을 정의하는 소자분리막(도시안됨)을 형성하고, 상기 활성영역을 포함하는 전체표면상부에 제1절연막(13)을 형성한다.
그리고, 상기 활성영역중 채널이 형성될 부분을 노출시키는 마스크를 이용하여 상기 제1절연막(13)을 패터닝함으로써 제1절연막(13)패턴을 형성한다.
이때, 상기 마스크는 게이트전극 마스크와 극성이 반대인 형태로 구비된다. (도 2a)
그 다음, 상기 제1절연막(13)패턴 측벽에 제2절연막(15) 스페이서를 형성한다.
그리고, 상기 제1절연막(13)패턴과 제2절연막(15) 스페이서를 마스크로하여 상기 반도체기판(11)을 식각하여 상기 채널영역의 중앙부에 트렌치(17)를 형성한다. 이때, 상기 트렌치(17)는 200 ∼ 10000 Å 의 깊이로 형성한다.
그리고, 상기 제2절연막(15) 스페이서를 제거한다. (도 2b, 도 2c)
그 다음, 상기 트렌치(19)를 포함한 반도체기판(11) 표면을 산화시켜 게이트산화막(19)을 형성한다. (도 2d)
그리고, 상기 트렌치(19)를 포함한 전체표면상부에 게이트전극용 도전체(21)를 형성하고, 상기 제1절연막(13)패턴을 식각장벽으로 하여 상기 게이트전극용 도전체(21)을 평탄화식각하여 게이트전극(23)을 형성한다. (도 2e, eh 2f)
그 다음, 제1절연막(13)패턴을 제거하여 상기 게이트전극(23)을 노출시키고, 이를 마스크로하여 상기 반도체기판(11)에 저농도의 불순물을 이온주입하여 LDD 불순물 영역인 저농도의 불순물 접합영역(25)을 형성한다. (도 2g)
그리고, 상기 게이트전극(23) 측벽에 제3절연막 스페이서(27)를 형성한다. 이때, 상기 제3절연막 스페이서(27)는 전체표면상부에 제3절연막을 형성하고 이를 이방성식각하여 형성한다.
그 다음, 상기 게이트전극(23)과 그 측벽에 형성된 제3절연막 스페이서(27)를 마스크로하여 상기 반도체기판(11)에 고농도의 불순물을 이온주입하여 소오스/드레인 접합영역(29)을 형성한다. (도 2h)
도 3a 내지 도 3h 는 본 발명의 제2실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(31) 상부에 활성영역을 정의하는 소자분리막(도시안됨)을 형성하고, 상기 활성영역을 포함하는 전체표면상부에 제1절연막(33)을 형성한다.
그리고, 상기 활성영역중 채널이 형성될 부분을 노출시키는 마스크를 이용하여 상기 제1절연막(33)을 패터닝함으로써 제1절연막(33)패턴을 형성한다.
이때, 상기 마스크는 게이트전극 마스크와 극성이 반대인 형태로 구비된다. (도 3a)
그 다음, 상기 제1절연막(33)패턴 측벽에 제2절연막(35) 스페이서를 형성한다.
그리고, 상기 제1절연막(33)패턴과 제2절연막(35) 스페이서를 마스크로하여 상기 반도체기판(31)을 식각하여 상기 채널영역의 중앙부에 트렌치(37)를 형성한다. 이때, 상기 트렌치(37)는 200 ∼ 10000 Å 의 깊이로 형성한다. (도 3b, 도 3c)
그 다음, 상기 트렌치(37) 표면을 산화시켜 게이트산화막(39)을 형성한다. (도 3d)
그리고, 상기 트렌치(39)를 포함한 전체표면상부에 게이트전극용 도전체(41)를 형성하고, 상기 제1절연막(33)패턴을 식각장벽으로 하여 상기 게이트전극용 도전체(41)을 식각하여 게이트전극(43)을 형성한다. (도 3e, 도 3f)
그 다음, 상기 제2절연막(35) 스페이서를 제거한다.
그리고, 상기 게이트전극(43)과 제1절연막(33)패턴을 마스크로하여 상기 반도체기판(31)에 저농도의 불순물을 이온주입하여 LDD 불순물 영역인 저농도의 불순물 접합영역(45)을 형성한다. (도 2g)
그리고, 상기 게이트전극(43) 측벽에 제3절연막 스페이서(47)를 형성한다. 이때, 상기 제3절연막 스페이서(47)는 전체표면상부에 제3절연막을 형성하고 이를 이방성식각하여 형성한다.
그 다음, 상기 게이트전극(43)과 그 측벽에 형성된 제3절연막 스페이서(47)를 마스크로하여 상기 반도체기판(31)에 고농도의 불순물을 이온주입하여 소오스/드레인 접합영역(49)을 형성한다. (도 2h)
본 발명의 제1,2실시예에서 상기 게이트전극용 도전체는 다결정실리콘, 폴리사이드 또는 실리사이드 등의 물질을 사용할 수 있다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 트랜지스터 형성방법은, 채널이 형성되는 영역의 반도체기판에 트렌치를 형성하고 트렌치 상부에 게이트전극을 형성한 다음, 이온주입공정과 스페이서 형성공정으로 채널길이가 증가된 LDD 구조의 트랜지스터를 형성하여 반도체소자의 특성 및 신뢰성을 향상시키므로써 반도체소자의 고집적화를 가능하게 하는 효과가 있다.
Claims (8)
- 게이트전극으로 예정된 영역을 노출시키는 제1절연막패턴을 형성하는 공정과,상기 제1절연막패턴 측벽에 제2절연막 스페이서를 형성하는 공정과,상기 제1절연막패턴과 제2절연막 스페이서를 마스크로하여 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과,상기 제2절연막 스페이서를 제거하는 공정과,상기 트렌치를 포함한 반도체기판 표면을 열산화시켜 게이트절연막을 형성하는 공정과,상기 트렌치를 매립하는 게이트전극용 도전체를 형성하고 상기 제1절연막패턴을 식각장벽으로하여 평탄화식각함으로써 게이트전극을 형성하는 공정과,상기 제1절연막패턴을 제거하는 공정과,상기 게이트전극을 이용한 이온주입공정과 제3절연막을 이용한 스페이서 형성공정으로 소오스/드레인 접합영역을 형성하는 공정을 포함하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 트렌치는 200 ∼ 10000 Å 깊이로 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 게이트전극용 도전체는 다결정실리콘, 폴리사이드 또는 실리사이드 등과 같은 물질로 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 평탄화식각공정은 CMP 또는 전면식각공정으로 실시하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 게이트전극으로 예정된 영역을 노출시키는 제1절연막패턴을 형성하는 공정과,상기 제1절연막패턴 측벽에 제2절연막 스페이서를 형성하는 공정과,상기 제1절연막패턴과 제2절연막 스페이서를 마스크로하여 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과,상기 트렌치 표면을 열산화시켜 게이트절연막을 형성하는 공정과,상기 트렌치를 매립하는 게이트전극용 도전체를 형성하고 상기 제1절연막패턴과 제2절연막 스페이서를 식각장벽으로하여 식각함으로써 게이트전극을 형성하는 공정과,상기 제2절연막 스페이서를 제거하는 공정과,상기 게이트전극과 제1절연막패턴을 마스크로하여 상기 반도체기판에 저농도의 불순물을 이온주입하여 LDD 불순물 접합영역을 형성하는 공정과,상기 제1절연막패턴을 제거하고 상기 반도체기판에 고농도의 불순물을 이온주입하여 소오스/드레인 접합영역을 형성하는 공정을 포함하는 반도체소자의 트랜지스터 형성방법.
- 제 5 항에 있어서,상기 트렌치는 200 ∼ 10000 Å 깊이로 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 5 항에 있어서,상기 게이트전극용 도전체는 다결정실리콘, 폴리사이드 또는 실리사이드 등과 같은 물질로 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 5 항에 있어서,상기 게이트전극용 도전체 식각공정은 CMP 또는 전면식각공정으로 실시하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
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