KR20030058437A - 홈을 이용한 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 홈을 이용한 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 기판의 활성 영역내에 얕은 홈을 형성하고, 홈내의 반도체 기판 상부에 게이트 절연막 및 게이트 전극을 형성하고, 홈을 덮도록 게이트 전극 측벽에 제 1스페이서를 형성하고, 반도체 기판 표면 근방에 LDD 영역을 형성하고, 제 1스페이서 측벽에 제 2스페이서를 형성한 후에, 반도체 기판 내에 소오스/드레인 접합 영역을 형성한다. 그러므로, 본 발명은 모스 전계효과 트랜지스터의 제조 공정시 반도체 기판에 얕은 홈을 식각하고 그 홈에 게이트 절연막 및 게이트 전극 제조 공정을 진행하고 스페이서를 형성한 후에 LDD 영역을 형성함으로써 단채널 효과에 대응하는 유효 채널 길이의 조절이 용이하며 채널 영역에서의 LDD 영역이 후퇴되어 역단채널 효과를 개선할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 홈을 이용한 반도체 소자의 제조 방법에 관한 것이다.
현재 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도체 소자의 집적도 증가에 대한 연구 및 개발이 꾸준히 발전되고 있다. 이렇게 반도체 소자의 집적도가 증가됨에 따라 소자의 미세화 기술을 기본으로 한 연구가 추진되고 있다.
이에 반도체 소자의 미세화에 따라 모스 전계 효과 트랜지스터의 게이트 전극의 선폭또한 축소하게 되었다. 그런데, 선폭이 축소되면 소오스/드레인 영역으로부터 측면 확산에 의해 채널폭이 줄어드는 단채널 효과(short channel effect)를 발생하게 된다. 이러한 단채널 효과를 극복하기 위해서 접합 깊이를 얕게 형성한 LDD 기술을 이용하고 있다.
도 1 내지 도 4는 종래 기술에 의한 반도체 소자의 제조 방법을 설명하기 위한 공정 순서도이다.
우선 도 1에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판에 STI(Shallow Trench Isolation)형 소자분리막(미도시함)을 형성하고, 기판 전면에 게이트 절연막(12)을 형성하고 그 위에 도프트 폴리실리콘으로 게이트 전극(14)을 형성한다.
도 2에 도시된 바와 같이, 게이트 전극(14)을 마스크로 삼아 도전형 불순물을 저농도로 이온 주입하여 반도체 기판(10)의 표면 근방에 게이트 전극(14)과 셀프얼라인(self-align)된 LDD 영역(16)을 형성한다. 이러한 LDD 이온 주입 공정 전/후로 트랜지스터의 특성에 맞추어 카운터 이온 주입 공정을 실시하여 할로 또는 포켓 이온 주입 공정을 실시할 수도 있다.
그리고 반도체 기판(10) 전면에 절연물질로서 실리콘질화막을 증착하고, 이를 건식 식각 공정으로 식각하여 게이트 전극(14)의 측벽에 스페이서(18)를 형성한다.
그 다음 도 3에 도시된 바와 같이, 결과물 전면에 LDD 영역(16)과 동일한 도전형 불순물을 고농도로 이온 주입함으로써 반도체 기판(10)내에 소오스/드레인 접합 영역(20)을 형성한다. 이에 따라, LDD 구조의 모스 전계효과 트랜지스터가 완성된다.
그리고나서 도 4에 도시된 바와 같이, LDD 구조의 모스 전계효과 트랜지스터에 실리사이드 공정을 실시한다. 이에 반도체 기판 전면에 실리사이드용 금속으로서, 티타늄(Ti)을 증착하고 어닐(annel) 공정을 실시함으로써 게이트 전극(14) 및 소오스/드레인 접합 영역(20)의 실리콘 표면과 티타늄(Ti)이 반응을 하여 티타늄 실리사이드막(TiSi)(22)이 형성된다. 이후 세정 공정을 실시하여 실리사이드화되지 않는 티타늄을 제거한다.
반도체 소자의 고집적화에 따라 게이트 선폭이 0.1㎛ 이하의 모스 전계효과 트랜지스터에서 LDD를 적용하더라도 LDD 영역과 게이트 산화막의 중첩에 의해 단채널 효과뿐만 아니라 역단채널 효과(reverse short channel effect) 및 누설 전류 등 전기적 특성에 영향을 미쳐 트랜지스터의 성능이 떨어지게 된다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 반도체 기판에 얕은 홈을 식각하고 그 홈에 게이트 절연막 및 게이트 전극을 형성하고 스페이서 및 LDD 제조 공정을 진행함으로써 LDD 영역의 공정 마진이 커져 단채널 효과에 대응하는 유효 채널 길이(effective channel length)의 조절이 용이하고 소자의 전기적 특성을 향상시킬 수 있는 홈을 이용한 반도체 소자의 제조 방법을 제공하는데 있다.
이러한 목적을 달성하기 위하여 본 발명은 게이트 전극 및 소오스/드레인 접합 영역을 갖는 반도체 소자의 제조방법에 있어서, 반도체 기판의 활성 영역내에 얕은 홈을 형성하는 단계와, 홈내의 반도체 기판 상부에 게이트 절연막 및 게이트 전극을 형성하는 단계와, 홈을 덮도록 상기 게이트 전극 측벽에 제 1스페이서를 형성하는 단계와, 반도체 기판 표면 근방에 LDD 영역을 형성하는 단계와, 제 1스페이서 측벽에 제 2스페이서를 형성하는 단계와, 반도체 기판 내에 소오스/드레인 접합 영역을 형성하는 단계를 포함한다.
도 1 내지 도 4는 종래 기술에 의한 반도체 소자의 제조 방법을 설명하기 위한 공정 순서도,
도 5 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 마스크 패턴
104 : 얕은 홈 106 : 게이트 절연막
108 : 게이트 전극 110 : 제 1스페이서
112 : LDD 영역 114 : 제 2스페이서
116 : 소오스/드레인 접합 영역 118 : 실리사이드막
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 5 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 본 발명의 일 실시예는 다음과 같다.
먼저 도 5 및 도 6에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 STI형 소자분리막(미도시함)을 형성한다. 그리고, STI 소자분리막 사이의 반도체 기판의 활성 영역에 홈 영역을 정의하는 마스크 패턴(102)을 형성한다. 이때, 마스크 패턴(102)은 실리콘산화막 등의 절연막을 사용한다.
마스크 패턴(102)에 의해 드러난 반도체 기판에 건식 또는 습식 식각 공정을 이용하여 얕게 식각해서 홈(104)을 형성한 후에 마스크 패턴(102)을 제거한다. 이때, 식각 공정시 홈(104)의 식각 손상을 보상하기 위하여 희생막(예를 들어, 산화막)을 형성한 후에 이를 제거한다. 그런 다음 반도체 기판에 웰 및 채널 이온 주입 공정을 실시한다.
이어서 도 7에 도시된 바와 같이, 홈(104) 상부에 게이트 절연막(106)을 형성하고 도프트 폴리실리콘으로 게이트 전극(108)을 형성한다.
그 다음 도 8에 도시된 바와 같이, 반도체 기판(100) 전면에 절연물질로서 실리콘산화막을 증착하고, 이를 건식 식각 공정으로 식각하여 게이트 전극(108)의 측벽에 제 1스페이서(110)를 형성한다. 이때 제 1스페이서(110)는 홈(104)을 완전히 덮도록 한다.
그리고 게이트 전극(108) 및 제 1스페이서(110)를 마스크로 삼아 도전형 불순물을 저농도로 이온 주입하여 반도체 기판(100)의 표면 근방에 제 1스페이서(110)와 셀프얼라인된 LDD 영역(112)을 형성한다. 본 발명에 의한 LDD 영역(112)은 제 1스페이서(110)에 의해 공정 마진이 커져 게이트 절연막(106)과 LDD 영역(112) 사이의 오버랩에 의한 단채널 효과를 극복할 수 있다.
이러한 LDD 이온 주입 공정 전/후로 트랜지스터의 특성에 맞추어 카운터 이온 주입 공정을 실시하여 할로 또는 포켓 이온 주입 공정을 실시할 수도 있다.
이어서 도 9에 도시된 바와 같이, 반도체 기판(100) 전면에 절연물질로서 실리콘질화막을 증착하고 이를 건식 식각 공정으로 식각하여 제 1스페이서(110) 측벽에 제 2스페이서(114)를 형성한다.
그 다음 도 10에 도시된 바와 같이, LDD 영역(112)과 동일한 도전형 불순물을 고농도로 이온 주입함으로써 반도체 기판(100)내에 소오스/드레인 접합 영역(116)을 형성하여 본 발명에 따른 모스 전계효과 트랜지스터를 형성한다.
계속해서 도 11에 도시된 바와 같이, 상기 구조의 모스 전계효과 트랜지스터에 실리사이드 공정을 실시한다. 이에 반도체 기판 전면에 실리사이드용 금속으로서, 티타늄(Ti)을 증착하고 어닐 공정을 실시함으로써 게이트 전극(108) 및 소오스/드레인 접합 영역(116)의 실리콘 표면과 티타늄(Ti)이 반응을 하여 티타늄 실리사이드막(TiSi)(118)이 형성된다. 이후 세정 공정을 실시하여 실리사이드화되지 않는 티타늄을 제거한다.
이상 설명한 바와 같이, 본 발명은 게이트 선폭이 0.1㎛ 이하로 축소된 모스 전계효과 트랜지스터의 제조 공정시 반도체 기판에 얕은 홈을 식각하고 그 홈에 게이트 절연막 및 게이트 전극을 형성하고 스페이서 및 LDD 공정을 진행한다.
그러므로, 본 발명은 홈에 들어간 게이트 전극과 제 1스페이서에 의해 LDD 영역의 공정 마진이 커져 단채널 효과에 대응하는 유효 채널 길이(effective channel length)의 조절이 용이하며 채널 영역에서의 LDD 영역이 후퇴되어 역단채널 효과를 개선할 수 있어 결국 트랜지스터의 성능을 향상시킨다.
또한 본 발명은 홈에 형성된 게이트 전극의 소오스/드레인 접합에서의 높이감소는 카운터 도핑 틸트 마진을 향상시켜 채널 설계를 용이하게 하는 장점이 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (5)
- 게이트 전극 및 소오스/드레인 접합 영역을 갖는 반도체 소자의 제조방법에 있어서,반도체 기판의 활성 영역내에 얕은 홈을 형성하는 단계;상기 홈내의 반도체 기판 상부에 게이트 절연막 및 게이트 전극을 형성하는 단계;상기 홈을 덮도록 상기 게이트 전극 측벽에 제 1스페이서를 형성하는 단계;상기 반도체 기판 표면 근방에 LDD 영역을 형성하는 단계;상기 제 1스페이서 측벽에 제 2스페이서를 형성하는 단계; 및상기 반도체 기판 내에 소오스/드레인 접합 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 홈을 이용한 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 반도체 기판의 활성 영역내에 얕은 홈을 형성하는 단계는,건식 또는 습식 식각으로 진행하는 것을 특징으로 하는 홈을 이용한 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 반도체 기판의 활성 영역내에 얕은 홈을 형성한 후에,상기 홈내에 희생막을 형성하고 이를 제거하는 단계를 더 포함하는 것을 특징으로 하는 홈을 이용한 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 LDD 영역을 형성하는 단계 전/후에,상기 반도체 기판내에 포켓 또는 할로 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 홈을 이용한 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 소오스/드레인 접합 영역을 형성한 후에,상기 게이트 전극 또는 소오스/드레인 접합 영역 상부면에 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 홈을 이용한 반도체 소자의 제조 방법.
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