KR20030002660A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판 상의 게이트가 형성될 부분에 트렌치를 형성한 후, 게이트 산화막을 형성하는 단계와, 전체구조 상부에 게이트 형성물질을 증착한 후 패터닝하여 게이트 전극을 형성하는 단계와, 노출된 반도체 기판 상부에 이온주입을 실시하여 LDD 영역을 형성하는 단계와, 게이트 전극의 양측벽에 스페이서를 형성하는 공정단계를 구비함으로써, 트렌치 모서리 부분이 라운딩되어지며, 산화막의 두께가 두꺼워지는 버즈빅의 효과를 얻을 수 있으므로 산화막에 인가되는 전계를 감소시켜 GIDL 특성을 개선할 수 있다. 또한 게이트 전극을 패터닝한 후 재산화공정에 의한 서멀 버짓(thermal budget)을 줄여 숏채널 마진을 개선할 수 있고, 게이트와 중첩되는 LDD 영역의 깊이를 줄여 숏채널 특성을 향상시킬 수 있으며, 스페이서 하부의 LDD 두께를 증가시키는 것에 의해 저항을 감소시켜 소자의 전류구동 능력을 향상시킬 수 있다.

Description

반도체 소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 게이트 산화막 형성 공정전에 게이트 형성부분에 트렌치(trench)를 형성하여 게이트 에지 부분에서의 산화막 두께가 두꺼워지는 특성을 이용하여 소자의 특성을 개선하는 반도체 소자의 제조방법에 관한 것이다.
최근 반도체 소자 제조공정의 집적도가 증가함에 따라 칩 사이즈가줄어들고, 게이트 산화막의 두께가 감소함에 따라 소자의 신뢰성 저하되는 문제점이 생기고 있다. 또한 열로 인한 소자의 특성 악화를 막기 위하여 저온 열 공정이 필요하게 되었다. 로직(logic)의 경우 샬로우 정션(shallow junction)의 추세로 갈 때 핫 캐리어(hot carrier) 특성은 더욱 열악하게 되고, 구동전류의 감소를 가져오게 된다. 디램의 경우 이러한 셀의 밀도가 높아질수록 리프레쉬(refesh) 특성이 더욱 열악하게 되는 문제점이 있다.
따라서 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명은 트렌치 식각을 하고 게이트 산화공정을 이용하여 트렌치 하부 모서리 부분이 라운딩되며 두꺼워지는 효과를 이용함으로써 숏채널 특성을 개선하고 구동전류를 증가시켜 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
도 1a 내지 도 1c 는 종래의 기술에 따른 반도체 소자의 제조 공정단계를 도시한 단면도,
도 2a 내지 도 2d 는 본 발명의 방법에 따른 반도체 소자의 제조 공정단계를 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
1, 21 : 반도체 기판 2, 23 : 게이트 산화막
3, 25 : 게이트 전극 4, 27 : 스페이서
22 : 트렌치 26 : LDD 영역
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판 상의 게이트가 형성될 부분에 트렌치를 형성한 후, 게이트 산화막을 형성하는 단계와, 전체구조 상부에 게이트 형성물질을 증착한 후 패터닝하여 게이트 전극을 형성하는 단계와, 노출된 반도체 기판 상부에 이온주입을 실시하여 LDD 영역을 형성하는 단계와, 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계로 구성되는 것을 특징으로 한다.
상기한 본 발명에 있어서, 상기 게이트 산화막 형성을 위한 산화공정 진행시순수 산소를 이용할 수 있고, 또한 순수 산소를 이용하여 산화공정을 진행한 후, NO 나 N2O로 열처리할 수도 있다.
본 발명에 의하면, 상기 게이트 산화막 형성 공정시 산소와 질소 포함물질(NH3, NO, N2O 등)을 이용하여 진행할 수도 있다.
이하 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대해 상세히 설명하기로 한다.
도 2a 내지 도 2d 는 본 발명의 방법에 따른 반도체 소자의 제조공정 단계를 도시한 단면도이다.
도 2a를 참조하면, 반도체 기판(21) 상의 게이트가 형성될 부분에 반도체 기판(21)의 소정 두께를 식각하여 트렌치(22)를 형성한다.
도 2b를 참조하면, 산화공정을 진행한다. 이때 상기 트렌치(22)의 모서리 부분이 라운딩(rounding) 되어지며, 산화막(23)의 두께가 두꺼워진다. 산화막(23) 두께의 증가는 결국 산화막에 인가되는 전계를 감소시켜 GOI 특성을 개선시키게 되며, GIDL 특성도 향상시키게 된다.
도 2c를 참조하면, 상기 트렌치(22)가 형성된 반도체 기판(21)의 상부에 게이트 형성물질을 증착한 후 패터닝함에 의해 게이트(25)를 형성하고, 이온주입을 실시하여 LDD(Lightly Doped Drain) 영역(26)을 형성한다. 이때 게이트 재산화(gate reoxidation) 공정을 진행하지 않으므로 열에 의한 소자의 특성이 열화되는 것을 감소시킬 수 있다.
도 2d를 참조하면, 전체구조 상부에 스페이서 형성물질을 증착한 후, 식각하여 게이트 전극(25)의 양측벽에 스페이서(27)를 형성한다. 상기 도면에 도시된 바와 같이, LDD 영역(26)의 두께를 비교함에 있어서, 게이트 전극(25)과 중첩(overlap)되는 부분인 (a) 영역은 종래의 기술에 의해 형성된 영역보다 더욱 얕게(shallow) 형성되므로 이는 소자의 솟채널 특성을 개선시키게 된다. 아울러 스페이서(27) 하부의 LDD 영역인 (b)는 두꺼워져 전류의 구동능력을 증가시키게 된다.
이상에서 설명한 바와 같이, 본 발명의 방법에 따른 반도체 소자의 제조방법은 게이트가 형성될 부분의 반도체 기판상에 트렌치를 형성한 후 산화공정을 진행하는 것에 의해 트렌치 모서리 부분이 라운딩되어지며, 산화막의 두께가 두꺼워지는 버즈빅의 효과를 얻을 수 있으므로 산화막에 인가되는 전계를 감소시켜 GIDL 특성을 개선할 수 있다. 또한 게이트 전극을 패터닝한 후 재산화공정에 의한 서멀 버짓(thermal budget)을 줄여 숏채널 마진을 개선할 수 있다. 또한 게이트와 중첩되는 LDD 영역의 깊이를 줄여 숏채널 특성을 향상시킬 수 있으며, 스페이서 하부의 LDD 두께를 증가시키는 것에 의해 저항을 감소시켜 소자의 전류구동 능력을 향상시킬 수 있다.

Claims (4)

  1. 반도체 기판 상의 게이트가 형성될 부분에 트렌치를 형성한 후, 게이트 산화막을 형성하는 단계와,
    전체구조 상부에 게이트 형성물질을 증착한 후 패터닝하여 게이트 전극을 형성하는 단계와,
    노출된 반도체 기판 상부에 이온주입을 실시하여 LDD 영역을 형성하는 단계와,
    상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 게이트 산화막 형성을 위한 산화공정 진행시 순수 산소를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 게이트 산화막 형성을 위한 산화공정 진행시 순수 산소를 이용하여 산화공정을 진행한 후, NO 나 N2O로 열처리하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 게이트 산화막 형성 공정시 산소와 질소 포함물질(NH3, NO, N2O 등)을 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030058437A (ko) * 2001-12-31 2003-07-07 동부전자 주식회사 홈을 이용한 반도체 소자의 제조 방법
US9831240B2 (en) 2013-07-12 2017-11-28 Samsung Electronics Co., Ltd. Elevated source drain semiconductor device with L-shaped spacers and fabricating method thereof

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