KR20010065149A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 티타늄 셀리사이드 공정을 도입하여 게이트, 소오스 및 드레인 전극을 형성할 때 발생하는 티타늄 실리사이드층의 불균일한 형성을 방지하기 위하여, 소오스/드레인 접합부 형성을 위한 고농도 불순물 이온 주입시 채널링을 방지하기 위한 스크린막인 산화막을 비정질 실리콘층으로 대체하여 티타늄 실리사이드층의 불균일한 형성을 방지하므로써, 게이트, 소오스 및 드레인 전극의 저항을 개선하고 접합 누설전류를 감소시켜 트랜지스터의 성능을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조방법이 개시된다.
Description
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 특히 게이트, 소오스 및 드레인 전극의 저항을 개선시키기 위해 티타늄 셀리사이드 공정(Ti SALICIDE process)을 도입할 때, 티타늄 실리사이드층의 불균일한 형성을 방지하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법에 관 한 것이다.
일반적으로, 반도체 소자가 고집적화, 소형화 되어감에 따라 트랜지스터가 차지하는 면적이 줄어 게이트, 소오스 및 드레인 전극의 저항을 개선하기 위한 연구가 진행중이다. 전극의 저항을 개선하는 방안중 티타늄 셀리사이드 공정을 도입하여 전극의 표면에 티타늄 실리사이드층을 형성하는 방법이 적용되고 있는데, 이를 도 1a 내지 도 1c를 참조하여 설명하면 다음과 같다.
도 1a 내지 1c 는 종래의 반도체 소자의 트랜지스터 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하여, 반도체 기판(10)에 필드 산화막(11)을 형성하고, 필드 산화막(11)을 포함한 전체표면 상부에 게이트 산화막(12) 및 폴리실리콘층(13)을 순차적으로 형성한 후, 게이트 마스크를 이용하여 폴리 실리콘층(13) 및 게이트 산화막(12)을 패터닝하고, 이로 인하여 게이트 전극(13)이 형성된다.게이트 전극(13)을이온주입 마스크로 이용하여, 반도체 기판(10)이 P타입일 경우에는 5가 불순물을, N타입일 경우에는 3가 불순물을 저농도로 도핑하여 저농도 불순물 영역(14a 및 15a)을 형성한다.
도 1b를 참조하여, 게이트 전극(13)을 포함한 전체구조 상에 버퍼 산화막(16)을 형성한다. 버퍼 산화막(16)을 포함한 전체표면 상부에 질화막을 증착한 후, 전면식각 공정을 통해 게이트 전극(13) 측벽의 버퍼 산화막(16) 상에 질화막 스페이서(17)를 형성한다. 버퍼 산화막(16)을 이온 주입 스크린 막(Screen film)으로 한 소오스/드레인 이온주입 공정으로 고농도 불순물을 도핑하여 고농도 불순물 영역(14b 및 15b)을 형성한다.
고농도 불순물 영역(14b 및 15b)을 형성하기 위해서 불순물을 도핑하는 과정에서 저농도 불순물 영역(14a 및 15a) 및 게이트 전극(13)의 상부에 있던 버퍼 산화막(16)에 포함되어 있는 산소가 저농도 불순물 영역(14a 및 15a) 내로 침입(Knock-in)하게 된다.
도 1c를 참조하여, 소오스/드레인 어닐링을 실시하여 소오스 영역(15) 및 드레인 영역(14)을 형성한 후, 버퍼 산화막(16)의 노출된 부분을 제거하고, 이로 인하여 게이트 전극(13)과 질화막 스페이서(17) 사이에 버퍼 산화막 스페이서(16a)가 형성되고, 게이트 전극(13), 소오스 영역(15) 및 드레인 영역(14)의 표면이 노출된다. 티타늄 실리레이션(Ti Silicidation)공정을 실시하여 게이트 전극(13), 드레인 및 소오스 영역(14 및 15)의 상부에 티타늄 실리사이드층(TiSi2; 18)을 형성하고,미반응된 티타늄층을 제거한다.
상기한 바와 같이, 소오스 및 드레인 형성을 위한 고농도 불순물을 도핑하는 과정에서 게이트, 소오스 및 드레인 영역으로 산소가 침입하게 되고, 침입된 산소(Knock-in oxygen)는 티타늄 실리사이드층 형성을 위한 실리레이션 공정시 응집(agglomeration) 현상의 원인으로 작용되어 도 1c에 도시한 바와 같이, 티타늄과 실리콘과의 반응이 균일하게 이루어지지 않아 티타늄 실리사이드층이 얇은 지역과 두꺼운 지역으로 불균일하게 형성된다. 티타늄 실리사이드층이 얇으면 저항이 증가하게 되고, 티타늄 실리사이드층이 두꺼우면 소오스 및 드레인과 기판간의 접합 누설전류(Junction leakage)가 증가하게 되는 문제점이 있다.
따라서, 본 발명은 게이트, 소오스 및 드레인에 형성되는 티타늄 실리사이드층을 균일하게 형성하므로써 전극의 저항감소 및 게이트, 소오스 및 드레인과 기판간의 접합 누설전류를 줄여 반도체 소자의 트랜지스터 성능을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 트랜지스터의 제조방법은 게이트 전극이 형성된 반도체 기판이 제공되는 단계; 상기 게이트 전극을 이온주입 마스크로 이용한 저농도 불순물 이온 주입공정으로 저농도 불순물 영역을 형성하는 단계; 상기 게이트 전극 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 전체구조 상부에 비정질 실리콘층을 형성한 후, 소오스/드레인 이온 주입 공정으로 고농도 불순물 영역을 형성하는 단계; 소오스/드레인 어닐링 공정을 실시하여 소오스 영역 및 드레인 영역을 형성하고, 동시에 상기 비정질 실리콘층이 산화되도록 하는 단계; 및 상기 산화된 비정질 실리콘층을 제거한 후, 티타늄 실리레이션 공정을 통해 상기 게이트 전극, 소오스 영역 및 드레인 영역 상에 티타늄 실리사이드층을 형성하는 단계를 포함하여 이루어 지는 것을 특징으로 한다.
도 1a 내지 도 1c는 종래의 반도체 소자의 트랜지스터 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 30 : 반도체 기판 11, 31 : 필드 산화막
12, 32 : 게이트 산화막 13, 33 : 게이트 전극
14a, 15a, 34a, 35a : 저농도 불순물 영역 14, 34 : 드레인 전극
14b, 15b, 34b, 35b : 고농도 불순물 영역 15, 35 : 소오스 전극
16 : 버퍼 산화막 16a, 36 : 버퍼 산화막 스페이서
17, 37 : 질화막 스페이서 38 : 비정질 실리콘층
18, 39 : 티타늄 실리사이드층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 2a를 참조하여, 반도체 기판(30)에 필드 산화막(31)을 형성하고, 필드 산화막(31)을 포함한 전체표면 상부에 게이트 산화막(32) 및 폴리실리콘층(33)을 순차적으로 형성한 후, 게이트 마스크를 이용하여 폴리실리콘층(33) 및 게이트 산화막(32)을 패터닝하고 이로 인하여 게이트 전극(33)이 형성된다. 게이트 전극(33)을 이온 주입 마스크로 이용하여, 반도체 기판(30)이 P타입일 경우에는 5가 불순물을, N타입일 경우에는 3가 불순물을 저농도로 도핑하여 저농도 불순물 영역(34a 및 35a)을 형성한다.
도 2b를 참조하여, 게이트 전극(33)을 포함한 전체구조 상에 버퍼 산화막(36) 및 질화막을 순차적으로 형성한 후, 전면 식각공정으로 질화막 및 버퍼 산화막(36)을 식각하여 게이트 전극(33) 측벽에 이중 스페이서 구조의 버퍼 산화막 스페이서(36) 및 질화막 스페이서(37)를 형성한다. 버퍼 산화막 스페이서(36) 및 질화막 스페이서(37)를 포함한 전체표면 상부에 비정질 실리콘층(38)을 형성한다.
상기에서, 비정질 실리콘층(38)은 510℃정도의 저압 화학기장 증착(Low Pressure Chemical Vapor Deposition ; LPCVD)법으로 100 내지 200Å의 두께로 형성한다. 비정질 실리콘층(38)은 이후 소오스 및 드레인 영역을 형성하기 위해 고농도 불순물을 주입할 때, 채널링(Channeling)을 억제시키는 스크린막 역할을 한다.
도 2c를 참조하여, 비정질 실리콘층(38)을 이온 주입 스크린막으로한 소오스/드레인 이온주입 공정으로 고농도 불순물 이온을 도핑하여 고농도 불순물 영역(34b 및 35b)을 형성한다.
도 2d를 참조하여, 습식 산화(Wet oxidation)가 적용된 소오스/드레인 어닐링을 실시하고, 이로 인하여 소오스 영역(35) 및 드레인 영역(34)이 형성됨은 물로 비정질 실리콘층(38)이 산화된다. 산화된 비정질 실리콘층(38)을 제거하여 게이트 전극(33), 소오스 영역(35) 및 드레인 영역(34)을 노출시킨다. 전체구조상에 티타늄(Ti)을 증착한 후, 티타늄 실리레이션 공정을 실시하여 게이트 전극(33), 드레인 및 소오스 영역(34 및 35)의 상부에 티타늄 실리사이드층(39)을 형성하고, 미반응된 티타늄층을 제거한다.
상기에서, 소오스/드레인 어닐링 공정은 800 내지 850℃에서 실시한다. 이때, 소오스/드레인 영역도 약간 산화시켜 질화막 스페이서를 형성하기 위해 주변 질화막을 제거할 때 훼손된 것을 보상한다.
상기한 본 발명의 실시예에서는 고농도 불순물 이온 주입시 채널링을 방지하기 위한 스크린막으로 산화막 대신에 비정질 실리콘층을 적용하므로 산소침입에 의한 티타늄 실리사이드층의 불균일한 형성을 방지한다.
상술한 바와 같이, 본 발명은 게이트, 소오스 및 드레인에 형성되는 티타늄 실리사이드층을 균일하게 형성하므로써 전극의 저항감소 및 게이트, 소오스 및 드레인과 기판간의 접합 누설전류를 줄이고 저항값을 줄여 반도체 소자의 트랜지스터의 성능을 향상시킬 수 있다.
Claims (4)
- 게이트 전극이 형성된 반도체 기판이 제공되는 단계;상기 게이트 전극을 이온주입 마스크로 이용한 저농도 불순물 이온 주입공정으로 저농도 불순물 영역을 형성하는 단계;상기 게이트 전극 측벽에 스페이서를 형성하는 단계;상기 스페이서를 포함한 전체구조 상부에 비정질 실리콘층을 형성한 후, 소오스/드레인 이온 주입 공정으로 고농도 불순물 영역을 형성하는 단계;소오스/드레인 어닐링 공정을 실시하여 소오스 영역 및 드레인 영역을 형성하고, 동시에 상기 비정질 실리콘층이 산화되도록 하는 단계; 및상기 산화된 비정질 실리콘층을 제거한 후, 티타늄 실리레이션 공정을 통해 상기 게이트 전극, 소오스 영역 및 드레인 영역 상에 티타늄 실리사이드층을 형성하는 단계로 이루어 진것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 비정질 실리콘은 510℃ 저압 화학 기상 증착법으로 100 내지 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 소오스/드레인 어닐링 공정은 800 내지 850℃의 온도에서 습식 산화 공정으로 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 산화된 비정질 실리콘층은 희석시킨 HF나 완충제용 HF를 이용한 습식식각 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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1999
- 1999-12-29 KR KR1019990065017A patent/KR20010065149A/ko not_active Application Discontinuation
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