KR100743996B1 - 플래시 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 유전막, 즉 ONO막의 들림(Smiling) 현상을 방지할 수 있는 플래시 메모리 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 형성된 터널 산화막과, 상기 터널 산화막 상에 형성된 플로팅 게이트와, 상기 플로팅 게이트 상에 상기 플로팅 게이트의 양측부가 노출되도록 형성된 유전막과, 상기 유전막 상에 형성된 컨트롤 게이트와, 산화공정시 상기 유전막의 양측벽이 산화되는 것을 방지하기 위하여 상기 컨트롤 게이트 및 상기 유전막의 양측으로 노출된 상기 플로팅 게이트 상에 형성된 스페이서를 포함하는 플래시 메모리 소자를 제공한다.
플래시 메모리 셀, 유전막, ONO, 들림 현상, 스페이서.
Description
도 1은 종래의 낸드(NAND)형 플래시 메모리 소자에서 ONO막의 들림 현상이 발생한 모습을 보여주는 주사전자현미경(SEM; Scanning Electron Microscope) 사진.
도 2는 본 발명의 실시예에 따른 플래시 메모리 셀을 도시한 단면도.
도 3a 내지 도 3e는 도 2에 도시된 본 발명의 실시예에 따른 플래시 메모리 셀의 제조방법을 도시한 공정 단면도.
도 4는 본 발명의 실시예에 따라 플래시 메모리 셀을 제외한 주변 메모리 소자가 형성되는 주변 영역(peri)에 형성된 플래시 메모리 트랜지스터를 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판
11 : 터널 산화막
12 : 플로팅 게이트용 도전층
13 : 유전막
14 : 컨트롤 게이트용 도전층
15 : 포토레지스트 패턴
16 : 식각공정
17 : 스페이서
18 : 식각공정
14a : 컨트롤 게이트
12a : 플로팅 게이트
20 : 산화막
본 발명은 플래시 메모리 소자에 관한 것으로, 특히 NAND형 플래시 메모리 셀을 포함하는 플래시 메모리 소자 및 그 제조방법에 관한 것이다.
최근 들어, 셀 크기가 점점 작아지면서 셀 게이트의 유효 채널 길이(Effective Channel Length)가 매우 작아지고 있으며, 이에 따라 셀 펀치(cell punch) 및 누설 특성 마진(margin)이 부족하고 또한 게이트 형성 후에 후속 열처리 공정으로 ONO(Oxide/Nitride/Oxide)막, 즉 유전막의 측벽 들림(Smiling) 현상이 발생한다. 이러한 유전막의 들림 현상은 플래시 메모리 셀에서 신뢰성 항목인 리텐션 (retention) 특성 열화 방지를 위해서 게이트 형성 후에 재산화(re-oxidation) 공정을 통해 플로팅 게이트를 일부분 산화시키는데, 이때 유전막 측벽도 노출되어 있기 때문에 발생한다.
도 1은 종래의 낸드(NAND)형 플래시 메모리 소자에서 ONO막의 들림 현상이 발생한 모습을 보여주는 주사전자현미경(SEM; Scanning Electron Microscope) 사진이다. 이러한 ONO막의 들림 현상은 셀의 커플링비(coupling ratio)를 감소시켜 셀 특성 및 효율을 저하시키게 된다.
한편, ONO막의 두께는 셀의 커플링비와 아주 밀접한 관계가 있으며, 유효 ONO막 두께가 감소할 수록 커플링비는 증가하며 셀의 특성 및 효율을 개선시킬 수 있다. 따라서, ONO막의 들림 현상은 플래시 메모리 셀의 집적화에 많은 제약을 갖게 한다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 플래시 메모리 소자의 유전막, 즉 ONO막의 들림 현상을 방지할 수 있는 플래시 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 형성된 터널 산화막과, 상기 터널 산화막 상에 형성된 플로팅 게이트와, 상기 플로 팅 게이트 상에 상기 플로팅 게이트의 양측부가 노출되도록 형성된 유전막과, 상기 유전막 상에 형성된 컨트롤 게이트와, 산화공정시 상기 유전막의 양측벽이 산화되는 것을 방지하기 위하여 상기 컨트롤 게이트 및 상기 유전막의 양측으로 노출된 상기 플로팅 게이트 상에 형성된 스페이서를 포함하는 플래시 메모리 소자를 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 터널 산화막을 형성하는 단계와, 상기 터널 산화막 상에 플로팅 게이트용 도전층, 유전막 및 컨트롤 게이트용 도전층을 순차적으로 증착하는 단계와, 상기 컨트롤 게이트용 도전층 및 상기 유전막의 일부를 식각하여 컨트롤 게이트를 형성하는 단계와, 산화공정시 상기 유전막의 양측벽이 산화되는 것을 방지하기 위하여 상기 컨트롤 게이트 및 상기 유전막의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서의 양측으로 노출된 상기 플로팅 게이트용 도전층 및 상기 터널 산화막을 식각하여 플로팅 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2는 본 발명의 실시예에 따른 플래시 메모리 셀을 도시한 단면도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 플래시 메모리 셀은 기판(10) 상에 형성된 터널 산화막(11)과, 터널 산화막(11) 상에 형성된 플로팅 게이트(12a)과, 플로팅 게이트(12a) 상에 플로팅 게이트(12a)의 양측부가 노출되도록 형성된 유전막(13)과, 유전막(13) 상에 형성된 컨트롤 게이트(14a)와, 산화공정시 유전막(13)의 양측벽이 산화되는 것을 방지하기 위하여 컨트롤 게이트(14a) 및 유전막(13)의 양측으로 노출된 플로팅 게이트(12a) 상에 형성된 스페이서(17)를 포함한다.
여기서, 스페이서(17)는 질화막 또는 산화막의 절연물질로 이루어지고 유전막(13)은 ONO(Oxide/Nitride/Oxide) 구조로 형성된다.
이렇듯, 본 발명의 실시예에 따른 플래시 메모리 셀은 유전막(13)의 양측벽에 형성된 스페이서(17)로 인해 후속 산화공정시 유전막(13)의 양측벽이 산화되어 들림 현상이 발생하는 것을 억제할 수 있다. 따라서, 플래시 메모리 셀의 커플링비를 증가시켜 그 특성 및 효율을 개선시킬 수 있다.
또한, 본 발명의 실시예에 따른 플래시 메모리 셀은 플래시 메모리 셀의 리텐션 특성을 개선시키기 위해 진행되는 재산화(re-oxidation) 공정에 의해 플로팅 게이트(12a)의 양측으로 형성된 산화막(20)과, 도면에 도시하진 않았지만 스페이서(17)와 산화막(20)의 양측벽에 형성된 또다른 스페이서를 더 포함할 수 있다.
이하, 도 3a 내지 도 3e를 참조하여 도 2에 도시된 본 발명의 실시예에 따른 플래시 메모리 셀의 제조방법을 설명하기로 한다.
먼저, 도 3a에 도시된 바와 같이, 기판(10) 상에 터널 산화막(11)을 형성한 후, 터널 산화막(11) 상에 플로팅 게이트용 도전층(12)을 증착한다. 예컨대, 폴리실리콘막을 증착한다.
이어서, 플로팅 게이트용 도전층(12) 상에 유전막(13)을 증착한다. 예컨대, 유전막(13)은 ONO막을 증착하여 형성한다.
이어서, 유전막(13) 상에 컨트롤 게이트용 도전층(14)을 증착한다. 예컨대, 폴리실리콘막을 증착한다.
이어서, 도 3b에 도시된 바와 같이, 컨트롤 게이트용 도전층(14, 도 3a 참조) 상에 포토레지스트(미도시)를 도포한 후, 포토 마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(15)을 형성한다. 이때, 포토레지스트 패턴(15)은 컨트롤 게이트가 형성될 영역을 정의하기 위한 것으로 컨트롤 게이트용 도전층(14)의 일부가 노출되도록 형성한다.
이어서, 포토레지스트 패턴(15)을 마스크(mask)로 이용한 식각공정(16)을 실시하여 컨트롤 게이트용 도전층(14) 및 유전막(13)을 순차적으로 식각한다. 이로써, 플로팅 게이트용 도전층(12)의 일부를 노출시키는 유전막(13) 상에는 컨트롤 게이트(14a)가 형성된다.
이어서, 도 3c에 도시된 바와 같이, 컨트롤 게이트(14a)를 포함한 플로팅 게이트용 도전층(12) 상부의 단차를 따라 절연막, 예컨대 질화막 또는 산화막을 증착한다. 바람직하게, 질화막 또는 산화막은 CVD(Chemical Vapor Deposition) 방식으로 증착한다.
이어서, 에치백(etch-back)과 같은 건식식각공정을 실시하여 절연막을 식각함으로써, 컨트롤 게이트(14a) 및 유전막(13)의 양측벽에 스페이서(17; 이하, 제1 스페이서라 함)가 형성되도록 한다.
이어서, 도 3d에 도시된 바와 같이, 제1 스페이서(17)를 마스크로 이용한 식각공정(18)을 실시하여 제1 스페이서(17)의 양측으로 노출된 플로팅 게이트용 도전층(12, 도 3c 참조) 및 터널 산화막(11)을 순차적으로 식각한다. 이로써, 터널 산화막(11) 상에 플로팅 게이트(12a)가 형성된다.
이와 같은 공정을 통해 형성된 제1 스페이서(17)는 후속으로 플래시 메모리 셀의 리텐션 특성을 개선시키기 위해 진행되는 재산화공정시 유전막(13), 예컨대 ONO막 양측벽의 들림 현상이 발생하는 것을 억제하는 역할을 한다.
이어서, 도면에 도시하진 않았지만, LDD(Lightly Doped Drain) 이온주입공정을 실시하여 플로팅 게이트(12a)의 양측으로 노출된 기판(10) 내에 얕은 접합영역을 형성할 수 있다.
이어서, 도 3e에 도시된 바와 같이, 재산화공정을 실시한다. 이로써, 실리콘(Si)이 노출된 플로팅 게이트(12a)의 양측벽 및 기판(10) 상부의 단차를 따라 산화막(20)이 형성된다.
이후에는, 도면에 도시하진 않았지만, 기존의 스페이서 형성공정에 따라 전면에 절연막을 증착한 후 건식식각공정을 실시하여 제1 스페이서(17) 및 산화막(20)의 양측벽에 스페이서(이하, 제2 스페이서라 함)를 형성할 수 있다.
이어서, 도면에 도시하진 않았지만, 고농도의 소스/드레인 이온주입공정을 실시하여 2 스페이서의 양측으로 노출된 기판(10) 내에 깊은 고농도의 소스/드레인을 형성할 수 있다. 이로써, 플래시 메모리 셀을 구성하는 게이트와 소스/드레인의 오버랩(overlap)을 최소화하여 최적화된 유효 채널 길이를 확보할 수 있다.
도 4는 본 발명의 실시예에 따른 플래시 메모리 소자를 도시한 단면도이다. 구체적으로, 도 4는 플래시 메모리 셀을 제외한 주변 메모리 소자가 형성되는 주변 영역(peri)에 형성된 플래시 메모리 트랜지스터를 도시한 단면도이다.
도 4를 참조하면, 주변 영역에 형성되는 플래시 메모리 트랜지스터는 기판(10) 상에 플래시 메모리 셀을 구성하는 터널 산화막(11)과 동시에 형성된 게이트 산화막(11)과, 게이트 산화막(11) 상에 플로팅 게이트용 도전층(12)과 동일한 폴리실리콘막으로 이루어진 게이트 전극(12)과, 게이트 전극(12) 및 게이트 산화막(11)의 양측벽에 플래시 메모리 셀을 구성하는 스페이서(17)와 동일한 물질로 형성된 스페이서(17)와, 스페이서(17)의 양측벽에 형성된 또 다른 스페이서(21)로 구성된다. 또한, 스페이서(21)의 양측으로 노출된 기판(10) 내에는 소스/드레인(S/D)이 형성되어 있다.
특히, 스페이서(17)는 플래시 메모리 셀을 구성하는 스페이서(17) 형성과 동시에 형성되는 것을 특징으로 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 플로팅 게이트와 컨트롤 게이트 사이에 유전막, 예컨대 ONO막이 개재된 플래시 메모리 셀 제조시 ONO막의 양측벽에 별도로 얇은 스페이서를 형성함으로써, 후속 재산화공정시 ONO막의 양측벽이 산화되어 ONO막의 들림 현상이 발생하는 것을 억제할 수 있다. 따라서, 플래시 메모리 셀의 커플링비를 증가시켜 그 특성 및 효율을 개선시킬 수 있다.
Claims (10)
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- 기판 상에 터널 산화막을 형성하는 단계;상기 터널 산화막 상에 플로팅 게이트용 도전층, 유전막 및 컨트롤 게이트용 도전층을 순차적으로 증착하는 단계;상기 컨트롤 게이트용 도전층 및 상기 유전막의 일부를 식각하여 컨트롤 게이트를 형성하는 단계;산화공정시 상기 유전막의 양측벽이 산화되는 것을 방지하기 위하여 상기 컨트롤 게이트 및 상기 유전막의 양측벽에 제1 스페이서를 형성하는 단계; 및상기 제1 스페이서의 양측으로 노출된 상기 플로팅 게이트용 도전층 및 상기 터널 산화막을 식각하여 플로팅 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
- 제 4 항에 있어서,상기 제1 스페이서를 형성하는 단계는,상기 컨트롤 게이트를 포함한 상기 플로팅 게이트 상부의 단차를 따라 질화막 또는 산화막을 증착하는 단계; 및건식식각공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
- 제 5 항에 있어서,상기 질화막 또는 산화막을 증착하는 단계는 CVD 방식을 이용하는 플래시 메모리 소자의 제조방법.
- 제 4 항 내지 제 6 항 중 어느 하나의 항에 있어서,상기 유전막은 ONO막으로 형성하는 플래시 메모리 소자의 제조방법.
- 제 7 항에 있어서,상기 플로팅 게이트를 형성한 후,상기 플로팅 게이트의 양측으로 노출된 상기 기판 내에 제1 접합영역을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
- 제 8 항에 있어서,상기 제1 접합영역을 형성한 후,리텐션 특성을 개선시키기 위한 산화공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
- 제 9 항에 있어서,상기 산화공정을 실시한 후,상기 제1 스페이서 및 상기 플로팅 게이트의 양측벽에 제2 스페이서를 형성하는 단계; 및상기 제2 스페이서의 양측으로 노출된 상기 기판 내에 상기 제1 접합영역보다 깊은 제2 접합영역을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
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| KR20000043030A (ko) * | 1998-12-28 | 2000-07-15 | 김영환 | 플래쉬 메모리 장치 제조 방법 |
| KR20040057569A (ko) * | 2002-12-26 | 2004-07-02 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
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