KR100620169B1 - 단채널 효과를 방지하는 반도체 소자 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 28
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 230000000694 effects Effects 0.000 title claims abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 19
- 239000010703 silicon Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 239000007943 implant Substances 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 125000001475 halogen functional group Chemical group 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims 2
- 238000000231 atomic layer deposition Methods 0.000 claims 2
- -1 oxy nitride Chemical class 0.000 claims 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims 1
- 229910052735 hafnium Inorganic materials 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 claims 1
- 239000002184 metal Substances 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 239000002019 doping agent Substances 0.000 abstract description 2
- 230000035515 penetration Effects 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000004913 activation Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
본 발명은 단채널 효과를 방지하기 위한 반도체 소자 제조 방법에 관한 것이다. 즉, 본 발명은 반도체 소자의 트랜지스터를 제조함에 있어서, 트랜지스터의 게이트 채널을 곡선으로 형성하여 종래 소오스/드레인(Source/Drain)간 직선으로 형성되는 채널보다 채널길이가 길어지도록 함으로써, 단채널 효과(Short Channel Effect)가 발생하는 것을 방지시켜 소자의 전기적 특성을 향상시킨다. 또한 Forming Gas Anneal을 이용하여 게이트 유전체(Gate Dielectric)를 형성함으로써 기존공정에 비해 도펀트 침투(Dopant Penetration)를 방지하여 우수한 게이트 리키지 특성을 얻을 수 있으며, GOI 실패율(Fail Rate)을 줄여 반도체 소자의 수율을 향상시킨다.
Description
도 1a 내지 도 1f는 본 발명의 실시 예에 따른 단채널 효과를 방지하는 MOS 트랜지스터 제조방법을 도시한 공정 수순도.
본 발명은 본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 단채널 효과를 방지하기 위한 반도체 소자 제조 방법에 관한 것이다.
최근 들어 반도체 소자의 대용량 고집적화 추세에 따라 반도체 소자들은 점점 더 소형화가 요구되고 있다. 즉, 하이 테크놀로지로 갈수록 웨이퍼 사이즈가 커지는 반면, 칩내의 반도체 소자의 밀도 또한 증가하여 소오스/드레인(Source/Drain)간 유효 채널의 길이 점점 줄어들게 되는데, 이와 같은 칩 밀도 증가에 따른 유효 채널길이의 감소는 터널링(Tunneling), 펀치쓰루(Punch-through) 등과 같은 여러 가지 단채널 효과를 유발시켜 반도체 소자의 오동작의 원인이 되기 때문에 반도체의 고집적화를 위해 반드시 해결해야할 과제로 남아있다.
그러나 종래에는 반도체 소자에서는 소오스와 드레인 방향으로 채널이 일직선 상에 형성되기 때문에 게이트 길이가 미세화 됨에 따른 단채널 효과를 극복할 수 있는 방법에 있어서 한계에 와 있으며, 또한 일반적인 게이트 옥사이드를 형성함에 있어서도 게이트 리키지 특성의 악화 및 GOI 실패율 높은 문제점이 있었다.
따라서, 본 발명의 목적은 트랜지스터의 게이트 채널을 곡선으로 형성하여 종래 소오스/드레인간 직선으로 형성되는 채널보다 채널길이가 길어지도록 함으로써, 단채널 효과가 발생하는 것을 방지시켜 소자의 전기적 특성을 향상시키는데 있다.
상술한 목적을 달성하기 위한 본 발명은 단채널 효과를 개선시키는 반도체 소자 제조 방법에 있어서, (a)실리콘 기판위에 제1절연막과 제2절연막을 차례로 증착시키는 단계와, (b)실리콘 기판상 소자 활성화 영역내 게이트 형성 위치에 증착된 제1/제2 절연막을 제거시키는 단계와, (c)제1/제2 절연막이 제거된 게이트 형성 위치의 실리콘 기판위에 옥사이드를 형성하는 단계와, (d)실리콘 기판상 제1/제2 절연막 및 게이트 형성 위치의 옥사이드를 습식식각으로 제거시키는 단계와, (e)실리콘 기판위에 게이트 옥사이드막을 증착시키는 단계와, (f)게이트 옥사이드막 상부에 게이트 형성을 위한 제1전도체층을 형성시키는 단계와, (g)활성 영역내 실리콘 기판 상 해당 위치에 게이트 패턴을 형성하고, 게이트 및 LDD 임플란트 공정을 진행하는 단계,를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.
도 1a 내지 도 1g는 본 발명의 실시 예에 따른 단채널 효과를 방지시키는 MOS 트랜지스터의 제조방법을 도시한 공정 수순도이다. 이하 상기 도 1a 내지 도 1f를 참조하여 본 발명의 반도체 소자 제조 공정을 상세히 설명하기로 한다.
먼저 도 1a에서와 같이 실리콘 기판(100) 상부에 제1절연막(102)과 제2절연막(104)을 순차적으로 증착시키고, 상기 제2절연막(104) 상부에 감광막(Photo-resist layer)을 증착시킨다. 이어 반도체 소자 활성화 영역내 게이트 형성 위치에 증착된 감광막을 포토리소그래피(Photo-lithography) 및 식각공정으로 패터닝시킨 후, 패턴닝된 감광막 마스크(106)를 이용하여 상기 패터닝된 위치에 드러난 실리콘 기판 상 제1/제2 절연막(102,104)을 건식식각을 통해 식각시킨다.
그리고 도 1b에서와 같이 상기 감광막 패턴을 제거시킨 후, 상기 제1/제2 절연막(102,104)이 제거된 게이트 형성 위치의 실리콘 기판위에 Oxidation 방법을 이용하여 옥사이드(Oxide)(110)를 형성시킨 다음, 임플란트(Implant)를 이용하여 자기정렬(Self-Align) 방법으로 Halo 혹은 Pocket Implant(108)를 수행한다.
이어 도 1c에서와 같이 상기 실리콘 기판(100)상 제1/제2 절연막 및 게이트 형성 위치에 증착된 옥사이드를 습식식각으로 순차적으로 제거시킨다. 이때 참조번호 112는 후속 공정에 의하여 트랜지스터의 게이트 절연막이 형성되는 부위를 나타낸다.
그리고 도 1d에서와 같이 실리콘 기판(100)위에 게이트 옥사이드막(114)을 증착시키고, 상기 게이트 옥사이드막(114) 상부에 게이트 형성을 위한 폴리 실리콘 등과 같은 제1전도체층(116)을 형성시킨다. 이어 상기 제1전도체층(116) 상부에 감광막(118)을 증착시키고, 게이트 형성 위치 이외의 영역에 증착된 감광막을 포토리소그래피 및 식각공정으로 패터닝시킨다.
이어 도 1e에서와 같이 상기 패터닝된 감광막 마스크(118)를 이용하여 게이트 형성 영역이외의 실리콘 기판상 제1전도체층(116)을 식각시켜 게이트 전극(120)을 형성하고, 상기 게이트 전극의 양측 실리콘 기판에 저농도의 불순물을 이온주입시켜 LDD(Lightly Doped Drain)(122)를 형성시킨다.
그리고 도 1f에서와 같이 실리콘 기판(100) 전체표면 상부에 절연막을 형성한 다음, 전면 식각하여 상기 게이트 전극의 측벽에 절연막 스페이서(Spacer)(124)를 형성시킨 후, 상기 절연막 스페이서(124)의 양측 실리콘 기판에 고농도의 불순물을 이온 주입하여 소오스/드레인(126)을 형성시킨다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
이상에서 설명한 바와 같이, 본 발명은 반도체 소자의 트랜지스터를 제조함에 있어서, 트랜지스터의 게이트 채널을 곡선으로 형성하여 종래 소오스/드레인간 직선으로 형성되는 채널보다 채널길이가 길어지도록 함으로써, 단채널 효과가 발생 하는 것을 방지시키 소자의 전기적 특성을 향상시키는 이점이 있다. 또한 Forming Gas Anneal을 이용하여 게이트 유전체를 형성함으로써 기존공정에 비해 도펀트 침투를 방지하여 우수한 게이트 리키지 특성을 얻을 수 있으며, GOI 실패율을 줄여 반도체 소자의 수율을 향상시키는 이점이 있다.
Claims (11)
- 단채널 효과를 개선시키는 반도체 소자 제조 방법에 있어서,(a)실리콘 기판위에 제1절연막과 제2절연막을 차례로 증착시키는 단계와,(b)상기 제1절연막을 패터닝하여 게이트가 형성될 부분에 증착된 상기 제1/제2 절연막을 제거하는 단계와,(c)상기 제1/제2 절연막이 제거된 게이트 형성 위치의 실리콘 기판위에 옥사이드를 둥글게 형성한 후, 임플란트를 이용하여 자기정렬 방법으로 Halo 또는 Pocket 임플란트를 수행하는 단계와,(d)상기 실리콘 기판상 제1/제2 절연막 및 게이트 형성 위치의 옥사이드를 습식식각으로 제거시키는 단계와,(e)상기 실리콘 기판위에 Forming Gas Anneal 방법을 이용하여 게이트 절연막을 증착시키는 단계와,(f)상기 게이트 절연막 상부에 게이트 형성을 위한 제1전도체층을 형성시키는 단계와,(g)게이트 패턴을 이용해, 게이트를 형성하고, LDD 임플란트 공정을 진행하는 단계,(h)상기 LDD 임플란트 공정을 수행한 후, 절연막을 전면 증착한 후 식각공정을 통하여 절연막 스페이서를 형성하는 단계와,(i)소오스/드레인 이온주입 공정을 통하여 소오스/드레인 영역을 형성하는 단계,를 포함하는 반도체 소자의 트랜지스터 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 제1절연막은, 옥사이드막 혹은 질화막인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 게이트 절연막은, 리플렉토리 메탈(refractory metal) 옥시 나이트라이드계를 이용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 4 항에 있어서,상기 게이트 절연막은, 하프늄옥시 나이트라이드(HfOxNy)계를 이용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 게이트 절연막은, ALD(Atomic Layer Deposition)방법을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 스페이서막은, 질화막 혹은 옥사이드 막으로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 스페이서막은, 옥사이드막과 질화막이 혼용되어 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 (d)단계에서 습식식각은, 인산을 이용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제1전도체는, 폴리 실리콘인 것을 특징으로 하는 반도체 소자의 트랜지 스터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030060928A KR100620169B1 (ko) | 2003-09-01 | 2003-09-01 | 단채널 효과를 방지하는 반도체 소자 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030060928A KR100620169B1 (ko) | 2003-09-01 | 2003-09-01 | 단채널 효과를 방지하는 반도체 소자 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050022478A KR20050022478A (ko) | 2005-03-08 |
| KR100620169B1 true KR100620169B1 (ko) | 2006-09-01 |
Family
ID=37230329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030060928A KR100620169B1 (ko) | 2003-09-01 | 2003-09-01 | 단채널 효과를 방지하는 반도체 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100620169B1 (ko) |
-
2003
- 2003-09-01 KR KR1020030060928A patent/KR100620169B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050022478A (ko) | 2005-03-08 |
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| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| E902 | Notification of reason for refusal | ||
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