KR100832017B1 - 채널면적을 증가시킨 반도체소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 고집적화에 대응하여 채널의 면적을 더욱 극대화시킬 수 있는 반도체소자 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체기판에 활성영역을 정의하는 트렌치를 형성하는 단계; 상기 트렌치의 바닥을 식각하여 상기 트렌치를 통해 일방향으로 상기 활성영역의 하부 지역을 관통하면서 상기 활성영역을 지지하는 기둥을 제공하는 제1리세스를 형성하는 단계; 상기 제1리세스와 트렌치에 동시에 매립되는 필드산화막을 형성하는 단계; 상기 필드산화막의 일부를 식각하여 상기 활성영역의 상부 표면을 노출시키면서 상기 활성영역의 양측면 및 하부 표면을 노출시키는 제2리세스를 형성하는 단계; 상기 제2리세스에 의해 노출된 활성영역의 표면 상에 게이트산화막을 형성하는 단계; 및 상기 게이트산화막 상에 상기 제2리세스를 채우면서 상기 활성영역을 에워싸는 링 형태의 게이트전극을 형성하는 단계를 포함하고, 상술한 본 발명은 활성영역의 4개의 표면을 채널로 이용하므로써 채널길이를 길게할 수 있을 뿐만 아니라 고집적화에 따른 숏채널효과를 방지하여 트랜지스터의 특성을 향상시킬 수 있는 효과가 있다.
STI, RCAT, 리세스, 채널면적, 단축, 장축

Description

채널면적을 증가시킨 반도체소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE INCREASED CHANNEL AREA AND METHOD FOR MANUFACTURING THE SAME}
도 1a는 종래기술에 따른 플라나형 nMOSFET를 갖는 반도체소자의 평면도,
도 1b는 도 1a의 A-A'선에 따른 단면도,
도 2a는 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 사시도,
도 2b는 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 단면도,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 4a는 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 사시도,
도 4b는 본 발명의 실시예에 따른 폴리실리콘과 활성영역의 접촉면을 나타낸 도면,
도 4c는 본 발명의 실시예에 따른 총 4개의 채널방향을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 패드산화막
23 : 패드질화막 24 : STI 마스크
25 : 트렌치 26 : 스페이서
27 : 제1리세스 28 : 필드산화막
30 : 제2리세스 31 : 게이트산화막
32 : 폴리실리콘
본 발명은 반도체 제조 기술에 관한 것으로, 특히 채널면적을 증가시킬 수 있는 반도체소자 및 그의 제조 방법에 관한 것이다.
일반적으로 플라나형 nMOSFET를 갖는 DRAM 셀 구조에서는 디자인룰이 감소할수록 채널의 보론농도 증가에 따른 전계(Electric field) 증가로 리프레시타임(Refresh time) 확보가 어렵다.
최근에는 DRAM 소자가 점점 고집적화되어 70nm 이하 기술이 개발됨에 따라서 선폭(feature size)이 감소되고 기판에 대한 도핑농도가 증가하여 소자의 전계가 증가되고 접합누설이 증가하는 문제점이 대두되고 있다.
또한 채널길이 및 폭이 제한되고 채널도핑의 증가로 전자의 이동도가 감소되어 충분한 채널전류를 확보하는 것도 점점 어려워지고 있다.
도 1a는 종래기술에 따른 플라나형 nMOSFET를 갖는 반도체소자의 평면도이고, 도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1a및 도 도 1b에 도시된 바와 같이, 반도체기판(11)의 소정영역에 STI(Shallow Trench Isolation) 공정을 통해 필드산화막(12)이 형성되고, 필드산화막(12)에 의해 정의된 활성영역(11a) 상에 게이트산화막(13)이 형성되며, 게이트산화막(13) 상에 게이트전극(14)과 게이트하드마스크(15)의 순서로 적층된 플라나형 게이트(Planar type gate, PG)가 형성된다. 그리고, 플라나형 게이트 양쪽의 활성영역(11a) 내에 N형 소스영역 및 드레인영역(S, D)이 형성된다.
전술한 바와 같이, 종래기술은 활성영역(11a)의 평탄한 표면 상부에 플라나형 게이트(PG)가 형성되고 있어 수평형 채널을 갖는 플라나형 nMOSFET라 한다.
그러나, 종래기술의 플라나 형태의 트랜지스터 구조로는 고집적화에 대응하여 채널(Channel)의 길이(length) 및 폭(width)을 확보하는데 한계가 있어 숏채널효과(Short channel effect)를 방지하기 어렵다.
위와 같은 플라나형태의 트랜지스터의 한계를 극복하기 위해 최근에 RCAT(Recess Channel Array Transistor)나 FinFET가 제안되었으나, 이러한 트랜지스터 구조들은 활성영역의 3면을 채널로 사용하여 채널면적을 증가시키는 효과는 있으나, 고집적화에 따라 채널면적을 더욱 증가시키는데는 한계가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 고집 적화에 대응하여 채널의 면적을 더욱 극대화시킬 수 있는 반도체소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자는 몸체와 상기 몸체를 지지하는 기둥으로 이루어져 상부표면, 양측면 및 하부표면이 노출된 활성영역; 상기 활성영역의 노출된 표면 상에 형성된 게이트산화막; 및 상기 게이트산화막 상에 형성되어 상기 활성영역의 몸체를 에워싸는 링 형태(Ring type)의 게이트전극을 포함하는 것을 특징으로 하고, 상기 활성영역의 몸체는 단축과 장축을 가지며, 상기 게이트전극은 상기 활성영역 중에서 단축을 에워싸는 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 반도체기판에 활성영역을 정의하는 트렌치를 형성하는 단계; 상기 트렌치의 바닥을 식각하여 상기 트렌치를 통해 일방향으로 상기 활성영역의 하부 지역을 관통하면서 상기 활성영역을 지지하는 기둥을 제공하는 제1리세스를 형성하는 단계; 상기 제1리세스와 트렌치에 동시에 매립되는 필드산화막을 형성하는 단계; 상기 필드산화막의 일부를 식각하여 상기 활성영역의 상부 표면을 노출시키면서 상기 활성영역의 양측면 및 하부 표면을 노출시키는 제2리세스를 형성하는 단계; 상기 제2리세스에 의해 노출된 활성영역의 표면 상에 게이트산화막을 형성하는 단계; 및 상기 게이트산화막 상에 상기 제2리세스를 채우면서 상기 활성영역을 에워싸는 링 형태의 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a는 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 사시도이고, 도 2b는 본 발명의 실시예에 따른 반도체소자의구조를 도시한 단면도이다.
도 2a 및 도 2b를 살펴보면, 장축과 단축을 가지며, 단축의 상부 표면(101), 양 측면(102) 및 하부 표면(103)이 노출된 활성영역(100), 활성영역(100)의 노출된 표면 상부에 형성되어 노출된 활성영역(100)을 에워싸는 링(Ring) 형태의 게이트전극인 폴리실리콘(32)을 포함한다. 폴리실리콘(32)과 활성영역(100) 사이에는 도 2b와 같이 게이트산화막(31)이 형성된다.
자세히 살펴보면, 활성영역(100)은 상부표면(101), 2개의 측면(102) 및 하부표면(103)으로 된 총 4개의 표면이 노출되고, 게이트전극인 폴리실리콘(32)은 활성영역(100)의 노출된 표면을 에워싸는 링(Ring) 형태를 갖는다.
그리고, 활성영역(100)의 중앙부분에는 기둥(27a)이 존재하고, 기둥(27a)에 지지된 몸체를 폴리실리콘(32)이 에워싸고 있다.
위와 같이, 게이트전극인 폴리실리콘(32)이 활성영역(100)의 4개의 표면을 에워싸는 링 형태가 되므로, 채널은 총 4개가 형성된다.
도 2b를 참조하면, 게이트전극인 폴리실리콘(32)이 활성영역(100)의 상부표면(101), 2개의 측면(102) 및 하부표면(103)을 에워싸는 링 형태가 되므로, 채널은 총 4개가 형성된다. 참고로, 도면부호 21은 반도체기판, 26은 스페이서, 28은 필드산화막, 31은 게이트산화막이다.
채널의 방향은 후술하는 도 4c를 참조하여 자세히 설명하기로 하며, 활성영 역(100)의 상부표면(101)쪽의 제1채널(CH1), 활성영역(100)의 2개의 측면쪽의 제2채널(CH2) 및 제3채널(CH3), 그리고, 하부표면(103)쪽의 제4채널(CH4)이다.
상술한 바에 따르면, 본 발명의 반도체소자는 활성영역(100)의 4개의 표면을 채널로 사용함에 따라 RCAT, FinFET 구조에 비해 채널면적을 더욱 극대화시킬 수 있다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다. 여기서, 도면의 좌측은 단축방향에 따른 공정 단면도이고, 우측은 장축방향에 따른 공정단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 적층한다. 여기서, 반도체 기판(21)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 장치가 형성될 셀영역이다. 그리고, 패드산화막(22)은 50Å∼150Å 두께로 형성되고, 패드질화막(23)은 1000Å∼2000Å 두께로 형성된다.
다음에, 패드질화막(23) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 STI(Shallow Trench Isolation) 마스크(24)를 형성한다. 여기서, STI 마스크(24)로 사용되는 감광막은 COMA(Cyclo Olefin-Maleic Anhydric) 또는 아크릴레이트(Acrylate) 계열의 폴리머 물질을 사용한다. 그리고, STI 마스크(24)는 평면적으로 바형(Bar type) 또는 T형(T type)으로 형성한다. 그리고, 도시하지 않았지만, STI 마스크(24) 형성전에는 리소그래피 공정의 난반사를 방지하기 위한 목적으로 반사방지막을 사용하는데, 이때 반사방지막은 유기계열을 사용한다. 일예로, 반사 방지막은 SiON을 사용한다.
이어서, STI 마스크(24)를 식각장벽으로 패드질화막(23), 패드산화막(22)을 차례로 식각하고, 연속해서 패드산화막(22) 식각후 노출된 반도체기판(21)을 패드질화막(23)을 식각장벽으로 소정 깊이 식각하여 소자 분리를 위한 트렌치(25)를 형성한다.
이때, 트렌치(25)의 깊이는 이후 진행되는 습식식각 및 산화를 고려하여 1000Å∼2000Å 깊이로 한다.
위와 같은 트렌치(25)는 소자분리영역이 될 영역이고, 트렌치(25)에 의해 반도체기판(21)에는 활성영역(100)이 정의된다.
도 3b에 도시된 바와 같이, STI 마스크(24)를 스트립한다. 이때, STI 마스크(24)는 산소플라즈마를 이용하여 스트립한다.
이어서, 트렌치(25)의 측벽과 패드산화막/패드질화막(22/23)의 적층패턴의 측벽을 덮는 스페이서(26)를 형성한다. 이때, 스페이서(26)은 질화막 증착 및 전면식각을 통해 형성한다.
도 3c에 도시된 바와 같이, 스페이서(26)를 식각장벽으로 하여 드러난 트렌치(25)의 바닥을 등방성식각하여 제1리세스(27)를 형성한다. 예컨대, 스페이서(26) 및 패드질화막(23)을 식각장벽으로 트렌치(25) 바닥을 HCl 증기(vapor)로 등방성식각하여 장축방향에서 언더컷(Under-cut) 형상의 제1리세스(27)를 형성한다.
이때, 제1리세스(27)는 HCl 증기(Vapor)를 이용한 등방성식각을 통해 형성하므로 모든 방향에서 양끝단이 스페이서(26) 아래로 파고들어가는 즉, 측면식 각(Lateral etch) 형태를 갖게 되고, 이는 트렌치(25) 아래에서 측면으로 연장된 형상을 가져 언더컷 형상이라 한다. 여기서, 활성영역(100)은 단축방향이 장축방향에 비해 더 짧으므로, 단축방향에서 측면식각이 모두 되어 관통되더라도 장축방향에서는 기둥(27a) 형태로 일부가 잔류하므로 쓰러지지 않는다.
결국, 제1리세스(27)에 의해 장축방향에서는 활성영역(100)이 'T'자 형태가 되고, 단축방향에서는 서로 관통된 형태가 된다. 즉, 제1리세스(27)에 의해 형성되는 활성영역(100)은 티형(T-type) 활성영역(100)이 된다.
바람직하게, HCl 증기를 이용한 등방성식각시 진공도는 2∼200Torr를 유지하고, HCl 증기의 유량은 0.1∼1slm을 사용하여 식각속도 및 식각프로파일을 조절한다. 그리고, HCl 증기 사용시 식각온도는 700∼1000℃ 범위로 하고, 식각시간은 30초∼60분동안 진행한다.
그리고, HCl 증기를 이용한 등방성식각 전에 수소분위기에서 800∼1000℃의 온도에서 전 열처리(Pre-annealing)를 진행한다. 이와 같은 수소분위기의 전 열처리에 의해 표면의 이물질을 제거하므로써 HCl 증기를 이용한 등방성식각의 효율을 증대시킨다.
도 3d에 도시된 바와 같이, 제1리세스(27)와 트렌치(25)를 모두 매립하는 갭필산화막을 증착하고 CMP(Chemical Mechanical Polishing) 공정을 진행하여 필드산화막(28)을 형성한다. 여기서, CMP 공정은 잘 알려진 STI CMP로서 연마정지는 패드질화막(23)에서 이루어지며, 제1리세스(27)와 트렌치(25)를 모두 매립하는 갭필산화막 증착은 한꺼번에 증착공정을 통해 매립하거나, 또는 제1리세스(27)를 먼저 채 우도록 열산화(Thermal oxidation)를 진행한 후에 후속 HDP(High Density Plasma) 공정을 통해 트렌치(25)를 갭필할 수도 있다.
도 3e에 도시된 바와 같이, 패드질화막(23)을 인산(H3PO4) 용액을 이용하여 선택적으로 스트립한 후, 패드산화막(22)을 잔류시킨 상태에서 패드산화막(22)을 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 감광막패턴(29)을 형성한다. 여기서, 감광막패턴(29)은 COMA(Cyclo Olefin-Maleic Anhydric) 또는 아크릴레이트(Acrylate) 계열의 폴리머 물질을 사용하며, 단축방향에서는 감광막패턴(29)이 도시되지 않는다.
그리고, 감광막패턴(29)에 의해 오픈되는 오픈부(29a)는 라인형태로서 장축방향에서는 후속 게이트가 형성될 지역을 오픈시키고 있다.
따라서, 감광막패턴(29)의 오픈부(29a)에 의해 활성영역(100)의 장축방향 상부에서는 활성영역(100)의 일부 및 패드산화막(23)의 일부가 라인 형태로 오픈되며, 단축방향에서는 필드산화막(28)과 패드산화막(22), 그리고 활성영역(100)의 전영역(여기서, 활성영역의 전영역이라 함은 단축방향의 활성영역만을 일컬음)이 오픈된다.
이어서, 감광막패턴(29)을 패드산화막(22)을 식각하고, 연속해서 패드산화막(22) 식각후 드러난 필드산화막(29)을 식각하여 채널을 위한 제2리세스(30)를 형성한다. 여기서, 단축방향에서는 패드산화막(22)과 필드산화막(29)이 모두 식각되는데, 이를 위해 제1리세스(27)의 바닥까지는 건식식각을 이용하고, 측면식각이 일 어나도록 습식식각을 추가로 진행한다.
따라서, 감광막패턴(29)의 오픈부(29a)에 의해 패드산화막(22) 및 필드산화막(28)을 식각하면, 활성영역(100)을 에워싸는 링(Ring) 형태로 활성영역(100)의 표면을 노출시키는 제2리세스(30)가 형성된다.
도 3f에 도시된 바와 같이, 단축방향의 스페이서(26)를 스트립한다. 이때, 스페이서(26)가 질화막 물질이므로 인산 용액을 이용하여 스트립한다.
이어서, 감광막패턴(29)을 스트립한 후에, 장축방향의 활성영역(100) 표면 상부에 잔류하고 있던 패드산화막(22)을 모두 스트립한다.
패드산화막(22) 스트립후에 활성영역(100)은 제2리세스(30)에 의해 단축방향 및 장축방향에서 도면부호 '104'로 도시된 화살표방향으로 표면이 노출된다. 즉, 상부표면(101), 2개의 측면(102) 및 하부표면(103)으로 된 총 4개의 표면이 노출된다.
도 3g에 도시된 바와 같이, 패드산화막(22) 제거후 활성영역(100)의 노출된 표면 상에 게이트산화막(31)을 형성한다. 이때, 게이트산화막(31)은 열산화를 통해 형성하거나 증착법을 통해 형성하는데, 바람직하게는 열산화를 통해 활성영역(100)의 노출된 모든 표면 상에서 균일한 두께로 성장시킨다.
이어서, 게이트산화막(31) 상에 제2리세스(30)를 완전히 매립할때까지 트랜지스터의 게이트전극이 되는 폴리실리콘(32)을 증착한다. 후속 공정으로, 도시하지 않았지만, 폴리실리콘(32) 상에 텅스텐과 같은 저저항 메탈전극과 질화막하드마스크를 형성한 후에, 게이트패터닝공정을 진행하여 게이트구조를 완성한다. 따라서, 폴리실리콘(32)은 제2리세스(30)를 채우면서 활성영역을 에워싸는 링 형태가 된다.
도 4a는 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 사시도로서, 활성영역(100)과 게이트구조의 폴리실리콘(32)간 상호 관계를 상세히 도시한 도면이다.
도 4a를 참조하면, 활성영역(100)은 상부표면(101), 2개의 측면(102) 및 하부표면(103)으로 된 총 4개의 표면이 노출되고, 활성영역(100)의 표면에는 게이트산화막(31)이 형성된다. 그리고, 게이트전극인 폴리실리콘(32)은 게이트산화막(31) 상에서 활성영역(100)의 표면을 에워싸는 링 형태를 갖는다.
그리고, 활성영역(100)의 중앙부분에는 기둥(27a)이 존재하고, 기둥(27a)을 중심으로 양측의 노출된 표면을 폴리실리콘(32)이 에워싸고 있다.
위와 같이, 폴리실리콘(32)이 활성영역의 4개의 표면을 에워싸는 링 형태가 되므로, 채널은 총 4개가 형성된다.
도 4b는 본 발명의 실시예에 따른 폴리실리콘과 활성영역의 접촉면을 나타낸 도면이고, 도 4c는 본 발명의 실시예에 따른 총 4개의 채널방향을 도시한 도면이다.
도 4b를 참조하면, 게이트산화막(31) 상의 폴리실리콘(32)이 활성영역(100)의 상부표면(101), 2개의 측면(102) 및 하부표면(103)을 에워싸는 링 형태가 되므로, 채널은 총 4개가 형성된다.
즉, 도 4c에 도시된 바와 같이, 활성영역의 상부표면(101)쪽의 제1채널(CH1), 활성영역(100)의 2개의 측면쪽의 제2채널(CH2) 및 제3채널(CH3), 그리고, 하부표면(103)쪽의 제4채널(CH4)이다.
상술한 실시예에 따르면, 본 발명은 활성영역의 모든 표면을 채널로 사용함에 따라 RCAT, FinFET 구조에 비해 채널면적을 더욱 극대화시킬 수 있다. 이로써, 고집적화시에 숏채널효과를 방지한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 활성영역의 4면을 채널로 이용하므로써 채널길이를 길게 할 수 있을 뿐만 아니라 고집적화에 따른 숏채널효과를 방지하여 트랜지스터의 특성을 향상시킬 수 있는 효과가 있다.

Claims (17)

  1. 삭제
  2. 몸체와 상기 몸체를 지지하는 기둥으로 이루어져 상부표면, 양측면 및 하부표면이 노출된 활성영역;
    상기 활성영역의 노출된 표면 상에 형성된 게이트산화막; 및
    상기 게이트산화막 상에 형성되어 상기 활성영역의 몸체를 에워싸는 링 형태(Ring type)의 게이트전극
    을 포함하는 반도체소자.
  3. 제2항에 있어서,
    상기 활성영역의 몸체는 단축과 장축을 가지며, 상기 게이트전극은 상기 활성영역 중에서 단축을 에워싸는 것을 특징으로 하는 반도체소자.
  4. 반도체기판에 활성영역을 정의하는 트렌치를 형성하는 단계;
    상기 트렌치의 바닥을 식각하여 상기 트렌치를 통해 일방향으로 상기 활성영역의 하부 지역을 관통하면서 상기 활성영역을 지지하는 기둥을 제공하는 제1리세스를 형성하는 단계;
    상기 제1리세스와 트렌치에 동시에 매립되는 필드산화막을 형성하는 단계;
    상기 필드산화막의 일부를 식각하여 상기 활성영역의 상부 표면을 노출시키면서 상기 활성영역의 양측면 및 하부 표면을 노출시키는 제2리세스를 형성하는 단계;
    상기 제2리세스에 의해 노출된 활성영역의 표면 상에 게이트산화막을 형성하는 단계; 및
    상기 게이트산화막 상에 상기 제2리세스를 채우면서 상기 활성영역을 에워싸는 링 형태의 게이트전극을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 제1리세스를 형성하는 단계는,
    상기 트렌치의 양측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서를 식각배리어로 상기 트렌치 바닥의 반도체기판을 등방성식각하는 단계
    를 포함하는 반도체소자의 제조 방법.
  6. 제5항에 있어서,
    상기 등방성식각 단계는,
    HCl 증기를 이용하는 반도체소자의 제조 방법.
  7. 제6항에 있어서,
    상기 HCl 증기를 이용한 등방성식각시,
    진공도는 2∼200Torr를 유지하고, 상기 HCl 증기의 유량은 0.1∼1slm을 사용하며, 식각온도는 700∼1000℃ 범위로 하여 30초∼60분동안 진행하는 반도체소자의 제조 방법.
  8. 제5항에 있어서,
    상기 등방성식각 단계 전에,
    수소분위기에서 열처리하는 단계를 더 포함하는 반도체소자의 제조 방법.
  9. 제8항에 있어서,
    상기 열처리는, 800∼1000℃의 온도에서 진행하는 반도체소자의 제조 방법.
  10. 제5항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 트렌치를 포함한 전면에 질화막을 형성하는 단계; 및
    상기 질화막을 전면식각하는 단계
    를 포함하는 반도체소자의 제조 방법.
  11. 제4항에 있어서,
    상기 제2리세스를 형성하는 단계는,
    상기 반도체기판 상부에 상기 게이트전극이 형성될 지역을 오픈시키는 라인 형상의 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴을 식각배리어로 오픈된 지역의 필드산화막을 식각하는 단계
    를 포함하는 반도체소자의 제조 방법.
  12. 제11항에 있어서,
    상기 필드산화막을 식각하는 단계는,
    상기 활성영역의 양측면을 노출시키는 건식식각 단계; 및
    상기 활성영역의 하부표면을 노출시키는 습식식각 단계
    를 포함하는 반도체소자의 제조 방법.
  13. 제4항에 있어서,
    상기 활성영역은 단축과 장축을 가지며, 상기 게이트전극은 상기 활성영역의 단축을 에워싸는 링 형태로 형성하는 반도체소자의 제조 방법.
  14. 제4항 내지 제13항 중 어느 한 항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 반도체기판 상에 패드산화막과 패드질화막을 적층하는 단계;
    상기 패드질화막 상에 마스크를 형성하는 단계;
    상기 마스크를 식각장벽으로 상기 패드질화막, 패드산화막 및 반도체기판을 식각하는 단계; 및
    상기 마스크를 제거하는 단계를 포함하며,
    상기 패드질화막은 상기 제2리세스 형성전에 제거하는 반도체소자의 제조 방법.
  15. 제14항에 있어서,
    상기 마스크는,
    감광막을 도포하고 노광 및 현상으로 패터닝하여 형성하며, 평면적으로 바형(Bar type) 또는 T형(T type)으로 형성하는 반도체소자의 제조 방법.
  16. 제15항에 있어서,
    상기 마스크로 사용되는 감광막은 COMA(Cyclo Olefin-Maleic Anhydric) 또는 아크릴레이트(Acrylate) 계열의 폴리머 물질인 반도체소자의 제조 방법.
  17. 제14항에 있어서,
    상기 마스크와 패드질화막 사이에 반사방지막을 더 형성하는 반도체소자의 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101016351B1 (ko) * 2008-06-11 2011-02-22 매그나칩 반도체 유한회사 반도체 소자의 리세스 게이트 형성방법
CN102361011B (zh) 2008-06-11 2016-06-22 美格纳半导体有限会社 形成半导体器件的栅极的方法
KR101016349B1 (ko) * 2008-06-11 2011-02-22 매그나칩 반도체 유한회사 반도체 소자의 트리플 게이트 형성방법 및 이를 이용하여 구현된 반도체 소자의 트리플 게이트
US10790155B2 (en) * 2018-06-27 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218415A (ja) * 1992-01-31 1993-08-27 Kawasaki Steel Corp 半導体装置
JPH05218416A (ja) * 1992-01-31 1993-08-27 Kawasaki Steel Corp 半導体装置の製造方法
US6794699B2 (en) * 2002-08-29 2004-09-21 Micron Technology Inc Annular gate and technique for fabricating an annular gate

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08204191A (ja) * 1995-01-20 1996-08-09 Sony Corp 電界効果トランジスタ及びその製造方法
JPH118390A (ja) * 1997-06-18 1999-01-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6864519B2 (en) * 2002-11-26 2005-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS SRAM cell configured using multiple-gate transistors
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218415A (ja) * 1992-01-31 1993-08-27 Kawasaki Steel Corp 半導体装置
JPH05218416A (ja) * 1992-01-31 1993-08-27 Kawasaki Steel Corp 半導体装置の製造方法
US6794699B2 (en) * 2002-08-29 2004-09-21 Micron Technology Inc Annular gate and technique for fabricating an annular gate

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