JPH05218416A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05218416A JPH05218416A JP4017177A JP1717792A JPH05218416A JP H05218416 A JPH05218416 A JP H05218416A JP 4017177 A JP4017177 A JP 4017177A JP 1717792 A JP1717792 A JP 1717792A JP H05218416 A JPH05218416 A JP H05218416A
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Abstract
(57)【要約】
【目的】 微細化に適し、動作性能のよい半導体装置を
製造する。 【構成】 Ｓｉ基板１０上に酸化膜３０を形成した後、
マスク用の線状パターンを形成する（Ｓ１）。異方性エ
ッチングにより凹部４０を形成し、突出部２０を形成す
る（Ｓ２）。そして、ゲート電極３２を形成後（Ｓ３〜
Ｓ５）、斜めイオン注入により、突出部２０の上部にの
みイオン注入を行う（Ｓ６）。これにより、この突出部
２０内にトランジスタが形成される。すなわち、突出部
２０のゲート電極３２にカバーされている中央部分がチ
ャネル領域とされており、その両側がドレイン領域２
２、ソース領域２４とされている。そして、ドレイン、
ソース、チャネルの各領域の下方には基板の組成がその
まま残る素子分離部２８が形成されている。このため、
トランジスタの下方に酸化物絶縁層が不要となり、製造
が簡単に行える。
製造する。 【構成】 Ｓｉ基板１０上に酸化膜３０を形成した後、
マスク用の線状パターンを形成する（Ｓ１）。異方性エ
ッチングにより凹部４０を形成し、突出部２０を形成す
る（Ｓ２）。そして、ゲート電極３２を形成後（Ｓ３〜
Ｓ５）、斜めイオン注入により、突出部２０の上部にの
みイオン注入を行う（Ｓ６）。これにより、この突出部
２０内にトランジスタが形成される。すなわち、突出部
２０のゲート電極３２にカバーされている中央部分がチ
ャネル領域とされており、その両側がドレイン領域２
２、ソース領域２４とされている。そして、ドレイン、
ソース、チャネルの各領域の下方には基板の組成がその
まま残る素子分離部２８が形成されている。このため、
トランジスタの下方に酸化物絶縁層が不要となり、製造
が簡単に行える。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上にＭＯＳ
トランジスタなどの素子を形成する半導体装置の製造方
法に関する。
トランジスタなどの素子を形成する半導体装置の製造方
法に関する。
【０００２】
【従来の技術】従来より、各種の半導体装置が提案され
ており、特にＭＯＳトランジスタを内蔵したものが多く
利用されている。そして、このような半導体装置におい
ては、その集積度を上昇させるために素子構造の微細化
が進んでいる。
ており、特にＭＯＳトランジスタを内蔵したものが多く
利用されている。そして、このような半導体装置におい
ては、その集積度を上昇させるために素子構造の微細化
が進んでいる。
【０００３】ここで、通常の半導体装置は、平板状の半
導体基板（例えば、Ｓｉ基板）の所定の領域に複数のＭ
ＯＳトランジスタ形成している場合が多い。この場合に
は、ゲート領域を薄い絶縁層を介しゲート電極で覆った
状態でその両側の領域にイオンをドープして、ソース領
域、ドレイン領域を形成しＭＯＳトランジスタを半導体
基板の所定領域に形成している。そして、このような半
導体装置のＭＯＳトランジスタを微細化していくと、各
種の問題が生じる。すなわち、ドレイン付近の電界増加
に伴いドレイン空乏層がソース近傍の電位障壁近くまで
伸びパンチスルー電流が発生するなどの短チャネル効果
が発生したり、チャネル内における電界強度の増加に伴
いキャリアのエネルギーが増加し衝突電離により電子正
孔対が発生するホットキャリア効果が発生したり、さら
にチャネルの垂直方向の電界が大きくなりキャリアの移
動度が小さくなったり、隣接する素子との素子分離が十
分行えなくなる等の問題が発生する。従って、従来の半
導体装置では、そのゲート長をサブミクロン程度以下と
すると、十分な性能、信頼性を保持できないという問題
点があった。
導体基板（例えば、Ｓｉ基板）の所定の領域に複数のＭ
ＯＳトランジスタ形成している場合が多い。この場合に
は、ゲート領域を薄い絶縁層を介しゲート電極で覆った
状態でその両側の領域にイオンをドープして、ソース領
域、ドレイン領域を形成しＭＯＳトランジスタを半導体
基板の所定領域に形成している。そして、このような半
導体装置のＭＯＳトランジスタを微細化していくと、各
種の問題が生じる。すなわち、ドレイン付近の電界増加
に伴いドレイン空乏層がソース近傍の電位障壁近くまで
伸びパンチスルー電流が発生するなどの短チャネル効果
が発生したり、チャネル内における電界強度の増加に伴
いキャリアのエネルギーが増加し衝突電離により電子正
孔対が発生するホットキャリア効果が発生したり、さら
にチャネルの垂直方向の電界が大きくなりキャリアの移
動度が小さくなったり、隣接する素子との素子分離が十
分行えなくなる等の問題が発生する。従って、従来の半
導体装置では、そのゲート長をサブミクロン程度以下と
すると、十分な性能、信頼性を保持できないという問題
点があった。
【０００４】一方、これらの問題点を改善するものとし
て、ＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏ
ｒ）超薄膜トランジスタが提案されている。このＳＯＩ
超薄膜トランジスタは、半導体基板上に酸化絶縁膜を形
成し、この酸化絶縁膜上にソース、ゲート、ドレイン領
域を形成したものである。この超薄膜トランジスタによ
れば、絶縁膜上にトランジスタを形成するため、短チャ
ネル効果、ホットキャリア効果の発生を抑制できると共
に、チャネル全体に電圧を印加できるため垂直方向の電
界を小さくしてキャリア移動度を大きく維持でき、さら
に素子分離性に優れているという効果が得られる。
て、ＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏ
ｒ）超薄膜トランジスタが提案されている。このＳＯＩ
超薄膜トランジスタは、半導体基板上に酸化絶縁膜を形
成し、この酸化絶縁膜上にソース、ゲート、ドレイン領
域を形成したものである。この超薄膜トランジスタによ
れば、絶縁膜上にトランジスタを形成するため、短チャ
ネル効果、ホットキャリア効果の発生を抑制できると共
に、チャネル全体に電圧を印加できるため垂直方向の電
界を小さくしてキャリア移動度を大きく維持でき、さら
に素子分離性に優れているという効果が得られる。
【０００５】しかし、この超薄膜トランジスタはその構
造上、絶縁膜上にトランジスタを形成するためのＳｉ基
板を形成することが必要である。ところが、絶縁膜（例
えば、ＳｉＯ2 ）にＳｉ単結晶層を形成することは技術
的に非常に難しい。特に、良質なＳｉエピタキシャル膜
を形成することは現在のところ不可能であり、好適な性
能を持つ超薄膜トランジスタを製造することは困難であ
った。
造上、絶縁膜上にトランジスタを形成するためのＳｉ基
板を形成することが必要である。ところが、絶縁膜（例
えば、ＳｉＯ2 ）にＳｉ単結晶層を形成することは技術
的に非常に難しい。特に、良質なＳｉエピタキシャル膜
を形成することは現在のところ不可能であり、好適な性
能を持つ超薄膜トランジスタを製造することは困難であ
った。
【０００６】一方、超薄膜トランジスタに類似の効果を
得られる半導体装置として、Ｓｉ基板上に極めて薄い突
出部を設け、この突出部内にソース、チャネル、ドレイ
ン領域を設ける縦型超薄膜トランジスタが提案されてい
る。そして、この縦型超薄膜トランジスタにおいては、
Ｓｉ基板に異方性エッチングによって突出部を形成し、
その後この突出部を窒化シリコンによって覆った状態で
フィールド酸化し、Ｓｉ基板と突出部をフィールド酸化
層によって分離している。このように、基板の一部を突
出部とするため、突出部をＳｉ単結晶として形成するこ
とができ、ＳＯＩ超薄膜トランジスタを実現できる。さ
らに、突出部内にトランジスタを形成するため、集積率
をさらに高くできるという効果がある。なお、このよう
な装置については、例えば特開平２−２６３４７３号公
報等に示されている。
得られる半導体装置として、Ｓｉ基板上に極めて薄い突
出部を設け、この突出部内にソース、チャネル、ドレイ
ン領域を設ける縦型超薄膜トランジスタが提案されてい
る。そして、この縦型超薄膜トランジスタにおいては、
Ｓｉ基板に異方性エッチングによって突出部を形成し、
その後この突出部を窒化シリコンによって覆った状態で
フィールド酸化し、Ｓｉ基板と突出部をフィールド酸化
層によって分離している。このように、基板の一部を突
出部とするため、突出部をＳｉ単結晶として形成するこ
とができ、ＳＯＩ超薄膜トランジスタを実現できる。さ
らに、突出部内にトランジスタを形成するため、集積率
をさらに高くできるという効果がある。なお、このよう
な装置については、例えば特開平２−２６３４７３号公
報等に示されている。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
縦型超薄膜トランジスタの製造方法は、上述のように、
突出部を耐酸化性の膜（例えば、Ｓｉ3 Ｎ4 ）で覆っ
て、フィールド酸化を行う工程を有しており、この工程
において突出部の下方までフィールド酸化層を形成し、
チャネル部と基板の絶縁分離を行う必要がある。従っ
て、このフィールド酸化工程において、チャネル部にお
ける結晶性が損なわれるおそれがあり、トランジスタの
性能を十分なものとできないという問題点があった。ま
た、フィールド酸化によって得られた酸化層はゲート酸
化膜とはその性状が異なるため、ここにおける残留応力
が大きくなってしまうという問題点があった。
縦型超薄膜トランジスタの製造方法は、上述のように、
突出部を耐酸化性の膜（例えば、Ｓｉ3 Ｎ4 ）で覆っ
て、フィールド酸化を行う工程を有しており、この工程
において突出部の下方までフィールド酸化層を形成し、
チャネル部と基板の絶縁分離を行う必要がある。従っ
て、このフィールド酸化工程において、チャネル部にお
ける結晶性が損なわれるおそれがあり、トランジスタの
性能を十分なものとできないという問題点があった。ま
た、フィールド酸化によって得られた酸化層はゲート酸
化膜とはその性状が異なるため、ここにおける残留応力
が大きくなってしまうという問題点があった。
【０００８】本発明は、上記問題点を解決することを課
題としてなされたものであり、微細化した際に、動作性
能が劣化しない半導体装置を製造できる半導体装置の製
造方法を提供することを目的とする。
題としてなされたものであり、微細化した際に、動作性
能が劣化しない半導体装置を製造できる半導体装置の製
造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】請求項（１）に係る半導
体装置の製造方法は、異方性エッチングにより半導体基
板に複数の溝を形成し突出部を形成する突出部形成工程
と、形成された突出部の下部に不純物非混入領域を残留
させて上部に不純物混入領域を形成する不純物導入工程
とを有することを特徴とする。
体装置の製造方法は、異方性エッチングにより半導体基
板に複数の溝を形成し突出部を形成する突出部形成工程
と、形成された突出部の下部に不純物非混入領域を残留
させて上部に不純物混入領域を形成する不純物導入工程
とを有することを特徴とする。
【００１０】請求項（２）に係る方法は、不純物導入工
程において、溝を隔てて対向する壁をマスクとして機能
させ斜めイオン注入を行うことを特徴とする。
程において、溝を隔てて対向する壁をマスクとして機能
させ斜めイオン注入を行うことを特徴とする。
【００１１】請求項（３）に係る方法は、形成された溝
の底部にマスク材を充填するマスク材充填工程を有し、
マスク材が溝に充填された状態で突出部の下部に不純物
非混入領域を残留させて上部に不純物混入領域を形成す
ることを特徴とする。
の底部にマスク材を充填するマスク材充填工程を有し、
マスク材が溝に充填された状態で突出部の下部に不純物
非混入領域を残留させて上部に不純物混入領域を形成す
ることを特徴とする。
【００１２】
【作用】本発明に係る半導体装置の製造方法は、上述の
ような工程を有しており、突出部の上部にのみ不純物導
入を行い、突出部内にトランジスタなどの素子を収容し
た半導体装置を製造することができる。このため、素子
分離のためのフィールド酸化工程が不要であり、製造工
程中での組成の劣化を防止できる。さらに、製造された
素子は縦型であり、集積度を上昇することができる。不
純物導入方法としてはイオン注入方法の他に気相又は回
相からの不純物拡散方法があげられる。
ような工程を有しており、突出部の上部にのみ不純物導
入を行い、突出部内にトランジスタなどの素子を収容し
た半導体装置を製造することができる。このため、素子
分離のためのフィールド酸化工程が不要であり、製造工
程中での組成の劣化を防止できる。さらに、製造された
素子は縦型であり、集積度を上昇することができる。不
純物導入方法としてはイオン注入方法の他に気相又は回
相からの不純物拡散方法があげられる。
【００１３】
【実施例】以下、本発明に係る半導体装置の製造方法に
ついて、図面に基づいて説明する。
ついて、図面に基づいて説明する。
【００１４】本実施例の半導体装置の製造方法につい
て、図１に基づいて説明する。まず、Ｓｉ単結晶からな
る基板１０表面に熱酸化によりＳｉＯ2 層を形成し、そ
の上にＳｉＮ（または酸化膜）による線幅０．１μｍ程
度の線状パターンを形成する（Ｓ１）。この線状パター
ンの形成は、電子（ＥＢ）ビーム描画露光装置および多
層レジスト露光技術などを利用した超微細パターニング
技術によって行う。そして、このＳｉＮ線状パターンを
マスクとして、ＲＩＥなどによって基板１０に異方性エ
ッチングを施し、所定の凹部４０を形成して突出部２０
を形成する（Ｓ２）。次に、ＳｉＮパターンを除去する
と共に、基板１０の全表面を酸化しＳｉＯ2 酸化膜３０
を形成する（Ｓ３）。そして、全表面にポリシリコン層
Ｐｏｌｙ−Ｓｉを形成した（Ｓ４）後、通常のマスク、
エッチング処理により、ゲート電極３２を形成する（Ｓ
５）。このゲート電極３２に形成は、ＥＣＲエッチング
装置や中性ラジカルビームエッチングなどの高異方性、
高選択性エッチング技術を利用する。
て、図１に基づいて説明する。まず、Ｓｉ単結晶からな
る基板１０表面に熱酸化によりＳｉＯ2 層を形成し、そ
の上にＳｉＮ（または酸化膜）による線幅０．１μｍ程
度の線状パターンを形成する（Ｓ１）。この線状パター
ンの形成は、電子（ＥＢ）ビーム描画露光装置および多
層レジスト露光技術などを利用した超微細パターニング
技術によって行う。そして、このＳｉＮ線状パターンを
マスクとして、ＲＩＥなどによって基板１０に異方性エ
ッチングを施し、所定の凹部４０を形成して突出部２０
を形成する（Ｓ２）。次に、ＳｉＮパターンを除去する
と共に、基板１０の全表面を酸化しＳｉＯ2 酸化膜３０
を形成する（Ｓ３）。そして、全表面にポリシリコン層
Ｐｏｌｙ−Ｓｉを形成した（Ｓ４）後、通常のマスク、
エッチング処理により、ゲート電極３２を形成する（Ｓ
５）。このゲート電極３２に形成は、ＥＣＲエッチング
装置や中性ラジカルビームエッチングなどの高異方性、
高選択性エッチング技術を利用する。
【００１５】このようにして、突出部２０の形成、この
表面へのゲート酸化膜を介するゲート電極３２の形成が
終了した場合には、イオン注入によりドレイン領域２
２、ソース領域２４を形成する（本実施例では、例えば
リンの注入によるｎ+ 領域の形成）。ここで、このイオ
ン注入は、イオンの照射方向をマスク、電圧印加などに
よって斜め方向のみに限定する斜入射イオン注入装置に
よって行う。そして、図２に示すようにイオンの照射角
度αと凹部４０の幅ｗは、突出部２０の高さをｈとした
場合に、ｔａｎα＞ｗ／ｈの関係が保持されるように決
定する。従って、凹部４０の側壁がマスクとして機能
し、突出部２０の基板側にイオンが注入されないｐ基板
と同一組成の素子分離部２８が残留することになる。な
お、イオン注入工程の後には、加熱による熱拡散工程が
あり、この工程においてドレイン領域２２、ソース領域
２４が若干拡大する。そこで、このことも考慮して素子
分離部２８の大きさを決定しておく。
表面へのゲート酸化膜を介するゲート電極３２の形成が
終了した場合には、イオン注入によりドレイン領域２
２、ソース領域２４を形成する（本実施例では、例えば
リンの注入によるｎ+ 領域の形成）。ここで、このイオ
ン注入は、イオンの照射方向をマスク、電圧印加などに
よって斜め方向のみに限定する斜入射イオン注入装置に
よって行う。そして、図２に示すようにイオンの照射角
度αと凹部４０の幅ｗは、突出部２０の高さをｈとした
場合に、ｔａｎα＞ｗ／ｈの関係が保持されるように決
定する。従って、凹部４０の側壁がマスクとして機能
し、突出部２０の基板側にイオンが注入されないｐ基板
と同一組成の素子分離部２８が残留することになる。な
お、イオン注入工程の後には、加熱による熱拡散工程が
あり、この工程においてドレイン領域２２、ソース領域
２４が若干拡大する。そこで、このことも考慮して素子
分離部２８の大きさを決定しておく。
【００１６】このように、突出部２０の内部に素子分離
部２８によって、基板１０から素子分離されたＭＯＳト
ランジスタを形成することができる。なお、ＭＯＳトラ
ンジスタを実際に動作させるためには、ソース電極、ド
レイン電極、層間絶縁層、Ａｌ配線層、保護層などが必
要であるが、これらは一般的な方法で、この後形成さ
れ、これによって半導体装置が動作可能なものとされ
る。
部２８によって、基板１０から素子分離されたＭＯＳト
ランジスタを形成することができる。なお、ＭＯＳトラ
ンジスタを実際に動作させるためには、ソース電極、ド
レイン電極、層間絶縁層、Ａｌ配線層、保護層などが必
要であるが、これらは一般的な方法で、この後形成さ
れ、これによって半導体装置が動作可能なものとされ
る。
【００１７】本実施例によれば、素子分離部２８を単に
基板１０をそのまま残留することによって形成してい
る。このため、ＳＯＩのように素子分離のための酸化層
をＭＯＳトランジスタと基板１０の間に形成する必要が
なく、その製造工程の簡略化を図ることができる。従っ
て、突出部２０を良質なＳｉ単結晶によって構成するこ
とができ、さらにフィールド酸化工程などの体積、構造
が大幅変化する過酷な条件の工程がないため、ゲート酸
化膜と、フィールド酸化膜との接点など大きな応力が残
留する部位の形成を防止することができる。
基板１０をそのまま残留することによって形成してい
る。このため、ＳＯＩのように素子分離のための酸化層
をＭＯＳトランジスタと基板１０の間に形成する必要が
なく、その製造工程の簡略化を図ることができる。従っ
て、突出部２０を良質なＳｉ単結晶によって構成するこ
とができ、さらにフィールド酸化工程などの体積、構造
が大幅変化する過酷な条件の工程がないため、ゲート酸
化膜と、フィールド酸化膜との接点など大きな応力が残
留する部位の形成を防止することができる。
【００１８】図３は、上述のようにして製造された半導
体装置の構成を説明するための斜視図であり、ｐ型のＳ
ｉ基板１０の上部には、突出部２０が形成されている。
そして、この突出部２０の両側には、ｎ+ 型のドレイン
領域２２、ｎ+ 型のソース領域２４が形成されており、
このドレイン領域２２、ソース領域２４に挟まれた領域
に基板１０と同じｐ型のチャネル領域２６が形成されて
いる。そして、これらドレイン領域２２、ソース領域２
４、チャネル領域２６はその下端が突出部２０内に収ま
っており、突出部２０の下部には基板１０の一部である
素子分離部２８が形成されている。
体装置の構成を説明するための斜視図であり、ｐ型のＳ
ｉ基板１０の上部には、突出部２０が形成されている。
そして、この突出部２０の両側には、ｎ+ 型のドレイン
領域２２、ｎ+ 型のソース領域２４が形成されており、
このドレイン領域２２、ソース領域２４に挟まれた領域
に基板１０と同じｐ型のチャネル領域２６が形成されて
いる。そして、これらドレイン領域２２、ソース領域２
４、チャネル領域２６はその下端が突出部２０内に収ま
っており、突出部２０の下部には基板１０の一部である
素子分離部２８が形成されている。
【００１９】また、基板１０および突出部２０の表面は
すべてＳｉＯ2 で形成される酸化膜３０によって覆われ
ており、チャネル領域２６の表面にはゲート電極３２が
形成されている。このため、この酸化膜３０はゲート酸
化膜として機能する。また、ゲート電極３２は、外部と
の電気的接続のため、基板１０の所定の端部まで引き回
されている。
すべてＳｉＯ2 で形成される酸化膜３０によって覆われ
ており、チャネル領域２６の表面にはゲート電極３２が
形成されている。このため、この酸化膜３０はゲート酸
化膜として機能する。また、ゲート電極３２は、外部と
の電気的接続のため、基板１０の所定の端部まで引き回
されている。
【００２０】このような半導体装置では、突出部２０内
に１つのＭＯＳトランジスタが構成されている。従っ
て、ドレイン領域２２、ソース領域２４にそれぞれドレ
イン電極、ソース電極を接続すれば、ゲート電極３２へ
の電圧の印加によって、チャネル領域２６の電位を制御
しドレイン領域２２→ソース領域２４間の電流を制御す
ることができる。この例では、形成されているＭＯＳト
ランジスタがｎチャネルであるため、ゲート電極に正の
電圧を印加することによって、電流が流れる。
に１つのＭＯＳトランジスタが構成されている。従っ
て、ドレイン領域２２、ソース領域２４にそれぞれドレ
イン電極、ソース電極を接続すれば、ゲート電極３２へ
の電圧の印加によって、チャネル領域２６の電位を制御
しドレイン領域２２→ソース領域２４間の電流を制御す
ることができる。この例では、形成されているＭＯＳト
ランジスタがｎチャネルであるため、ゲート電極に正の
電圧を印加することによって、電流が流れる。
【００２１】特に、本実施例の装置によれば、突出部２
０の下部には、素子分離部２８が形成されており、これ
によって隣接素子との素子分離をほぼ完全に行うことが
できる。そして、この素子分離部２８は基板１０の一部
である。そこで、衝突電離によって発生する基板と同極
性の余剰キャリア（本例の場合、正孔）が基板１０に排
出されることになり、チャネル領域２６に溜まることが
ない。従って、余剰キャリアの蓄積に伴うキンク（Ｋｉ
ｎｋ）現象の発生がなく、また余剰の正孔による疑似短
チャネル効果の発生がない。また、消費電力により発生
した熱が基板１０に容易に拡散するため、チャネル領域
２６の加熱を防止することができる。
０の下部には、素子分離部２８が形成されており、これ
によって隣接素子との素子分離をほぼ完全に行うことが
できる。そして、この素子分離部２８は基板１０の一部
である。そこで、衝突電離によって発生する基板と同極
性の余剰キャリア（本例の場合、正孔）が基板１０に排
出されることになり、チャネル領域２６に溜まることが
ない。従って、余剰キャリアの蓄積に伴うキンク（Ｋｉ
ｎｋ）現象の発生がなく、また余剰の正孔による疑似短
チャネル効果の発生がない。また、消費電力により発生
した熱が基板１０に容易に拡散するため、チャネル領域
２６の加熱を防止することができる。
【００２２】さらに、トランジスタを縦型とし、チャネ
ル領域２６をゲート電極３２によって取り囲んでいるた
め、チャネル領域全体の電圧を所定の値に制御すること
ができ、動作性能を非常に高いものとすることができ
る。
ル領域２６をゲート電極３２によって取り囲んでいるた
め、チャネル領域全体の電圧を所定の値に制御すること
ができ、動作性能を非常に高いものとすることができ
る。
【００２３】次に、図４に他の実施例の半導体装置の製
造方法を示す。この例においては、上述の図２における
Ｓ６の前に、マスク材の充填工程（Ｓ１０）を有してい
る。すなわち、この充填工程において、凹部４０内に所
定量のマスク材を充填した後、斜めイオン注入を行う
（Ｓ１１）を行う。従って、マスク材によって突出部下
部に対するイオン注入が防止され、凹部４０の幅を広く
しても、突出部下部に素子分離部を形成することができ
る。従って、凹部４０の幅を任意に選択することがで
き、また斜めイオンの注入精度をそれ程高く設定しなく
ても問題が生じない。従って、製造が容易となるという
効果がある。なお、マスク材はＳｉＯ2 、ＳｉＮなどの
絶縁物が好適である。
造方法を示す。この例においては、上述の図２における
Ｓ６の前に、マスク材の充填工程（Ｓ１０）を有してい
る。すなわち、この充填工程において、凹部４０内に所
定量のマスク材を充填した後、斜めイオン注入を行う
（Ｓ１１）を行う。従って、マスク材によって突出部下
部に対するイオン注入が防止され、凹部４０の幅を広く
しても、突出部下部に素子分離部を形成することができ
る。従って、凹部４０の幅を任意に選択することがで
き、また斜めイオンの注入精度をそれ程高く設定しなく
ても問題が生じない。従って、製造が容易となるという
効果がある。なお、マスク材はＳｉＯ2 、ＳｉＮなどの
絶縁物が好適である。
【００２４】また、突出部２０の上部にのみイオン注入
を行う工程としては、拡散すべきイオンを含有した固体
材料で突出部２０の上部のみを覆い、熱拡散によってイ
オンを突出部２０中に注入する方法を採用することもで
きる。
を行う工程としては、拡散すべきイオンを含有した固体
材料で突出部２０の上部のみを覆い、熱拡散によってイ
オンを突出部２０中に注入する方法を採用することもで
きる。
【００２５】図５は、本発明の方法によって製造された
半導体装置の他の実施例の構成図であり、多数の突出部
２０を所定間隔をおいて配列したものである。本実施例
によれば、突出部２０の幅Ｔchより有効チャネル幅Ｗを
大きくできるため、単位幅Ｌsp当りの有効チャネル幅Ｗ
（面積効率＝Ｗ／Ｌsp）を非常に高くすることができ
る。特に、この例では、Ｗ、Ｌspともほぼ０．１μｍと
でき、素子の集積度を飛躍的に上昇することができる。
そして、この例では、１つのゲート電極２６を各突出部
２０のトランジスタに共通としている。
半導体装置の他の実施例の構成図であり、多数の突出部
２０を所定間隔をおいて配列したものである。本実施例
によれば、突出部２０の幅Ｔchより有効チャネル幅Ｗを
大きくできるため、単位幅Ｌsp当りの有効チャネル幅Ｗ
（面積効率＝Ｗ／Ｌsp）を非常に高くすることができ
る。特に、この例では、Ｗ、Ｌspともほぼ０．１μｍと
でき、素子の集積度を飛躍的に上昇することができる。
そして、この例では、１つのゲート電極２６を各突出部
２０のトランジスタに共通としている。
【００２６】図６には、本発明の方法によって製造され
た半導体装置によりインバータを構成した例を示す。こ
の例では、２つのＰ型トランジスタ５０、５２と２つの
Ｎ型トランジスタ６０、６２を有している。そして、ト
ランジスタ５０、６０およびトランジスタ５２、６２が
電源電圧ＶDDとアースの間に配置されている。そして、
すべてのトランジスタ５０、５２、６０、６２のゲート
にはＶinが入力され、トランジスタ５０、６０の接続点
およびトランジスタ５２、６２接続点からＶout が出力
される。従って、ＶinがＨの場合に、２つのＮ型トラン
ジスタ５０、５２がオンし、Ｖout がＬとなり、Ｖinが
Ｌの場合に、２つのＰ型トランジスタ６０、６２がオン
し、Ｖout がＨとなる。従って、図６の構成により、イ
ンバータが構成される。
た半導体装置によりインバータを構成した例を示す。こ
の例では、２つのＰ型トランジスタ５０、５２と２つの
Ｎ型トランジスタ６０、６２を有している。そして、ト
ランジスタ５０、６０およびトランジスタ５２、６２が
電源電圧ＶDDとアースの間に配置されている。そして、
すべてのトランジスタ５０、５２、６０、６２のゲート
にはＶinが入力され、トランジスタ５０、６０の接続点
およびトランジスタ５２、６２接続点からＶout が出力
される。従って、ＶinがＨの場合に、２つのＮ型トラン
ジスタ５０、５２がオンし、Ｖout がＬとなり、Ｖinが
Ｌの場合に、２つのＰ型トランジスタ６０、６２がオン
し、Ｖout がＨとなる。従って、図６の構成により、イ
ンバータが構成される。
【００２７】
【発明の効果】以上説明したように、本発明に係る半導
体装置によれば、トランジスタを縦型としたため、集積
度を高くでき、また基板と同一組成の素子分離部によっ
て素子分離を行うため、製造が簡易に行えると共に、チ
ャネル内のキャリアの蓄積を防止することができる。
体装置によれば、トランジスタを縦型としたため、集積
度を高くでき、また基板と同一組成の素子分離部によっ
て素子分離を行うため、製造が簡易に行えると共に、チ
ャネル内のキャリアの蓄積を防止することができる。
【図１】実施例の半導体装置の製造工程を示す説明図で
ある。
ある。
【図２】斜めイオン注入工程の説明図である。
【図３】半導体装置の構成を示す斜視図である。
【図４】他の製造工程の説明図である。
【図５】装置の他の実施例の構成を示す斜視図である。
【図６】インバータを構成した場合の構成図である。
１０ 基板 ２０ 突出部 ２２ ドレイン領域 ２４ ソース領域 ２６ チャネル領域 ３０ 酸化膜 ３２ ゲート電極
Claims (3)
- 【請求項１】 異方性エッチングにより半導体基板に複
数の溝を形成し、突出部を形成する突出部形成工程と、 形成された突出部の下部に不純物非混入領域を残留させ
て、上部に不純物混入領域を形成する不純物導入工程
と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 異方性エッチングにより半導体基板に複
数の溝を形成し、両側を溝に挟まれた突出部を形成する
突出部形成工程と、 溝を隔てて対向する壁をマスクとして機能させ斜めイオ
ン注入を行い、突出部の下部に不純物非混入領域を残留
させて上部に不純物混入領域を形成する不純物導入工程
と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項３】 異方性エッチングにより半導体基板に複
数の溝を形成し、両側を溝に挟まれた突出部を形成する
突出部形成工程と、 形成された溝の底部にマスク材を充填するマスク材充填
工程と、 充填されたマスク材により突出部の下部への不純物導入
を防止した状態で不純物導入を行い、突出部の下部に不
純物非混入領域を残留させて上部に不純物混入領域を形
成する不純物導入工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017177A JPH05218416A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置の製造方法 |
| US08/009,747 US5391506A (en) | 1992-01-31 | 1993-01-27 | Manufacturing method for semiconductor devices with source/drain formed in substrate projection. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017177A JPH05218416A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218416A true JPH05218416A (ja) | 1993-08-27 |
Family
ID=11936675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4017177A Pending JPH05218416A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218416A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008053725A (ja) * | 2006-08-23 | 2008-03-06 | Interuniv Micro Electronica Centrum Vzw | フィンベース半導体デバイスのドーピング方法 |
| KR100832017B1 (ko) * | 2006-03-31 | 2008-05-26 | 주식회사 하이닉스반도체 | 채널면적을 증가시킨 반도체소자 및 그의 제조 방법 |
| US7638398B2 (en) | 2006-03-31 | 2009-12-29 | Hynix Semiconductor Inc. | Semiconductor device with increased channel area and fabrication method thereof |
| US7846801B2 (en) | 2006-08-18 | 2010-12-07 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device |
| CN102194755A (zh) * | 2010-03-01 | 2011-09-21 | 台湾积体电路制造股份有限公司 | 鳍式场效晶体管及其制造方法 |
| JP2015179865A (ja) * | 2002-01-28 | 2015-10-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1992
- 1992-01-31 JP JP4017177A patent/JPH05218416A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015179865A (ja) * | 2002-01-28 | 2015-10-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016213496A (ja) * | 2002-01-28 | 2016-12-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR100832017B1 (ko) * | 2006-03-31 | 2008-05-26 | 주식회사 하이닉스반도체 | 채널면적을 증가시킨 반도체소자 및 그의 제조 방법 |
| US7638398B2 (en) | 2006-03-31 | 2009-12-29 | Hynix Semiconductor Inc. | Semiconductor device with increased channel area and fabrication method thereof |
| US7977196B2 (en) | 2006-03-31 | 2011-07-12 | Hynix Semiconductor Inc. | Semiconductor device with increased channel area and fabrication method thereof |
| US7977749B2 (en) | 2006-03-31 | 2011-07-12 | Hynix Semiconductor Inc. | Semiconductor device with increased channel area |
| US7846801B2 (en) | 2006-08-18 | 2010-12-07 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device |
| JP2008053725A (ja) * | 2006-08-23 | 2008-03-06 | Interuniv Micro Electronica Centrum Vzw | フィンベース半導体デバイスのドーピング方法 |
| CN102194755A (zh) * | 2010-03-01 | 2011-09-21 | 台湾积体电路制造股份有限公司 | 鳍式场效晶体管及其制造方法 |
| US8937353B2 (en) | 2010-03-01 | 2015-01-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual epitaxial process for a finFET device |
| US9224737B2 (en) | 2010-03-01 | 2015-12-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual epitaxial process for a finFET device |
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