JPH05218415A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05218415A JPH05218415A JP4017176A JP1717692A JPH05218415A JP H05218415 A JPH05218415 A JP H05218415A JP 4017176 A JP4017176 A JP 4017176A JP 1717692 A JP1717692 A JP 1717692A JP H05218415 A JPH05218415 A JP H05218415A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- region
- semiconductor device
- channel
- element isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 238000002955 isolation Methods 0.000 claims abstract description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 2
- 108091006146 Channels Proteins 0.000 abstract description 27
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 230000010354 integration Effects 0.000 abstract description 6
- 239000000969 carrier Substances 0.000 abstract description 4
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract description 2
- 238000009825 accumulation Methods 0.000 abstract description 2
- 230000006866 deterioration Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 18
- 239000010410 layer Substances 0.000 description 13
- 239000010409 thin film Substances 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 微細化に適し、動作性能のよい半導体装置。
【構成】 基板１０上には、突出部２０が、異方性エッ
チングによって形成されており、この突出部２０内にト
ランジスタが内蔵される。すなわち、突出部２０のゲー
ト電極３２にカバーされている中央部分がチャネル領域
とされており、その両側がドレイン領域２２、ソース領
域２４とされている。このドレイン領域２２、ソース領
域２４はゲート電極３２をマスクとした斜めイオン注入
によって形成される。そして、ドレイン、ソース、チャ
ネルの各領域の下方には基板の組成がそのまま残る素子
分離部２８が形成されている。このため、トランジスタ
の下方に酸化物絶縁層が不要となり、製造が簡単に行え
る。また、衝突電離によって、チャネル領域に生じたキ
ャリアを基板１０に逃がすことができる。
チングによって形成されており、この突出部２０内にト
ランジスタが内蔵される。すなわち、突出部２０のゲー
ト電極３２にカバーされている中央部分がチャネル領域
とされており、その両側がドレイン領域２２、ソース領
域２４とされている。このドレイン領域２２、ソース領
域２４はゲート電極３２をマスクとした斜めイオン注入
によって形成される。そして、ドレイン、ソース、チャ
ネルの各領域の下方には基板の組成がそのまま残る素子
分離部２８が形成されている。このため、トランジスタ
の下方に酸化物絶縁層が不要となり、製造が簡単に行え
る。また、衝突電離によって、チャネル領域に生じたキ
ャリアを基板１０に逃がすことができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上にＭＯＳ
トランジスタなどの素子を形成する半導体装置に関す
る。
トランジスタなどの素子を形成する半導体装置に関す
る。
【０００２】
【従来の技術】従来より、各種の半導体装置が提案され
ており、特にＭＯＳトランジスタを内蔵したものが多く
利用されている。そして、このような半導体装置におい
ては、その集積度を上昇させるために素子構造の微細化
が進んでいる。
ており、特にＭＯＳトランジスタを内蔵したものが多く
利用されている。そして、このような半導体装置におい
ては、その集積度を上昇させるために素子構造の微細化
が進んでいる。
【０００３】ここで、通常の半導体装置は、平板状の半
導体基板（例えば、Ｓｉ基板）の所定の領域に複数のＭ
ＯＳトランジスタ形成している場合が多い。この場合に
は、ゲート領域を薄い絶縁層を介しゲート電極で覆った
状態でその両側の領域にイオンをドープして、ソース領
域、ドレイン領域を形成しＭＯＳトランジスタを半導体
基板の所定領域に形成している。そして、このような半
導体装置のＭＯＳトランジスタを微細化していくと、各
種の問題が生じる。すなわち、ドレイン付近の電界増加
に伴いドレイン空乏層がソース近傍の電位障壁近くまで
伸び、パンチスルー電流が発生するなどの短チャネル効
果が発生したり、チャネル内における電界強度の増加に
伴いキャリアのエネルギーが増加し衝突電離により電子
正孔対が発生するホットキャリア効果が発生したり、さ
らにチャネルの垂直方向の電界が大きくなりキャリアの
移動度が小さくなったり、隣接する素子との素子分離が
十分行えなくなる等の問題が発生する。従って、従来の
半導体装置では、そのゲート長をサブミクロン程度以下
とすると、十分な性能、信頼性を保持できないという問
題点があった。
導体基板（例えば、Ｓｉ基板）の所定の領域に複数のＭ
ＯＳトランジスタ形成している場合が多い。この場合に
は、ゲート領域を薄い絶縁層を介しゲート電極で覆った
状態でその両側の領域にイオンをドープして、ソース領
域、ドレイン領域を形成しＭＯＳトランジスタを半導体
基板の所定領域に形成している。そして、このような半
導体装置のＭＯＳトランジスタを微細化していくと、各
種の問題が生じる。すなわち、ドレイン付近の電界増加
に伴いドレイン空乏層がソース近傍の電位障壁近くまで
伸び、パンチスルー電流が発生するなどの短チャネル効
果が発生したり、チャネル内における電界強度の増加に
伴いキャリアのエネルギーが増加し衝突電離により電子
正孔対が発生するホットキャリア効果が発生したり、さ
らにチャネルの垂直方向の電界が大きくなりキャリアの
移動度が小さくなったり、隣接する素子との素子分離が
十分行えなくなる等の問題が発生する。従って、従来の
半導体装置では、そのゲート長をサブミクロン程度以下
とすると、十分な性能、信頼性を保持できないという問
題点があった。
【０００４】一方、これらの問題点を改善するものとし
て、ＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏ
ｒ）超薄膜トランジスタが提案されている。このＳＯＩ
超薄膜トランジスタは、半導体基板上に酸化絶縁膜を形
成し、この酸化絶縁膜上にソース、ゲート、ドレイン領
域を形成したものである。この超薄膜トランジスタによ
れば、絶縁膜上にトランジスタを形成するため、短チャ
ネル効果、ホットキャリア効果の発生を抑制できると共
に、チャネル全体に電圧を印加できるため垂直方向の電
界を小さくしてキャリア移動度を大きく維持でき、さら
に素子分離性に優れているという効果が得られる。
て、ＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏ
ｒ）超薄膜トランジスタが提案されている。このＳＯＩ
超薄膜トランジスタは、半導体基板上に酸化絶縁膜を形
成し、この酸化絶縁膜上にソース、ゲート、ドレイン領
域を形成したものである。この超薄膜トランジスタによ
れば、絶縁膜上にトランジスタを形成するため、短チャ
ネル効果、ホットキャリア効果の発生を抑制できると共
に、チャネル全体に電圧を印加できるため垂直方向の電
界を小さくしてキャリア移動度を大きく維持でき、さら
に素子分離性に優れているという効果が得られる。
【０００５】しかし、この超薄膜トランジスタはその構
造上、絶縁膜上にトランジスタを形成するためのＳｉ基
板を形成することが必要である。ところが、絶縁膜（例
えば、ＳｉＯ2 ）にＳｉ単結晶層を形成することは技術
的に非常に難しい。特に、良質なＳｉエピタキシャル膜
を形成することは現在のところ不可能であり、好適な性
能を持つ超薄膜トランジスタを実現することは困難であ
った。
造上、絶縁膜上にトランジスタを形成するためのＳｉ基
板を形成することが必要である。ところが、絶縁膜（例
えば、ＳｉＯ2 ）にＳｉ単結晶層を形成することは技術
的に非常に難しい。特に、良質なＳｉエピタキシャル膜
を形成することは現在のところ不可能であり、好適な性
能を持つ超薄膜トランジスタを実現することは困難であ
った。
【０００６】一方、超薄膜トランジスタに類似の効果を
得られる半導体装置として、Ｓｉ基板上に極めて薄い突
出部を設け、この突出部内にソース、チャネル、ドレイ
ン領域を設ける縦型超薄膜トランジスタが提案されてい
る。そして、この縦型超薄膜トランジスタにおいては、
Ｓｉ基板に異方性エッチングによって突出部を形成し、
その後この突出部を窒化シリコンによって覆った状態で
フィールド酸化し、Ｓｉ基板と突出部をフィールド酸化
層よって分離する。従って、突出部をＳｉ単結晶として
形成することができ、さらに突出部内のトランジスタを
形成するため、集積率をさらに高くできるという効果が
ある。なお、このような装置については、例えば特開平
２−２６３４７３号公報等に示されている。
得られる半導体装置として、Ｓｉ基板上に極めて薄い突
出部を設け、この突出部内にソース、チャネル、ドレイ
ン領域を設ける縦型超薄膜トランジスタが提案されてい
る。そして、この縦型超薄膜トランジスタにおいては、
Ｓｉ基板に異方性エッチングによって突出部を形成し、
その後この突出部を窒化シリコンによって覆った状態で
フィールド酸化し、Ｓｉ基板と突出部をフィールド酸化
層よって分離する。従って、突出部をＳｉ単結晶として
形成することができ、さらに突出部内のトランジスタを
形成するため、集積率をさらに高くできるという効果が
ある。なお、このような装置については、例えば特開平
２−２６３４７３号公報等に示されている。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
縦型超薄膜トランジスタにおいては、上述のように、突
出部を耐酸化性の膜（例えば、Ｓｉ3 Ｎ4 ）で覆って、
フィールド酸化を行い、突出部の下方までフィールド酸
化層を形成し、チャネル部と基板の絶縁分離を行う必要
がある。従って、このフィールド酸化工程において、チ
ャネル部における結晶性が損なわれるおそれがあり、ト
ランジスタの性能を十分なものとできないという問題点
があった。また、この縦型超薄膜トランジスタにおいて
は、チャネル部は、フィールド酸化膜によって他の部分
と完全に分離されている。従って、チャネル部において
衝突電離が生じた場合には、同極性の余剰キャリアがこ
こに溜まることになり、電位がシフトして各種の弊害が
生じるという問題点があった。また、フィールド酸化層
は熱伝導度が低いため、チャネル部における熱放散が十
分に行えないという問題点もあった。さらに、フィール
ド酸化によって得られた酸化層はゲート酸化膜とはその
性状が異なるため、ここにおける残留応力が大きくなっ
てしまうという問題点があった。
縦型超薄膜トランジスタにおいては、上述のように、突
出部を耐酸化性の膜（例えば、Ｓｉ3 Ｎ4 ）で覆って、
フィールド酸化を行い、突出部の下方までフィールド酸
化層を形成し、チャネル部と基板の絶縁分離を行う必要
がある。従って、このフィールド酸化工程において、チ
ャネル部における結晶性が損なわれるおそれがあり、ト
ランジスタの性能を十分なものとできないという問題点
があった。また、この縦型超薄膜トランジスタにおいて
は、チャネル部は、フィールド酸化膜によって他の部分
と完全に分離されている。従って、チャネル部において
衝突電離が生じた場合には、同極性の余剰キャリアがこ
こに溜まることになり、電位がシフトして各種の弊害が
生じるという問題点があった。また、フィールド酸化層
は熱伝導度が低いため、チャネル部における熱放散が十
分に行えないという問題点もあった。さらに、フィール
ド酸化によって得られた酸化層はゲート酸化膜とはその
性状が異なるため、ここにおける残留応力が大きくなっ
てしまうという問題点があった。
【０００８】本発明は、上記問題点を解決することを課
題としてなされたものであり、微細化した際に、動作性
能が劣化しない半導体装置を提供することを目的とす
る。
題としてなされたものであり、微細化した際に、動作性
能が劣化しない半導体装置を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
は、板状の半導体基板部と、この半導体基板部上に突出
形成された素子形成部と、この素子形成部に設けられ不
純物がドープされた素子動作領域と、素子形成部内の素
子動作領域の下方に設けられ上記半導体基板部と同一組
成を有する素子分離部とを有することを特徴とする。
は、板状の半導体基板部と、この半導体基板部上に突出
形成された素子形成部と、この素子形成部に設けられ不
純物がドープされた素子動作領域と、素子形成部内の素
子動作領域の下方に設けられ上記半導体基板部と同一組
成を有する素子分離部とを有することを特徴とする。
【００１０】また、本発明は、上記半導体装置におい
て、素子形成部のチャネルとなる部分の幅が充分小さ
く、チャネルキャリアが素子形成部表面のみならず突起
内部にまで形成されることを特徴とする。
て、素子形成部のチャネルとなる部分の幅が充分小さ
く、チャネルキャリアが素子形成部表面のみならず突起
内部にまで形成されることを特徴とする。
【００１１】
【作用】本発明に係る半導体装置は、上述のような構成
を有しており、素子形成部内にトランジスタなどの素子
が収容されるため、素子を縦型とでき、集積度を上昇す
ることができる。そして、素子分離部は基板と同一の組
成であるため、素子は通常の基板上に形成したものと同
様の動作が可能であり、酸化物上に素子を形成した場合
にような問題点が発生しない。
を有しており、素子形成部内にトランジスタなどの素子
が収容されるため、素子を縦型とでき、集積度を上昇す
ることができる。そして、素子分離部は基板と同一の組
成であるため、素子は通常の基板上に形成したものと同
様の動作が可能であり、酸化物上に素子を形成した場合
にような問題点が発生しない。
【００１２】
【実施例】以下、本発明に係る半導体装置について、図
面に基づいて説明する。図１は、実施例の構成を説明す
るための斜視図であり、ｐ型のＳｉ基板１０の上部に
は、突出部２０が形成されている。そして、この突出部
２０の両側には、ｎ+ 型のドレイン領域２２、ｎ+ 型の
ソース領域が形成されており、このドレイン領域２２、
ソース領域２４に挟まれた領域に基板１０と同じｐ型の
チャネル領域２６が形成されている。そして、これらド
レイン領域２２、ソース領域２４、チャネル領域２６は
その下端が突出部２０内に収まっており、突出部２０の
下部には基板１０の一部である素子分離部２８が形成さ
れている。
面に基づいて説明する。図１は、実施例の構成を説明す
るための斜視図であり、ｐ型のＳｉ基板１０の上部に
は、突出部２０が形成されている。そして、この突出部
２０の両側には、ｎ+ 型のドレイン領域２２、ｎ+ 型の
ソース領域が形成されており、このドレイン領域２２、
ソース領域２４に挟まれた領域に基板１０と同じｐ型の
チャネル領域２６が形成されている。そして、これらド
レイン領域２２、ソース領域２４、チャネル領域２６は
その下端が突出部２０内に収まっており、突出部２０の
下部には基板１０の一部である素子分離部２８が形成さ
れている。
【００１３】また、基板１０および突出部２０の表面は
すべてＳｉＯ2 で形成される酸化膜３０によって覆われ
ており、チャネル領域２６の表面にはゲート電極３２が
形成されている。このため、この酸化膜３０はゲート酸
化膜として機能する。また、ゲート電極３２は、外部と
の電気的接続のため、基板１０の所定の端部まで引き回
されている。
すべてＳｉＯ2 で形成される酸化膜３０によって覆われ
ており、チャネル領域２６の表面にはゲート電極３２が
形成されている。このため、この酸化膜３０はゲート酸
化膜として機能する。また、ゲート電極３２は、外部と
の電気的接続のため、基板１０の所定の端部まで引き回
されている。
【００１４】このような、本実施例の半導体装置では、
突出部２０内に１つのＭＯＳトランジスタが構成されて
いる。従って、ドレイン領域２２、ソース領域２４にそ
れぞれドレイン電極、ソース電極を接続すれば、ゲート
電極３２への電圧の印加によって、チャネル領域２６の
電位を制御しドレイン領域２２→ソース領域２４間の電
流を制御することができる。この例では、形成されてい
るＭＯＳトランジスタがｎチャネルであるため、ゲート
電極に正の電圧を印加することによって、電流が流れ
る。
突出部２０内に１つのＭＯＳトランジスタが構成されて
いる。従って、ドレイン領域２２、ソース領域２４にそ
れぞれドレイン電極、ソース電極を接続すれば、ゲート
電極３２への電圧の印加によって、チャネル領域２６の
電位を制御しドレイン領域２２→ソース領域２４間の電
流を制御することができる。この例では、形成されてい
るＭＯＳトランジスタがｎチャネルであるため、ゲート
電極に正の電圧を印加することによって、電流が流れ
る。
【００１５】特に、本実施例の装置によれば、突出部２
０の下部には、素子分離部２８が形成されており、これ
によって隣接素子との素子分離をほぼ完全に行うことが
できる。そして、この素子分離部２８は基板１０の一部
である。そこで、衝突電離によって発生する基板と同極
性の余剰キャリア（本例の場合、正孔）が基板１０に排
出されることになり、チャネル領域２６に溜まることが
ない。従って、余剰キャリアの蓄積に伴うキンク（Ｋｉ
ｎｋ）現象の発生がなく、また余剰の正孔による疑似短
チャネル効果の発生がない。また、消費電力により発生
した熱が基板１０に容易に拡散するため、チャネル領域
２６の加熱を防止することができる。
０の下部には、素子分離部２８が形成されており、これ
によって隣接素子との素子分離をほぼ完全に行うことが
できる。そして、この素子分離部２８は基板１０の一部
である。そこで、衝突電離によって発生する基板と同極
性の余剰キャリア（本例の場合、正孔）が基板１０に排
出されることになり、チャネル領域２６に溜まることが
ない。従って、余剰キャリアの蓄積に伴うキンク（Ｋｉ
ｎｋ）現象の発生がなく、また余剰の正孔による疑似短
チャネル効果の発生がない。また、消費電力により発生
した熱が基板１０に容易に拡散するため、チャネル領域
２６の加熱を防止することができる。
【００１６】さらに、トランジスタを縦型とし、チャネ
ル領域２６をゲート電極３２によって取り囲んでいるた
め、チャネル領域全体の電圧を所定の値に制御すること
ができ、動作性能を非常に高いものとすることができ
る。
ル領域２６をゲート電極３２によって取り囲んでいるた
め、チャネル領域全体の電圧を所定の値に制御すること
ができ、動作性能を非常に高いものとすることができ
る。
【００１７】次に、本実施例の半導体装置の製造方法に
ついて、図２に基づいて説明する。まず、Ｓｉ単結晶か
らなる基板１０表面に熱酸化によりＳｉＯ2 層を形成
し、その上にＳｉＮ（または酸化膜）による線幅０．１
μｍ程度の線状パターンを形成する（Ｓ１）。この線状
パターンの形成は、電子（ＥＢ）ビーム描画露光装置お
よび多層レジスト露光技術などを利用した超微細パター
ニング技術によって行う。そして、このＳｉＮ線状パタ
ーンをマスクとして、ＲＩＥなどによって基板１０に異
方性エッチングを施し、所定の凹部４０を形成して突出
部２０を形成する（Ｓ２）。次に、ＳｉＮパターンを除
去すると共に、基板１０の全表面を酸化しＳｉＯ2 酸化
膜３０を形成する（Ｓ３）。そして、全表面にポリシリ
コン層Ｐｏｌｙ−Ｓｉを形成した（Ｓ４）後、通常のマ
スク、エッチング処理により、ゲート電極３２を形成す
る（Ｓ５）。このゲート電極３２に形成は、ＥＣＲエッ
チング装置や中性ラジカルビームエッチングなどの高異
方性、高選択性エッチング技術を利用する。
ついて、図２に基づいて説明する。まず、Ｓｉ単結晶か
らなる基板１０表面に熱酸化によりＳｉＯ2 層を形成
し、その上にＳｉＮ（または酸化膜）による線幅０．１
μｍ程度の線状パターンを形成する（Ｓ１）。この線状
パターンの形成は、電子（ＥＢ）ビーム描画露光装置お
よび多層レジスト露光技術などを利用した超微細パター
ニング技術によって行う。そして、このＳｉＮ線状パタ
ーンをマスクとして、ＲＩＥなどによって基板１０に異
方性エッチングを施し、所定の凹部４０を形成して突出
部２０を形成する（Ｓ２）。次に、ＳｉＮパターンを除
去すると共に、基板１０の全表面を酸化しＳｉＯ2 酸化
膜３０を形成する（Ｓ３）。そして、全表面にポリシリ
コン層Ｐｏｌｙ−Ｓｉを形成した（Ｓ４）後、通常のマ
スク、エッチング処理により、ゲート電極３２を形成す
る（Ｓ５）。このゲート電極３２に形成は、ＥＣＲエッ
チング装置や中性ラジカルビームエッチングなどの高異
方性、高選択性エッチング技術を利用する。
【００１８】このようにして、突出部２０の形成、この
表面へのゲート酸化膜を介するゲート電極３２の形成が
終了した場合には、イオン注入によりドレイン領域２
２、ソース領域２４を形成する（本実施例では、例えば
リンの注入によるｎ+ 領域の形成）（Ｓ６）。ここで、
このイオン注入は、イオンの照射方向をマスク、電圧印
加などによって斜め方向のみに限定する斜入射イオン注
入装置によって行う。そして、図３に示すようにイオン
の照射角度αと凹部４０の幅ｗは、突出部２０の高さを
ｈとした場合に、ｔａｎα＞ｗ／ｈの関係が保持される
ように決定する。従って、凹部４０の側壁がマスクとし
て機能し、突出部２０の基板側にイオンが注入されない
ｐ基板と同一組成の素子分離部２８が残留することにな
る。なお、イオン注入工程の後には、加熱による熱拡散
工程があり、この工程においてドレイン領域２２、ソー
ス領域２４が若干拡大する。そこで、このことも考慮し
て素子分離部２８の大きさを決定しておく。
表面へのゲート酸化膜を介するゲート電極３２の形成が
終了した場合には、イオン注入によりドレイン領域２
２、ソース領域２４を形成する（本実施例では、例えば
リンの注入によるｎ+ 領域の形成）（Ｓ６）。ここで、
このイオン注入は、イオンの照射方向をマスク、電圧印
加などによって斜め方向のみに限定する斜入射イオン注
入装置によって行う。そして、図３に示すようにイオン
の照射角度αと凹部４０の幅ｗは、突出部２０の高さを
ｈとした場合に、ｔａｎα＞ｗ／ｈの関係が保持される
ように決定する。従って、凹部４０の側壁がマスクとし
て機能し、突出部２０の基板側にイオンが注入されない
ｐ基板と同一組成の素子分離部２８が残留することにな
る。なお、イオン注入工程の後には、加熱による熱拡散
工程があり、この工程においてドレイン領域２２、ソー
ス領域２４が若干拡大する。そこで、このことも考慮し
て素子分離部２８の大きさを決定しておく。
【００１９】このように、突出部２０の内部に素子分離
部２８によって、基板１０から素子分離されたＭＯＳト
ランジスタを形成することができる。なお、ＭＯＳトラ
ンジスタを実際に動作させるためには、ソース電極、ド
レイン電極、層間絶縁層、Ａｌ配線層、保護層などが必
要であるが、これらは一般的な方法で、この後形成さ
れ、これによって半導体装置が動作可能なものとされ
る。
部２８によって、基板１０から素子分離されたＭＯＳト
ランジスタを形成することができる。なお、ＭＯＳトラ
ンジスタを実際に動作させるためには、ソース電極、ド
レイン電極、層間絶縁層、Ａｌ配線層、保護層などが必
要であるが、これらは一般的な方法で、この後形成さ
れ、これによって半導体装置が動作可能なものとされ
る。
【００２０】本実施例によれば、素子分離部２８を単に
基板１０をそのまま残留することによって形成してい
る。このため、ＳＯＩのように素子分離のための酸化層
をＭＯＳトランジスタと基板１０の間に形成する必要が
なく、その製造工程の簡略化を図ることができる。従っ
て、突出部２０を良質なＳｉ単結晶によって構成するこ
とができ、さらにフィールド酸化工程などの体積、構造
が大幅変化する過酷な条件の工程がないため、ゲート酸
化膜と、フィールド酸化膜との接点など大きな応力が残
留する部位の形成を防止することができる。
基板１０をそのまま残留することによって形成してい
る。このため、ＳＯＩのように素子分離のための酸化層
をＭＯＳトランジスタと基板１０の間に形成する必要が
なく、その製造工程の簡略化を図ることができる。従っ
て、突出部２０を良質なＳｉ単結晶によって構成するこ
とができ、さらにフィールド酸化工程などの体積、構造
が大幅変化する過酷な条件の工程がないため、ゲート酸
化膜と、フィールド酸化膜との接点など大きな応力が残
留する部位の形成を防止することができる。
【００２１】次に、図４に他の実施例の半導体装置の製
造方法を示す。この例においては、上述の図２における
Ｓ６の前に、充填物の充填工程（Ｓ１０）を有してい
る。すなわち、この充填工程において、凹部４０内に所
定量の充填物を充填した後、斜めイオン注入を行う（Ｓ
１１）を行う。従って、充填物によって突出部下部に対
するイオン注入が防止され、凹部４０の幅を広くして
も、突出部下部に素子分離部を形成することができる。
従って、凹部４０の幅を任意に選択することができ、ま
た斜めイオンの注入精度をそれ程高く設定しなくても問
題が生じない。従って、製造が容易となるという効果が
ある。なお、充填物はＳｉＯ2 、ＳｉＮなどの絶縁物が
好適である。
造方法を示す。この例においては、上述の図２における
Ｓ６の前に、充填物の充填工程（Ｓ１０）を有してい
る。すなわち、この充填工程において、凹部４０内に所
定量の充填物を充填した後、斜めイオン注入を行う（Ｓ
１１）を行う。従って、充填物によって突出部下部に対
するイオン注入が防止され、凹部４０の幅を広くして
も、突出部下部に素子分離部を形成することができる。
従って、凹部４０の幅を任意に選択することができ、ま
た斜めイオンの注入精度をそれ程高く設定しなくても問
題が生じない。従って、製造が容易となるという効果が
ある。なお、充填物はＳｉＯ2 、ＳｉＮなどの絶縁物が
好適である。
【００２２】図５は、半導体装置の他の実施例の構成図
であり、多数の突出部２０を所定間隔をおいて配列した
ものである。本実施例によれば、突出部２０の幅Ｔchよ
り有効チャネル幅Ｗを大きくできるため、単位幅Ｌsp当
りの有効チャネル幅Ｗ（面積効率＝Ｗ／Ｌsp）を非常に
高くすることができる。特に、この例では、Ｗ、Ｌspと
もほぼ０．１μｍとでき、素子の集積度を飛躍的に上昇
することができる。そして、この例では、１つのゲート
電極３２を各突出部２０のトランジスタに共通としてい
る。
であり、多数の突出部２０を所定間隔をおいて配列した
ものである。本実施例によれば、突出部２０の幅Ｔchよ
り有効チャネル幅Ｗを大きくできるため、単位幅Ｌsp当
りの有効チャネル幅Ｗ（面積効率＝Ｗ／Ｌsp）を非常に
高くすることができる。特に、この例では、Ｗ、Ｌspと
もほぼ０．１μｍとでき、素子の集積度を飛躍的に上昇
することができる。そして、この例では、１つのゲート
電極３２を各突出部２０のトランジスタに共通としてい
る。
【００２３】図６には、本発明の半導体装置によりイン
バータを構成した例を示す。この例では、２つのＰ型ト
ランジスタ５０、５２と２つのＮ型トランジスタ６０、
６２を有している。そして、トランジスタ５０、６０お
よびトランジスタ５２、６２が電源電圧ＶDDとアースの
間に配置されている。そして、すべてのトランジスタ５
０、５２、６０、６２のゲートにはＶinが入力され、ト
ランジスタ５０、６０の接続点およびトランジスタ５
２、６２接続点からＶout が出力される。従って、Ｖin
がＨの場合に、２つのＮ型トランジスタ５０、５２がオ
ンし、Ｖout がＬとなり、ＶinがＬの場合に、２つのＰ
型トランジスタ６０、６２がオンし、Ｖout がＨとな
る。従って、図６の構成により、インバータが構成され
る。
バータを構成した例を示す。この例では、２つのＰ型ト
ランジスタ５０、５２と２つのＮ型トランジスタ６０、
６２を有している。そして、トランジスタ５０、６０お
よびトランジスタ５２、６２が電源電圧ＶDDとアースの
間に配置されている。そして、すべてのトランジスタ５
０、５２、６０、６２のゲートにはＶinが入力され、ト
ランジスタ５０、６０の接続点およびトランジスタ５
２、６２接続点からＶout が出力される。従って、Ｖin
がＨの場合に、２つのＮ型トランジスタ５０、５２がオ
ンし、Ｖout がＬとなり、ＶinがＬの場合に、２つのＰ
型トランジスタ６０、６２がオンし、Ｖout がＨとな
る。従って、図６の構成により、インバータが構成され
る。
【００２４】
【発明の効果】以上説明したように、本発明に係る半導
体装置によれば、トランジスタを縦型としたため、集積
度を高くでき、また基板と同一組成の素子分離部によっ
て素子分離を行うため、製造が簡易に行えると共に、チ
ャネル内のキャリアの蓄積を防止することができる。
体装置によれば、トランジスタを縦型としたため、集積
度を高くでき、また基板と同一組成の素子分離部によっ
て素子分離を行うため、製造が簡易に行えると共に、チ
ャネル内のキャリアの蓄積を防止することができる。
【図１】本発明に係る半導体装置の実施例の構成を示す
斜視図である。
斜視図である。
【図２】実施例の半導体装置の製造工程を示す説明図で
ある。
ある。
【図３】斜めイオン注入工程の説明図である。
【図４】他の製造工程の説明図である。
【図５】装置の他の実施例の構成を示す斜視図である。
【図６】インバータを構成した場合の構成図である。
１０ 基板 ２０ 突出部 ２２ ドレイン領域 ２４ ソース領域 ２６ チャネル領域 ３０ 酸化膜 ３２ ゲート電極
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7342−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｎ
Claims (2)
- 【請求項１】 板状の半導体基板部と、 この半導体基板部上に突出形成された素子形成部と、 この素子形成部に設けられ、不純物がドープされた素子
動作領域と、 素子形成部内の素子動作領域の下方に設けられ、上記半
導体基板部と同一組成を有する素子分離部と、 を有することを特徴とする半導体装置。 - 【請求項２】 上記半導体装置において、素子形成部の
チャネルとなる部分の幅が充分小さく、チャネルキャリ
アが素子形成部表面のみならず突起内部にまで形成され
ることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017176A JPH05218415A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置 |
| US08/009,747 US5391506A (en) | 1992-01-31 | 1993-01-27 | Manufacturing method for semiconductor devices with source/drain formed in substrate projection. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017176A JPH05218415A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218415A true JPH05218415A (ja) | 1993-08-27 |
Family
ID=11936650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4017176A Pending JPH05218415A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218415A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086795A (ja) * | 2001-09-11 | 2003-03-20 | Sharp Corp | 半導体装置およびその製造方法と集積回路と半導体システム |
| JP2003101013A (ja) * | 2001-09-26 | 2003-04-04 | Sharp Corp | 半導体装置およびその製造方法および集積回路および半導体システム |
| WO2005064684A1 (ja) * | 2003-12-26 | 2005-07-14 | Rohm Co., Ltd. | 半導体装置の製造方法および半導体装置 |
| WO2005064685A1 (ja) * | 2003-12-26 | 2005-07-14 | Rohm Co., Ltd. | 半導体装置およびその製造方法 |
| JP2006100824A (ja) * | 2004-09-29 | 2006-04-13 | Agere Systems Inc | トレンチ拡散領域を有する金属酸化物半導体デバイスおよびその形成方法 |
| KR100832017B1 (ko) * | 2006-03-31 | 2008-05-26 | 주식회사 하이닉스반도체 | 채널면적을 증가시킨 반도체소자 및 그의 제조 방법 |
| US7598586B2 (en) | 2004-12-24 | 2009-10-06 | Rohm Co., Ltd. | Semiconductor device and production method therefor |
| US7638398B2 (en) | 2006-03-31 | 2009-12-29 | Hynix Semiconductor Inc. | Semiconductor device with increased channel area and fabrication method thereof |
| US7700942B2 (en) | 2007-06-04 | 2010-04-20 | Elpida Memory, Inc. | Semiconductor device including an embedded contact plug |
| JP2011119606A (ja) * | 2009-12-07 | 2011-06-16 | Sen Corp | 半導体装置の製造方法 |
| JP2014112698A (ja) * | 2002-01-28 | 2014-06-19 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
-
1992
- 1992-01-31 JP JP4017176A patent/JPH05218415A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086795A (ja) * | 2001-09-11 | 2003-03-20 | Sharp Corp | 半導体装置およびその製造方法と集積回路と半導体システム |
| JP2003101013A (ja) * | 2001-09-26 | 2003-04-04 | Sharp Corp | 半導体装置およびその製造方法および集積回路および半導体システム |
| JP2016213496A (ja) * | 2002-01-28 | 2016-12-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2014112698A (ja) * | 2002-01-28 | 2014-06-19 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
| US7642139B2 (en) | 2003-12-26 | 2010-01-05 | Rohm Co., Ltd. | Semiconductor device production method and semiconductor device |
| WO2005064684A1 (ja) * | 2003-12-26 | 2005-07-14 | Rohm Co., Ltd. | 半導体装置の製造方法および半導体装置 |
| WO2005064685A1 (ja) * | 2003-12-26 | 2005-07-14 | Rohm Co., Ltd. | 半導体装置およびその製造方法 |
| JP2006100824A (ja) * | 2004-09-29 | 2006-04-13 | Agere Systems Inc | トレンチ拡散領域を有する金属酸化物半導体デバイスおよびその形成方法 |
| JP2013042169A (ja) * | 2004-09-29 | 2013-02-28 | Agere Systems Inc | トレンチ拡散領域を有する金属酸化物半導体デバイスおよびその形成方法 |
| US7598586B2 (en) | 2004-12-24 | 2009-10-06 | Rohm Co., Ltd. | Semiconductor device and production method therefor |
| US7638398B2 (en) | 2006-03-31 | 2009-12-29 | Hynix Semiconductor Inc. | Semiconductor device with increased channel area and fabrication method thereof |
| US7977749B2 (en) | 2006-03-31 | 2011-07-12 | Hynix Semiconductor Inc. | Semiconductor device with increased channel area |
| US7977196B2 (en) | 2006-03-31 | 2011-07-12 | Hynix Semiconductor Inc. | Semiconductor device with increased channel area and fabrication method thereof |
| KR100832017B1 (ko) * | 2006-03-31 | 2008-05-26 | 주식회사 하이닉스반도체 | 채널면적을 증가시킨 반도체소자 및 그의 제조 방법 |
| US7700942B2 (en) | 2007-06-04 | 2010-04-20 | Elpida Memory, Inc. | Semiconductor device including an embedded contact plug |
| JP2011119606A (ja) * | 2009-12-07 | 2011-06-16 | Sen Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5391506A (en) | Manufacturing method for semiconductor devices with source/drain formed in substrate projection. | |
| JP2835216B2 (ja) | 半導体装置の製造方法 | |
| US6551870B1 (en) | Method of fabricating ultra shallow junction CMOS transistors with nitride disposable spacer | |
| JP3462301B2 (ja) | 半導体装置及びその製造方法 | |
| US5510279A (en) | Method of fabricating an asymmetric lightly doped drain transistor device | |
| JP2897004B2 (ja) | Ｃｍｏｓｆｅｔ製造方法 | |
| JPH053206A (ja) | オフセツトゲート構造トランジスタおよびその製造方法 | |
| JP5762687B2 (ja) | 所望のドーパント濃度を実現するためのイオン注入法 | |
| US6352872B1 (en) | SOI device with double gate and method for fabricating the same | |
| JPH05218415A (ja) | 半導体装置 | |
| US5623154A (en) | Semiconductor device having triple diffusion | |
| US6008100A (en) | Metal-oxide semiconductor field effect transistor device fabrication process | |
| KR19980020943A (ko) | 절연막 터널링 트랜지스터 및 그 제조방법 | |
| JPH05343679A (ja) | 半導体装置及びその製造方法 | |
| US6087238A (en) | Semiconductor device having reduced-width polysilicon gate and non-oxidizing barrier layer and method of manufacture thereof | |
| JP3230184B2 (ja) | 半導体装置の製造方法 | |
| JPH05218416A (ja) | 半導体装置の製造方法 | |
| JP3444931B2 (ja) | 半導体装置及びその製造方法 | |
| JPH05343681A (ja) | 半導体装置 | |
| JPH06302819A (ja) | 半導体装置 | |
| JPH04212467A (ja) | 半導体装置およびその製造方法 | |
| JPH07263693A (ja) | Ｆｅｔの製造方法及び集積構造 | |
| JPH0147016B2 (ja) | ||
| JPH05343680A (ja) | 半導体装置の製造方法 | |
| JPH06302817A (ja) | 半導体装置 |