WO2005064685A1 - 半導体装置およびその製造方法 - Google Patents

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semiconductor
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Masaru Takaishi
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Rohm Co., Ltd.
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    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Definitions

  • the present invention relates to a semiconductor device having a so-called super junction structure and a method for manufacturing the same.
  • FIG. 5 is a schematic cross-sectional view of a conventional semiconductor device on which a MOS FET is formed (see Japanese Patent Application Laid-Open No. 2003-46082).
  • a semiconductor layer 54 including an N-type drift layer (one N-type layer) 52 and a P-type layer (P-type single layer) 53 is provided on the N ++ type semiconductor substrate 51.
  • the drift layer 52 and the relief layer 53 are arranged so as to alternately and repeatedly appear in a direction parallel to the semiconductor substrate 51, and form a so-called super junction structure.
  • a plurality of trenches 55 having a depth reaching the interface between the semiconductor substrate 51 and the semiconductor layer 54 are formed through the semiconductor layer 54 in the thickness direction.
  • the plurality of torches 55 each have an inner wall substantially perpendicular to the semiconductor substrate 51 and are formed at substantially equal intervals in parallel with each other.
  • the inner wall of the trench 55 is covered with an oxide film 63, and the inside is filled with a buried layer 64 made of polysilicon, a dielectric, or the like.
  • Drift layer 52 is arranged along trench 55.
  • the relief layer 53 is disposed between a pair of drift layers 52 along each of two adjacent trenches 55.
  • the recovery layer 53 is in contact with the drift layer 52 and the semiconductor substrate 51.
  • an N-type region 56 is formed on the drift layer 52.
  • a P-type base layer 57 is formed so as to be in contact with the N-type region 56.
  • An N-type source region 58 is formed in the surface layer of the base layer 57.
  • a gate electrode 60 is arranged so as to face the base layer 57 between the N-type region 56 and the source region 58 and the vicinity thereof with the insulating film 59 interposed therebetween.
  • a source electrode 61 is formed so as to be in contact with source region 58 and base layer 57.
  • a drain electrode 62 is formed on the back surface of the semiconductor substrate 51 (the surface opposite to the surface on which the gate electrode 60 and the source electrode 61 are formed.
  • one of the source electrode 61 and the drain electrode 62 is connected to an external load, and a constant voltage is applied between the other of the source electrode 61 and the drain electrode 62 and the external load. Is used in a state where the voltage is applied. This applied voltage gives a reverse bias to the PN junction formed by the recovery layer 53 and the drift layer 52.
  • a current can flow between the source electrode 61 and the drain electrode 62 by setting the gate electrode 60 to an appropriate potential (turning the MOSFET ON).
  • a channel is formed near the interface with the insulating film 59 in the base layer 57 between the N-type region 56 and the source region 58.
  • a current flows to the source electrode 61.
  • the recovery layer 53 is also in contact with the semiconductor substrate 51 whose conductivity type is the N ++ type, the reverse layer is formed on the PN junction formed by the drift layer 52 and the recovery layer 53.
  • the depletion layer spreads from the interface between the relief layer 53 and the semiconductor substrate 51 into the relief layer 53 and the semiconductor substrate 51.
  • An object of the present invention is to provide a semiconductor device capable of improving withstand voltage.
  • Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of improving a breakdown voltage.
  • a semiconductor device includes a semiconductor substrate of a first conductivity type, a drift layer of the first conductivity type, which is provided on the semiconductor substrate, and a second conductivity type resonator different from the first conductivity type. And a semiconductor layer having a super junction structure formed by alternately arranging one layer in a lateral direction parallel to the semiconductor substrate.
  • the recessed layer is formed along an inner side wall of a trench penetrating the semiconductor layer, and the drift layer is provided so that the recessed layer does not have a contact portion with the semiconductor substrate.
  • a separation region interposed between the RESURF layer and the semiconductor substrate.
  • the interface between the drift layer and the Lisafu layer (hereinafter simply referred to as “interface”).
  • the depletion layer spreads out to the drift layer and the relief layer.
  • this semiconductor device can have a certain withstand voltage (for example, several hundred V).
  • the drift layer and the RESURF layer appear alternately (repeatedly) in a direction parallel to the semiconductor substrate.
  • the drift layer also exists between the relief layer and the semiconductor substrate, and the relief layer does not directly contact the semiconductor substrate. That is, the same drift layer, that is, a semiconductor portion having a substantially uniform impurity concentration, exists between the RESURF layer and the semiconductor substrate and between the RESURF layer and the trench or another adjacent LISAF layer. ing.
  • the depletion layer can spread evenly from the interface.
  • the depletion layer can spread from the interface to the trench side (in a direction parallel to the semiconductor substrate) opposed to the drift layer and the semiconductor substrate side (semiconductor substrate) opposed to the drift layer. (Perpendicular to the direction). Therefore, there is no portion in the depletion layer where the electric field is stronger than the other portions, so that current does not easily flow through the interface.
  • this semiconductor device can have a higher breakdown voltage (for example, 200 V to 100 V) than the conventional semiconductor device.
  • the RESURF layer is formed along the inner wall of the trench penetrating the semiconductor layer, in the manufacturing process of this semiconductor device, the inner wall of the trench has impurities of the second conductivity type (control to the second conductivity type). ), And the recovery layer can be easily formed.
  • the resurf layer may be formed along an inner wall on one side in the width direction of the trench, and in this case, the drift layer may be formed on an inner wall on the other side different from the one side of the trench. May be formed along.
  • the lateral width of a portion sandwiched between the trench and the relief layer is substantially equal to the vertical width of the isolation region along the depth direction of the trench. They may be equal.
  • the width in the horizontal direction of the portion sandwiched between the resurf layer and the trench is the vertical width of the isolation region (the width between the resurf layer and the semiconductor substrate). Is approximately equal to As a result, the depletion layer can spread from the interface into the drift layer with the same width on the adjacent trench side and semiconductor layer side. Therefore, the strength of the electric field in the depletion layer can be made uniform at all times. Withstand pressure is high.
  • the RESURF layer may be formed along inner side walls on both sides in the width direction of the trench.
  • the width in the lateral direction of a portion sandwiched between two adjacent RESURF layers is substantially twice as large as the width in the vertical direction along the depth direction of the trench in the isolation region. You may.
  • the width in the horizontal direction of the portion sandwiched between two adjacent relief layers is the vertical width of the isolation region (the width between the resurf layer and the semiconductor substrate). ) Is almost twice as large as As a result, the depletion layer can spread from the interface into the drift layer with the same width on the adjacent resurf layer (trench) side and the semiconductor substrate side. Therefore, the strength of the electric field in the depletion layer can always be made uniform, so that the breakdown voltage of this semiconductor device is high.
  • the semiconductor device may include a base region of the second conductivity type formed to be in contact with the drift layer and the relief layer, and a base region formed to be in contact with the base region; And a source region of the first conductivity type separated from the RESURF layer, and a gate electrode opposed to a pace region between the source region and the drift layer with a gate insulating film interposed therebetween. You may have it.
  • an appropriate voltage is applied between the source region and the semiconductor substrate (drain region) to set a gate electrode to a predetermined potential (turn the semiconductor device on).
  • a channel can be formed in a region near the gate insulating film between the source region and the drift layer. This allows a current to flow between the source region and the semiconductor substrate.
  • This semiconductor device has a so-called planar type in which a drift layer, a base region, and a source region are arranged in a direction parallel to a semiconductor substrate near a portion where a base region and a gate electrode face each other. It may be. Further, in this semiconductor device, a gate electrode is arranged in a trench formed vertically to a semiconductor substrate, and a drift layer and a base region are formed. , And the source region may be a so-called trench gate type in which the source region and the source region are arranged in the depth direction of the trench near the opposing portion between the base region and the gate electrode.
  • the method of manufacturing a semiconductor device includes the step of forming a drift layer of the first conductivity type on a semiconductor substrate of the first conductivity type and a second conductivity type different from the first conductivity type.
  • the drift layer may be composed of the remainder of the semiconductor layer after the formation of the relief layer.
  • the trench in the step of introducing impurities into the trench, does not have a depth reaching the semiconductor substrate, so that impurities of the second conductivity type are adjacent to the semiconductor substrate in the semiconductor layer. It is not introduced to the department. As a result, a relief layer separated from the semiconductor substrate by the drift layer (remaining semiconductor layer) is obtained.
  • the step of introducing impurities into the trench may include an implantation step of implanting the impurity of the second conductivity type into a surface layer portion of the semiconductor layer exposed on an inner side wall of the trench.
  • the thermal diffusion step of diffusing the impurity implanted into the semiconductor layer into the semiconductor layer by heating the semiconductor substrate after the implantation step is performed. May be formed.
  • the implantation step may be performed after the first trench formation step and before the second trench formation step, and the heat spreading step may be performed after the second trench formation step, for example. .
  • the step of introducing impurities into the trench is performed on one of the inner side walls of the trench in the width direction of the trench.
  • the step of introducing impurities into the trench may include a step of introducing an impurity of the second conductivity type into inner walls on both sides in the width direction among inner walls of the trench. This makes it possible to obtain a relief layer formed along the inner side walls on both sides in the width direction of the trench.
  • the step of introducing impurities into the trench includes a thermal diffusion step, by controlling the conditions for heating the semiconductor substrate (for example, temperature and heating time), the drift layer is provided with a trench or a trench. O The width in the horizontal direction of the portion sandwiched between other layers
  • the method of manufacturing a semiconductor device is a method of manufacturing a semiconductor device, comprising the steps of: providing a drift layer of the first conductivity type on a semiconductor substrate of the first conductivity type; and a second conductivity type different from the first conductivity type.
  • This manufacturing method includes a step of forming the first conductivity type semiconductor layer on the first conductivity type semiconductor substrate, a step of forming a trench penetrating the semiconductor layer and reaching the semiconductor substrate, In order to form the second conductivity type of the relief layer in a region along the inner wall of the trench, the semiconductor layer exposed on the inner wall of the trench is doped with the impurity of the second conductivity type inside the trench. Implanting impurities into the trench such that the reach to the wall is limited to an area shallower than the depth of the semiconductor substrate in the depth direction of the trench.
  • the impurity of the second conductivity type is implanted on the inner side wall of the trench so as to reach a region shallower than the depth where the semiconductor substrate exists in the depth direction of the trench, and the resource layer is formed. It is formed.
  • a relief layer separated from the semiconductor substrate by the drift layer is obtained.
  • the drift layer may be made up of the remainder of the semiconductor layer after the formation of the relief layer.
  • the step of introducing impurities into the trench may include a step of introducing an impurity of the second conductivity type only into the inner side wall on one side in the width direction among the inner side walls of the trench. A step of introducing a second conductivity type impurity may be included.
  • the angle (inclination angle) at which impurities of the second conductivity type are implanted into the inner wall of the trench By controlling the angle (inclination angle) at which impurities of the second conductivity type are implanted into the inner wall of the trench, a portion of the drift layer of the manufactured semiconductor device sandwiched between the recovery layer and the semiconductor substrate. (Separation area) can be controlled in the vertical direction.
  • the conditions for heating the semiconductor substrate for example, the temperature and the heating time
  • the width in the horizontal direction of the portion sandwiched between the other layers are controlled so that the drift layer and the recessed or adjacent trench are formed in the drift layer.
  • the method of manufacturing a semiconductor device includes the steps of: introducing the second conductivity type impurity into the surface of the semiconductor layer to form the second conductivity type base region that is in contact with the LISAF layer; A step of introducing the impurity of the first conductivity type into the base region to form a source region of the first conductivity type separated from the drift layer and the RESURF layer by the remainder of the base region; Forming a gate insulating film opposing the base region between the substrate and the drift layer; and interposing the gate insulating film therebetween, and opposing the base region between the source region and the drift layer. Forming a gate electrode.
  • FIG. 1 is an illustrative sectional view showing the structure of the semiconductor device according to the first embodiment of the present invention.
  • 2 (a) to 2 ( ⁇ ) are schematic cross-sectional views for explaining a method for manufacturing the semiconductor device of FIG.
  • FIG. 3 is an illustrative sectional view for explaining another method for manufacturing the semiconductor device of FIG.
  • FIG. 4 is an illustrative sectional view showing the structure of the semiconductor device according to the second embodiment of the present invention.
  • FIG. 5 is a schematic cross-sectional view of a conventional semiconductor device in which a MOS FET is formed.
  • FIG. 1 is an illustrative sectional view showing the structure of a semiconductor device 1 according to the first embodiment of the present invention.
  • a semiconductor layer 13 having a so-called super junction structure is provided on a silicon substrate 2 having a conductivity type of N + and forming a drain region.
  • the semiconductor layer 13 includes a drift layer 3 having an N- conductivity type and a recovery layer 9 having a P- conductivity type.
  • the drift layer 3 and the recovery layer 9 are formed of a silicon substrate 2. They are arranged so that they appear alternately (repeatedly) in the horizontal direction parallel to.
  • a plurality of trenches 4 having a depth penetrating the semiconductor layer 13 and reaching the silicon substrate 2 are formed substantially in parallel with each other.
  • the trench 4 has an inner wall substantially perpendicular to the silicon substrate 2 and extends in a direction perpendicular to the plane of FIG. That is, the length direction of the trench 4 is a direction perpendicular to the paper surface of FIG. 1, and the width direction of the trench 4 is a direction parallel to the paper surface of FIG. 1 and parallel to the silicon substrate 2.
  • trenches 4 Although only two trenches 4 are shown in FIG. 1, more trenches 4 are formed in the semiconductor device 1, and these trenches 4 are formed at substantially equal intervals.
  • An oxide silicon film 5 is formed along the inner wall of the trench 4, and the inside of the trench 4 is filled with polysilicon 6.
  • the relief layer 9 is formed along the same inner wall on one side in the width direction of each trench 4. In other words, the relief layer 9 is formed between two adjacent trenches 4 and close to one of the trenches 4 and is in contact with the silicon oxide film 5.
  • the drift layer 3 is formed between the two adjacent relief layers 9 (between the relief layer 9 and the trench 4) and along the inner wall on the other side of the trench 4. They are formed in parallel.
  • the drift layer 3 is further formed under the recovery layer 9 (the silicon substrate 2 and the recovery layer 9). Between). That is, the relief layer 9 and the silicon substrate 2 are separated from each other by the drift layer 3, and the relief layer 9 is not in contact with the silicon substrate 2.
  • drift layer 3 a portion 3 H sandwiched between the relief layer 9 and the trench 4 and a portion sandwiched between the relief layer 9 and the silicon layer 2 (drain region) (hereinafter, “isolation”) It is called “area.” 3) ⁇ is continuous. Width D t lateral RESURF layer 9 and the portion 3 sandwiched between the trenches 4 Eta is substantially equal to the vertical width D 2 along the depth direction of the isolation region 3 V of the trench 4.
  • the drift layer 3 has a substantially uniform impurity concentration, and the portion 3 H sandwiched between the relief layer 9 and the trench 4 and the isolation region 3 ⁇ have substantially the same impurity concentration.
  • the trench In the vicinity of the surface of the semiconductor layer 13 (the surface opposite to the silicon substrate 2 side), the trench is placed on one side of the trench 4 (the side on which the relief layer 9 is formed close to).
  • a source region 7 having a conductivity type of ⁇ + is formed near 4.
  • a base region 8 whose conductivity type is 3 is formed between the source region 7 and the drift layer 3, the relief layer 9, and the silicon oxide film 5.
  • a gate electrode 10 is arranged near the surface of the semiconductor layer 13 so as to face the base region 8 between the drift layer 3 and the source region 7 and the nearby drift layer 3 and base region 7. I have.
  • Gate electrode 10 is made of polysilicon which has been made conductive by the introduction of impurities.
  • the periphery of the gate electrode 10 is covered with the silicon oxide film 11. Therefore, the gate electrode 10 and the base region 8 are separated by the oxidized silicon film 11.
  • a source electrode 12 made of aluminum is formed so as to cover the surface of silicon substrate 2 on which drift layer 3 and recovery layer 9 are formed.
  • Source electrode 12 is electrically connected to source region 7 and base region 8.
  • drain electrode 14 is formed on the back surface of silicon substrate 2 (the surface opposite to source electrode 12).
  • the semiconductor device 1 has a state in which one of the source electrode 12 and the drain electrode 14 is connected to an external load and the other of the source electrode 12 and the drain electrode 14 is connected to the external load.
  • a certain voltage for example, several hundred V
  • This applied voltage gives a reverse bias to the PN junction formed by the resurf layer 9 and the drift layer 3.
  • the reverse bias for example, 2 V
  • the reverse bias for example, 2 V
  • the reverse bias for example, 2 V
  • the reverse bias divided by the external load and the on-resistance of the MOSFET is applied to the PN junction formed by the recovery layer 9 and the drift layer 3.
  • the resulting depletion layer spreads only slightly, leaving a carrier (electron) path in the drift layer 3.
  • a current flows between the source electrode 12 and the drain electrode 14 via a portion of the drift layer 3 that is not depleted.
  • the semiconductor device 1 when the semiconductor device 1 is in the off state, that is, when the gate electrode 10 is not set to the predetermined potential, no channel is formed and no current flows through the MOSFET.
  • the power supply voltage is directly applied as a reverse bias to the PN junction formed by the first layer 9.
  • the depletion layer immediately spreads from the interface S into the drift layer 3 and the recovery layer 9.
  • the depletion layer spreads from the interface S to the trench 4 opposite to the drift layer 3 and to the silicon substrate 2 opposite to the drift layer 3.
  • the width of the width D 2 and Lisa monounsaturated layer 9 of the drift layer 3 is thin, be higher impurity concentration of the drift layer 3, the drift layer 3 and Lisa monounsaturated layer 9 is easily depleted completely Become Further, the on-resistance can be reduced by increasing the impurity concentration of the drift layer 3 forming a part of the conductive path in the on state.
  • the depletion layer in the drift layer 3 from the field surface S can be spread at the same width adjacent trenches 4 side and the silicon substrate 2 side. Therefore, the intensity of the electric field in the depletion layer can always be made uniform, and no strong electric field is generated locally. Therefore, current does not easily flow through the interface S, so that the semiconductor device 1 has a high withstand voltage.
  • the semiconductor device 1 can have a withstand voltage of about 200 V to 1000 V. For example, even if the semiconductor device 1 has a withstand voltage of 600 V, the on-resistance can be reduced to about one fifth of the conventional semiconductor device.
  • 2 (a), 2 (b), 2 (c), 2 (d), and 2 (e) are schematic diagrams for explaining a method of manufacturing the semiconductor device 1 shown in FIG. It is sectional drawing.
  • an epitaxial layer 15 having a conductivity type of N ⁇ is formed on a silicon substrate 2 having a conductivity type of N +, and corresponds to the trench 4 of the semiconductor device 1 on the epitaxial layer 15.
  • a hard mask 21 having an opening 21a at a predetermined position is formed.
  • the hard mask 21 is made of, for example, silicon nitride or silicon nitride.
  • the epitaxial layer 15 is dry-etched (for example, reaction or reactive ion etching) through the opening 21 a of the hard mask 21 to have a depth halfway in the thickness direction of the epitaxial layer 15. Then, a trench 22 that does not reach the silicon substrate 2 is formed (first trench forming step).
  • the distance between the bottom of the trench 22 and the silicon substrate 2 is equal to the vertical width of the isolation region 3v (the recovery layer 9 and the silicon substrate 2 (drain region)) in the drift layer 3 of the semiconductor device 1.
  • the width of the sandwiched portion) D 2 (see Fig. 1).
  • the width of the trench 22 is, for example, about 2 zm, and the depth of the trench 22 is, for example, about 40 zm.
  • impurity ions for controlling to the P-type are implanted into the epitaxial layer 15 exposed on the inner surface of the trench 22 through the opening 21 a of the hard mask 21.
  • the ions are directed to the inner wall perpendicular to the width direction of the trench 4 (the direction parallel to the plane of FIG. 2 and parallel to the silicon substrate 2). It is driven so as to make a predetermined angle (inclination angle).
  • the angle between the inner wall of trench 4 (the normal direction of silicon substrate 2) and the direction in which ions are implanted is, for example, 1.5 ° to 2 °.
  • a P-type impurity is implanted into a thin region corresponding to the base region 8 near the surface of the epitaxial layer 15 through the opening of the resist film to form a second implanted region 24. After that, the resist film is removed. This state is shown in Fig. 2 (c).
  • the silicon substrate 2 having undergone the above steps is heated to a predetermined temperature, and the P-type impurities in the first and second implanted regions 23 and 24 diffuse into the epitaxial layer 15. Is done. As a result, the RESURF layer 9 and the base region 8 are formed. The remainder of the epi layer 15 becomes the drift layer 3. This state is shown in Fig. 2 (d).
  • a resist film (not shown) having an opening formed at a position corresponding to the source region 7 is formed on the drift layer 3 and the base region 8.
  • An impurity for controlling N-type is implanted into a thin region corresponding to the source region 7 near the surface of the base region 8 through the opening of the resist film, and a third implantation region into which the impurity is implanted is introduced. Is formed.
  • the resist film is removed, the silicon substrate 2 having undergone the above steps is heated to a predetermined temperature, and the N-type impurities in the third implantation region are diffused into the base region 8.
  • source region 7 is formed. This state is shown in Fig. 2 (e).
  • the silicon substrate 2 having undergone the above steps is heated to a predetermined temperature, and the exposed surface, that is, the inner surface of the trench 4 and the surfaces of the drift layer 3, the base region 8, and the source region 7 are thermally oxidized.
  • the film is formed to form an oxidized film.
  • a film made of polysilicon (polysilicon film) is formed on the oxide film, and the polysilicon film is made conductive by impurity implantation.
  • portions of the oxide film other than the portion above the trench 4 and the periphery of the gate electrode 10 outside the trench 4 are removed.
  • the portion inside the trench 4 becomes the polysilicon 6 and the portion outside the trench 4 becomes the gate electrode 10.
  • the one inside the trench 4 becomes the silicon oxide film 5 and the one outside the trench 4 becomes the silicon oxide film 11 covering the periphery of the gate electrode 10.
  • a source electrode 12 and a drain electrode 14 are respectively formed on the side of the silicon substrate 2 on which the source region 7 has been formed and on the side opposite to the above, to obtain the semiconductor device 1 shown in FIG. Can be
  • the trench 22 does not have a depth reaching the silicon substrate 2. Is not introduced into the epitaxial layer 15 adjacent to the silicon group 2. Therefore, a relief layer 9 separated from the silicon substrate 2 by the drift layer 3 is obtained.
  • the vertical width of the isolation region 3 v (the recovery layer 9 and the silicon substrate 2) in the drift layer 3 of the semiconductor device 1 is controlled.
  • Width between (drain region)) D 2 can be controlled.
  • the conditions for heating the silicon substrate 2 for example, the temperature and the heating time
  • the lateral width of the portion 3 H of the drift layer 3 sandwiched between the relief layer 9 and the trench 4 ( The width between the relief layer 9 and the trench 4) can be controlled.
  • FIG. 3 is an illustrative sectional view for explaining another method of manufacturing the semiconductor device 1.
  • parts corresponding to those shown in FIGS. 2 (a) to 2 (e) are denoted by the same reference numerals as in FIGS. 2 (a) to 2 (e), and description thereof is omitted.
  • the silicon substrate 2 is formed through the opening 2 la of the hard mask 21.
  • the arrow in Figure 3 As shown by B, P-type impurity ions are implanted so as to form a predetermined angle (a slight inclination angle) with the inner wall perpendicular to the width direction of the trench 4 (along the length direction).
  • the first implantation region 23 is formed only in the region of the inner wall of the trench 4 which is shallower than a certain depth. it can.
  • the semiconductor device 1 in which the relief layer 9 and the silicon substrate 2 are separated by the drift layer 3 can also be obtained by the above manufacturing method.
  • the formation range of the first implanted region 23 is controlled by controlling the angle between the inner wall of the trench 4 and the direction in which the ions are implanted, thereby limiting the reach of the ions on the inner wall of the trench 4. it can. Therefore, the drift layer 3 of the semiconductor device 1 can control the D 2 (the width between the Lisa monounsaturated layer 9 and the silicon substrate 2 (drain region)) longitudinal width of the isolation region 3 V.
  • FIG. 4 is an illustrative sectional view showing the structure of the semiconductor device according to the second embodiment of the present invention. 4, parts corresponding to the respective parts shown in FIG. 1 are denoted by the same reference numerals as in FIG. 1, and description thereof will be omitted.
  • a relief layer 9 is formed along inner walls on both sides in the width direction of the trench 4.
  • the drift layer 3 extends under the portion 3 H interposed between the relief layers 9 formed along the trenches 4 and under the respective relief layers 9. And a separation region 3v separating the resource layer 9 from the silicon substrate 2 (drain region). Therefore, the relief layer 9 does not contact the silicon substrate 2 in any part.
  • the width in the horizontal direction of the portion 3 H interposed between the adjacent resurf layers 9 (the width between two adjacent resurf layers 9) D 3 is approximately twice as large as D 4 in the vertical direction along the depth direction of the trench 4 of the isolation region 3 v (the width between the relief layer 9 and the silicon substrate 2 (drain region)). I have.
  • the semiconductor device 31 similarly to the semiconductor device 1, a channel is formed in the base region 8 when in the ON state, and a current can flow between the source electrode 12 and the drain electrode 14.
  • a large reverse bias voltage is applied to the PN junction formed by the drift layer 3 and the recovery layer 9 when the semiconductor device 31 is off, the drift layer 3 and the recovery layer 9 A depletion layer spreads from the interface S with the layer 9 to the drift layer 3 and the relief layer 9. Thereby, the drift layer 3 and the RESURF layer 9 can be completely depleted.
  • width D 4 width! By making it approximately twice as large as 3, the depletion layer can spread from the interface S into the drift layer 3 with the same width on the other side of the LISAF layer 9 and the silicon substrate 2 side. Therefore, the electric field intensity in the depletion layer can always be made uniform, so that the withstand voltage of the semiconductor device 31 is high.
  • the semiconductor device 31 can be manufactured by a method similar to the method of manufacturing the semiconductor device 1 (see FIGS. 2A to 2E and FIG. 3). At this time, in the step of implanting P-type impurity ions into the inner wall of the trench 22 or the trench 4 (see FIG. 2A or FIG. 3), the ions are slightly applied to the inner wall of the trench 4.
  • the semiconductor device When viewed from the direction perpendicular to the silicon substrate 2 and having an inclined angle, the semiconductor device can be implanted in two directions along the width direction of the trenches 2 2 and 4 (perpendicular to the length direction). As a result, an ion implantation region (first implantation region 23) can be formed on the inner side walls on both sides in the width direction of the trenches 2 2, 4. The P-type impurity can be diffused into the epitaxial layer 15 to form the recovery layer 9.
  • the present invention can be implemented in other forms.
  • the diffusion of the P-type impurity from the first implantation region 23 to the epitaxial layer 15 and the diffusion of the P-type impurity from the second implantation region 24 to the epitaxial layer 15 are performed.
  • the diffusion of P-type impurities is performed at the same time, these need not be performed simultaneously.
  • diffusion of a P-type impurity from the first implantation region 23 to the epitaxial layer 15 is performed immediately after the formation of the first implantation region 23.
  • the formation of the second implantation region 24 and the diffusion of the P-type impurity from the second implantation region 24 to the epitaxial layer 15 may be separately performed later.
  • the relief layer 9 may also be formed on the inner side walls at both ends in the longitudinal direction of the trench 4. In other words, the relief layer 9 may be formed over the entire inner wall of the trench 4.
  • the P-type impurity forms a slight inclination angle with respect to the inner wall of the trench 4 and is perpendicular and parallel to the width direction of the trenches 2 2 and 4 when viewed from the direction perpendicular to the silicon substrate 2.
  • an implantation region can be formed on all the inner side walls of the trench 4, and a P-type impurity is diffused from the implantation region into the epitaxial layer 15 by a subsequent heating step to recover the impurity.
  • One layer 9 can be formed.

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Abstract

第１導電型の半導体基板(2)と、この半導体基板上に設けられ、上記第１導電型のドリフト層(3)、および上記第１導電型とは異なる第２導電型のリサーフ層(9)を、上記半導体基板に平行な横方向に交互に配置してスーパージャンクション構造を形成した半導体層(13)とを含み、上記リサーフ層は、上記半導体層を貫通するトレンチ(4)の内側壁に沿って形成されており、上記ドリフト層は、上記リサーフ層が上記半導体基板との接触部を有しないように、上記リサーフ層と上記半導体基板との間に介在する分離領域(3v)を有する、半導体装置(1,31)。

Description

明 細 書
半導体装置およびその製造方法
技術分野
本発明は、 いわゆるスーパージャンクション構造を有する半導体装置およびそ の製造方法に関する。 背景技術
M O S電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor ； MOS FET)が形成された半導体装置において、 耐圧の向上が試みられている。 図 5は、 M O S F E Tが形成された従来の半導体装置 （特開 2 0 0 3— 4 6 0 8 2号公報参照） の図解的な断面図である。
N++型の半導体基板 5 1の上には、 N型のドリフト層 （N型ビラ一層） 5 2お よび P型のリサ一フ層 （P型ビラ一層） 5 3を含む半導体層 5 4が形成されてい る。 ドリフト層 5 2とリサ一フ層 5 3とは、 半導体基板 5 1に平行な方向に交互 に繰り返し現れるように配置されており、 いわゆるスーパ一ジャンクション構造 を形成している。
半導体層 5 4をその厚さ方向に貫通して、 半導体基板 5 1と半導体層 5 4との 界面に至る深さを有する複数のトレンチ 5 5が形成されている。 この複数のトレ ンチ 5 5は、 半導体基板 5 1にほぼ垂直な内側壁をそれそれ有しており、 ほぼ等 間隔で互いに平行に形成されている。 トレンチ 5 5の内壁は、 酸化膜 6 3で覆わ れており、 その内部はポリシリコンや誘電体などからなる埋め込み層 6 4で埋め られている。
ドリフト層 5 2は、 トレンチ 5 5に沿って配置されている。 リサ一フ層 5 3は 、 隣接する 2つのトレンチ 5 5にそれぞれ沿う一対のドリフト層 5 2の間に配置 されている。 リサ一フ層 5 3は、 ドリフト層 5 2および半導体基板 5 1に接して いる。
ドリフト層 5 2の上には、 N型領域 5 6が形成されている。 リサ一フ層 5 3の 上には、 N型領域 5 6と接するように P型のベース層 5 7が形成されている。 ベ ース層 5 7の表層部には、 N型のソース領域 5 8が形成されている。 絶縁膜 5 9を挟んで、 N型領域 5 6とソース領域 5 8との間にあるベース層 5 7およびその近傍に対向するように、 ゲート電極 6 0が配置されている。 また、 ソース領域 5 8およびべ一ス層 5 7に接するように、 ソース電極 6 1が形成され ている。 半導体基板 5 1の裏面 （ゲート電極 6 0やソース電極 6 1が形成されて いる面とは反対側の面） には、 ドレイン電極 6 2が形成されている。
この半導体装置は、 ソース電極 6 1およびドレイン電極 6 2の一方と外部負荷 とが接続された状態で、 ソース電極 6 1およびドレイン電極 6 2の他方と外部負 荷との間に、 電源により一定の電圧が印加された状態で使用される。 この印加さ れる電圧は、 リサ一フ層 5 3およぴドリフト層 5 2により形成される P N接合に 対して逆バイアスを与える。
この状態で、 ゲート電極 6 0を適当な電位にする （M O S F E Tをオン状態 にする） ことにより、 ソース電極 6 1とドレイン電極 6 2との間に電流を流すこ とができる。 この際、 N型領域 5 6とソース領域 5 8との間のベ一ス層 5 7にお いて、 絶縁膜 5 9との界面近傍にチャネルが形成される。 これにより、 ドレイン 電極 6 2から、 半導体基板 5 1、 ドリフト層 5 2、 N型領域 5 6、 ベース層 5 7 の絶縁膜 5 9との界面近傍 （チャネル） 、 およびソース領域 5 8を経て、 ソース 電極 6 1へと電流が流れる。
この際、 リサ一フ層 5 3およびドリフト層 5 2により形成される P N接合には 、 外部負荷と M O S F E Tのオン抵抗とで分圧した逆バイアスがかかるが、 こ れにより生じる空乏層の拡がりはわずかであり、 ドリフト層 5 2にはキャリア （ 電子） の経路が残される。
次に、 この M O S F E Tがオフ状態のとき、 すなわち、 ゲート電極 6 0が上 記の適当な電位にされていないときについて説明する。 この場合、 チャネルは形 成されず、 M O S F E Tには電流が流れないので、 ドリフト層 5 2とリサ一フ 層 5 3とにより形成される P N接合には、 電源電圧がそのまま逆バイアスとして 印加されることになる。 そのため、 ドリフト層 5 2とリサ一フ層 5 3との界面 S からドリフト層 5 2およびリサーフ層 5 3へと空乏層がすみやかに広がり、 ドリ フト層 5 2およびリサ一フ層 5 3が完全に空乏化する。 これにより、 理論上は、 優れた耐圧を実現できる。 ところが、 リサ一フ層 5 3は導電型が N++型である半導体基板 5 1にも接して いるため、 ドリフト層 5 2とリサ一フ層 5 3とにより形成される P N接合に逆バ ィァス電圧が印加されると、 リサ一フ層 5 3と半導体基板 5 1との界面からも、 リサ一フ層 5 3および半導体基板 5 1中へと空乏層が広がる。
このとき、 半導体基板 5 1とドリフト層 5 2とで不純物濃度が異なることなど により、 ドリフト層 5 2とリサ一フ層 5 3との界面近傍と、 半導体基板 5 1とリ サ一フ層 5 3との界面近傍とでは、 空乏層の広がり方が異なる。 これにより、 半 導体装置がオフ状態のとき、 空乏層において局所的に強い電界が生じ、 この部分 で電流が流れる。 このため、 このような半導体装置の耐圧は、 実際には満足でき るレベルではなかった。 発明の開示
この発明の目的は、 耐圧を向上させることができる半導体装置を提供すること である。
この発明の他の目的は、 耐圧を向上させることができる半導体装置の製造方法 を提供することである。
この発明の半導体装置は、 第 1導電型の半導体基板と、 この半導体基板上に設 けられ、 上記第 1導電型のドリフト層、 および上記第 1導電型とは異なる第 2導 電型のリサ一フ層を、 上記半導体基板に平行な横方向に交互に配置してスーパ一 ジャンクション構造を形成した半導体層とを含む。 上記リサ一フ層は、 上記半導 体層を貫通するトレンチの内側壁に沿って形成されており、 上記ドリフト層は、 上記リサ一フ層が上記半導体基板との接触部を有しないように、 上記リサーフ層 と上記半導体基板との間に介在する分離領域を有している。
この発明の半導体装置は、 ドリフト層およびリサ一フ層による P N接合に対し て逆バイアスの電圧が印加されると、 ドリフト層とリサ一フ層との界面 （以下、 単に 「界面」 という。 ） からドリフト層およびリサ一フ層に空乏層が広がる。 こ の場合、 印加される電圧が一定以上の大きさになると、 ドリフト層およびリサ一 フ層はほぼ完全に空乏化する。 このためこの半導体装置は一定の耐圧 （たとえば 、 数百 V) を有することができる。 ドリフト層とリサーフ層とは、 半導体基板に平行な方向に交互に （繰り返し） 現れる。 また、 ドリフト層は、 リサ一フ層と半導体基板との間にも存在し、 リサ —フ層は半導体基板 直接接していない。 すなわち、 リサ一フ層と半導体基板と の間、 およびリサーフ層とトレンチまたは隣接する他のリサ一フ層との間には、 同じドリフト層、 すなわちほぼ均一な不純物濃度を有する半導体部が存在してい る。
したがって、 ドリフト層において空乏層は界面から均等に広がることができる 。 すなわち、 ドリフト層において、 空乏層は界面からドリフト層を挟んで対向す るトレンチ側 （半導体基板に平行な方向） に広がることができるとともに、 ドリ フト層を挟んで対向する半導体基板側 （半導体基板に垂直な方向） にも同等に広 がることができる。 したがって、 空乏層において他の部分より電界が強い部分は 生じないので、 界面を介して容易に電流が流れない。 すなわち、 この半導体装置 は従来の半導体装置に比べて、 耐圧を向上 （たとえば、 2 0 0 Vないし 1 0 0 0 Vに） できる。
リサーフ層が半導体層を貫通するトレンチの内側壁に沿って形成されているこ とにより、 この半導体装置の製造工程において、 トレンチの内側壁に第 2導電型 の不純物 （第 2導電型への制御のための不純物） を導入して、 リサ一フ層を容易 に形成できる。
上記リサ一フ層は、 上記トレンチの幅方向一方側の内側壁に沿って形成されて いてもよく、 この場合、 上記ドリフト層は、 上記トレンチの上記一方側とは異な る他方側の内側壁に沿って形成されていてもよい。 この場合、 上記ドリフト層は 、 上記トレンチと上記リサ一フ層との間に挟まれた部分の横方向の幅が、 上記分 離領域の上記トレンチの深さ方向に沿う縦方向の幅にほぼ等しくされていてもよ い。
この構成によれば、 ドリフト層において、 リサ一フ層とトレンチとの間に挟ま れた部分の横方向の幅は、 分離領域の縦方向の幅 （リサーフ層と半導体 反との 間の幅） にほぼ等しい。 これにより、 空乏層は界面からドリフト層中に、 隣接す るトレンチ側および半導 板側に同じ幅で広がることができる。 したがって、 空乏層における電界の強さを常に均一にすることができるので、 この半導体装置 の耐圧は高い。
また、 上記リサーフ層は、 上記トレンチの幅方向両側の内側壁に沿って形成さ れていてもよい。 この場合、 上記ドリフト層は、 隣接する 2つの上記リサーフ層 に挟まれた部分の横方向の幅が、 上記分離領域の上記トレンチの深さ方向に沿う 縦方向の幅のほぼ 2倍にされていてもよい。
この構成によれば、 ドリフト層において、 隣接する 2つのリサ一フ層の間に挟 まれた部分の横方向の幅は、 分離領域の縦方向の幅 （リサーフ層と半導体基板と の間の幅） のほぼ 2倍である。 これにより、 空乏層は界面からドリフト層中に、 隣接するリサーフ層 （トレンチ） 側および半導体基板側に同じ幅で広がることが できる。 したがって、 空乏層における電界の強さを常に均一にすることができる ので、 この半導体装置の耐圧は高い。
この半導体装置は、 上記ドリフト層および上記リサ一フ層に接するように形成 された上記第 2導電型のベース領域と、 上記べ一ス領域に接するように形成され 、 上記ベース領域により上記ドリフト層および上記リサーフ層と隔てられた上記 第 1導電型のソース領域と、 上記ソース領域と上記ドリフト層との間のペース領 域にゲ一ト絶縁膜を挟んで対向配置されたゲート電極とをさらに備えていてもよ い。
この構成の半導体装置は、 上記ソース領域と上記半導体基板 （ドレイン領域） との間に適当な大きさの電圧を印加し、 ゲート電極を所定の電位にする （半導体 装置をオン状態にする） ことにより、 ベース領域において、 ソース領域とドリフ ト層との間でゲート絶縁膜近傍の領域にチャネルを形成することができる。 これ により、 ソース領域と半導体基板との間に電流を流すことができる。
また、 半導体装置がオフ状態のときに、 ドリフト層とリサ一フ層とにより形成 される P N接合に対して大きな逆バイアス電圧が印加された場合でも、 高い耐圧 を有することができる。
この半導体装置は、 ドリフト層、 ベース領域、 およびソース領域が、 ベ一ス領 域とゲート電極との対向部付近で、 半導体基板に平行な方向に配列された、 いわ ゆるプレ一ナ型のものであってもよい。 また、 この半導体装置は、 半導体基板に 垂直に形成されたトレンチ内にゲ一ト電極が配置され、 ドリフト層、 ベース領域 、 およびソース領域が、 ベース領域とゲート電極との対向部付近で当該トレンチ の深さ方向に配列された、 いわゆるトレンチゲート型のものであってもよい。 この発明の第 1の局面に係る半導体装置の製造方法は、 第 1導電型の半導体基 板上に、 上記第 1導電型のドリフト層、 および上記第 1導電型とは異なる第 2導 電型のリサ一フ層を、 上記半導体基板に平行な横方向に交互に配置してスーパ一 ジャンクション構造を形成した半導体層を有する半導体装置の製造方法である。 この製造方法は、 上記第 1導電型の半導体基板の上に、 上記第 1導電型の半導体 層を形成する工程と、 上記半導体層に、 上記半導体層の途中に至る深さを有する トレンチを形成する第 1 トレンチ形成工程と、 この第 1 トレンチ形成工程の後、 上記トレンチの内側壁に沿う領域に上記第 2導電型のリサ一フ層を形成するため に、 上記トレンチの内側壁に露出した上記半導体層に上記第 2導電型の不純物を 導入するトレンチ内不純物導入工程と、 このトレンチ内不純物導入工程の後、 上 記トレンチの深さを上記半導体層を貫通し上記半導体基板に至る深さにする第 2 トレンチ形成工程とを含む。
上記ドリフト層は、 上記リサ一フ層が形成された後の上記半導体層の残部から なるものとすることができる。
この半導体装置の製造方法によれば、 トレンチ内不純物導入工程において、 ト レンチは半導体基板に至る深さを有していないので、 第 2導電型の不純物は、 半 導体層において半導体基板との隣接部に導入されることはない。 これにより、 ド リフト層 （半導体層の残部） によって半導体基板と隔てられたリサ一フ層が得ら レる ο
上記トレンチ内不純物導入工程は、 上記トレンチの内側壁に露出した上記半導 体層の表層部に、 上記第 2導電型の不純物を注入する注入工程を含んでもよい。 この場合、 上記リサ一フ層は、 この注入工程の後、 上記半導体基板を加熱するこ とにより、 上記半導体層に注入された当該不純物を上記半導体層中に拡散させる 熱拡散工程を実施することにより形成されてもよい。 この場合、 第 1トレンチ形 成工程の後、 第 2トレンチ形成工程の前に、 注入工程が実施されればよく、 熱拡 散工程は、 たとえば、 第 2トレンチ形成工程の後に実施されてもよい。
トレンチ内不純物導入工程は、 トレンチの内側壁のうちトレンチの幅方向一方 側の内側壁にのみ第 2導電型の不純物を導入する工程を含んでもよい。 これによ り、 トレンチの幅方向一方側の内側壁に沿って形成されたリサ一フ層を得ること ができる。 また、 トレンチ内不純物導入工程は、 トレンチの内側壁のうち幅方向 両側の内側壁に第 2導電型の不純物を導入する工程を含んでもよい。 これにより 、 トレンチの幅方向両側の内側壁に沿って形成されたリサ一フ層を得ることがで きる。
第 1トレンチ形成工程において形成されるトレンチの深さを制御することによ り、 製造された半導体装置のドリフト層において、 リサ一フ層と半導体 ¾反とに 挟まれた部分 （分離領域） の縦方向の幅を制御できる。 また、 トレンチ内不純物 導入工程が、 熱拡散工程を含む場合、 半導体基板を加熱する条件 （たとえば、 温 度や加熱時間） を制御することにより、 ドリフト層において、 リサ一フ層とトレ ンチまたは隣接する他のリサ一フ層とに挟まれた部分の横方向の幅を制御できる o
この発明の第 2の局面に係る半導体装置の製造方法は、 第 1導電型の半導体基 板上に、 上記第 1導電型のドリフト層、 および上記第 1導電型とは異なる第 2導 電型のリサ一フ層を、 上記半導体基板に平行な横方向に交互に配置してスーパ一 ジャンクション構造を形成した半導体層を有する半導体装置の製造方法である。 この製造方法は、 上記第 1導電型の半導体基板の上に、 上記第 1導電型の半導体 層を形成する工程と、 上記半導体層を貫通し上記半導体基板に至るトレンチを形 成する工程と、 上記トレンチの内側壁に沿う領域に上記第 2導電型のリサ一フ層 を形成するために、 上記トレンチの内側壁に露出した上記半導体層に、 上記第 2 導電型の不純物を、 上記トレンチ内側壁への到達範囲が、 上記トレンチの深さ方 向に関して上記半導体基板が存在する深さより浅い領域に制限されるような傾斜 角で打ち込むトレンチ内不純物導入工程とを含む。
この発明によれば、 第 2導電型の不純物が、 トレンチの内側壁において、 トレ ンチの深さ方向に関して半導体基板が存在する深さより浅い領域に到達するよう に打ち込まれて、 リサ一フ層が形成される。 これにより、 ドリフト層によって半 導体基板と隔てられたリサ一フ層が得られる。 ドリフト層は、 リサ一フ層が形成 された後の半導体層の残部からなるものとすることができる。 トレンチ内不純物導入工程は、 トレンチの内側壁のうち幅方向一方側の内側壁 にのみ第 2導電型の不純物を導入する工程を含んでもよく、 トレンチの内側壁の うち幅方向両側の内側壁に第 2導電型の不純物を導入する工程を含んでもよい。 トレンチの内側壁に対して第 2導電型の不純物を打ち込む角度 （傾斜角） を制 御することにより、 製造された半導体装置のドリフト層において、 リサ一フ層と 半導体基板とに挟まれた部分 （分離領域） の縦方向の幅を制御できる。 また、 こ の半導体装置の製造方法が熱拡散工程を含む場合、 半導体基板を加熱する条件 ( たとえば、 温度や加熱時間） を制御することにより、 ドリフト層において、 リサ —フ層とトレンチまたは隣接する他のリサ一フ層とに挟まれた部分の横方向の幅 を制御できる。
この発明の半導体装置の製造方法は、 上記半導体層の表面に上記第 2導電型の 不純物を導入して、 上記リサ一フ層と接する上記第 2導電型のベース領域を形成 する工程と、 上記ベース領域に上記第 1導電型の不純物を導入して、 上記べ一ス 領域の残部により上記ドリフト層およびリサーフ層と隔てられた上記第 1導電型 のソース領域を形成する工程と、 上記ソース領域と上記ドリフト層との間の上記 ベース領域に対向するゲート絶縁膜を形成する工程と、 上記ゲート絶縁膜を挟ん で、 上記ソース領域と上記ドリフト層との間の上記ベース領域に対向配置された ゲ一ト電極を形成する工程とをさらに含んでもよい。
本発明における上述の、 またはさらに他の目的、 特徴および効果は、 添付図面 を参照して次に述べる実施形態の説明により明らかにされる。 図面の簡単な説明
図 1は、 本発明の第 1の実施形態に係る半導体装置の構造を示す図解的な断面 図である。
図 2 ( a) ないし図 2 ( Θ ) は、 図 1の半導体装置の製造方法を説明するため の図解的な断面図である。
図 3は、 図 1の半導体装置の他の製造方法を説明するための図解的な断面図で ある。
図 4は、 本発明の第 2の実施形態に係る半導体装置の構造を示す図解的な断面 図である。
図 5は、 MO S F E Tが形成された従来の半導体装置の図解的な断面図である ο 発明の実施の形態
図 1は、 本発明の第 1の実施形態に係る半導体装置 1の構造を示す図解的な断 面図である。
導電型が N+型でドレイン領域をなすシリコン基板 2の上には、 いわゆる、 ス —パージャンクション構造が形成された半導体層 1 3が設けられている。 半導体 層 1 3は、 導電型が N—型のドリフト層 3と導電型が P—型のリサ一フ層 9とを含 んでおり、 ドリフト層 3とリサ一フ層 9とは、 シリコン基板 2に平行な横方向に 交互に （繰り返し） 現れるように配列されている。
半導体層 1 3を貫通し、 シリコン基板 2に至る深さを有する複数のトレンチ 4 が互いにほぼ平行に形成されている。 トレンチ 4は、 シリコン基板 2にほぼ垂直 な内側壁を有しており、 図 1の紙面に垂直な方向に延びている。 すなわち、 トレ ンチ 4の長さ方向は図 1の紙面に垂直な方向であり、 トレンチ 4の幅方向は、 図 1の紙面に平行かつシリコン基板 2に平行な方向である。
図 1には 2つのトレンチ 4のみを示しているが、 半導体装置 1には、 より多く のトレンチ 4が形成されていて、 これらのトレンチ 4は、 ほぼ等間隔に形成され ている。
トレンチ 4の内壁に沿って酸ィ匕シリコン膜 5が形成されており、 トレンチ 4の 内部はポリシリコン 6で満たされている。
リサ一フ層 9は、 各トレンチ 4の幅方向に関して、 同じ一方側の内側壁に沿つ て形成されている。 すなわち、 リサ一フ層 9は、 隣接する 2つのトレンチ 4の間 で、 一方のトレンチ 4に近接して形成されており、 酸ィ匕シリコン膜 5に接してい る。 ドリフト層 3は、 隣接する 2つのリサ一フ層 9の間 （リサ一フ層 9とトレン チ 4との間） で、 トレンチ 4の他方側の内側壁に沿って、 リサ一フ層 9と平行に 形成されている。
ドリフト層 3は、 さらに、 リサ一フ層 9の下 （シリコン基板 2とリサ一フ層 9 との間） へと潜り込んでいる。 すなわち、 リサ一フ層 9とシリコン基板 2とは、 ドリフト層 3によって隔てられており、 リサ一フ層 9はシリコン基板 2には接し ていない。
ドリフト層 3において、 リサ一フ層 9とトレンチ 4とに挟まれた部分 3 Hと、 リサ一フ層 9とシリコン ¾|反2 (ドレイン領域） とに挟まれた部分 （以下、 「分 離領域」 という。 ） 3 νとは連続している。 リサーフ層 9とトレンチ 4とに挟ま れた部分 3 Ηの横方向の幅 D tは、 分離領域 3 Vのトレンチ 4の深さ方向に沿う縦 方向の幅 D 2にほぼ等しい。 ドリフト層 3は、 ほぼ均一な不純物濃度を有してお り、 リサ一フ層 9とトレンチ 4とに挟まれた部分 3 Hと、 分離領域 3 νとは、 ほぼ 同じ不純物濃度を有する。
半導体層 1 3の表面 （シリコン基板 2側とは反対側の面） 近傍で、 トレンチ 4 の上記一方の側方 （リサ一フ層 9が近接して形成されている側） に、 当該トレン チ 4に近接して、 導電型が Ν+型のソース領域 7が形成されている。 ソース領域 7とドリフト層 3、 リサ一フ層 9、 および酸化シリコン膜 5との間には、 導電型 が Ρ 型のベ一ス領域 8が形成されている。
半導体層 1 3の表面近傍において、 ドリフト層 3とソース領域 7との間にある ベース領域 8、 およびその近傍のドリフト層 3およびベース領域 7に対向するよ うに、 ゲート電極 1 0が配置されている。 ゲート電極 1 0は、 不純物の導入によ り導電化されたポリシリコンからなる。 ゲート電極 1 0の周囲は、 酸ィ匕シリコン 膜 1 1で覆われている。 したがって、 ゲート電極 1 0とべ一ス領域 8との間は、 酸ィ匕シリコン膜 1 1により隔てられている。
シリコン基板 2のドリフト層 3およびリサ一フ層 9が形成された側の面を覆う ように、 アルミニウムからなるソース電極 1 2が形成されている。 ソース電極 1 2は、 ソース領域 7およびベース領域 8に電気接続されている。 シリコン基板 2 の裏面 （ソース電極 1 2とは反対側の面） には、 ドレイン電極 1 4が形成されて いる。
この半導体装置 1は、 ソ一ス電極 1 2およびドレイン電極 1 4の一方と外部負 荷とが接続された状態で、 ソース電極 1 2およびドレイン電極 1 4の他方と外部 負荷との間に、 電源により一定の電圧 （たとえば、 数百 V) が印加された状態で 使用される。 この印加される電圧は、 リサーフ層 9およびドリフト層 3により形 成される P N接合に対して逆バイアスを与える。
この状態で、 ゲート電極 1 0を所定の電位にする （半導体装置 1をオン状態に する） ことにより、 ソース電極 1 2とドレイン電極 1 4との間に電流を流すこと ができる。 この際、 ドリフト層 3とソース領域 7との間のベース領域 8において 、 酸ィ匕シリコン膜 1 1との界面近傍にチャネルが形成される。
この際、 リサ一フ層 9およぴドリフト層 3により形成される P N接合には、 外 部負荷と M O S F E Tのオン抵抗とで分圧した逆バイアス （たとえば、 2 V) がかかるが、 これにより生じる空乏層の拡がりはわずかであり、 ドリフト層 3に はキャリア （電子） の経路が残される。 オン状態の半導体装置 1において、 ドリ フト層 3のうち空乏化していない部分を経由して、 ソース電極 1 2とドレイン電 極 1 4との間に電流が流れる。
一方、 この半導体装置 1がオフ状態のとき、 すなわち、 ゲート電極 1 0が上記 所定の電位にされていないときは、 チャネルは形成されず、 M O S F E Tには 電流が流れないので、 ドリフト層 3とリサ一フ層 9とにより形成される P N接合 には、 電源電圧がそのまま逆バイアスとして印加されることになる。 そのため、 界面 Sからドリフト層 3およびリサ一フ層 9中へと空乏層がすみやかに広がる。 ドリフト層 3において、 空乏層は界面 Sから、 ドリフト層 3を挟んで対向するト レンチ 4側へと広がるとともに、 ドリフト層 3を挟んで対向するシリコン基板 2 側へと向かって広がる。
ドリフト層 3の幅 D 2やリサ一フ層 9の幅が薄くされていると、 ドリフト 層 3の不純物濃度が高くされていても、 ドリフト層 3およびリサ一フ層 9は容易 に完全に空乏化する。 また、 オン状態のときの導電経路の一部をなすドリフト層 3の不純物濃度を高くすることにより、 ォン抵抗を低減できる。
ドリフト層 3において、 幅 と幅 D 2とがほぼ等しいことにより、 空乏層は界 面 Sからドリフト層 3中に、 隣接するトレンチ 4側およびシリコン基板 2側に同 じ幅で広がることができる。 したがって、 空乏層における電界の強さを常に均一 にすることができ、 局所的に強い電界は生じない。 このため、 界面 Sを介して容 易に電流が流れないので、 この半導体装置 1は耐圧が大きい。 この半導体装置 1は、 200 Vないし 1000 V程度の耐圧を有することがで き、 たとえば、 600Vの耐圧を有するものでも、 オン抵抗を従来の半導体装置 の 5分の 1程度とすることができる。
図 2 (a)、 図 2 (b)、 図 2 (c)、 図 2 (d)、 および図 2 (e) は、 図 1に示す半導体装置 1の製造方法を説明するための図解的な断面図である。 先ず、 導電型が N+型にされたシリコン基板 2上に、 導電型が N—型のェピタキ シャル層 15が形成され、 ェピタキシャル層 15の上に、 半導体装置 1のトレン チ 4に対応する所定の位置に開口 21 aが形成されたハードマスク 21が形成さ れる。 ハードマスク 21は、 たとえば、 酸ィ匕シリコンや窒ィ匕シリコンからなる。 続いて、 ハードマスク 21の開口 21 aを介して、 ェピタキシャル層 15がド ライエッチング （たとえば、 反応、性イオンエッチング） されて、 ェピタキシャル 層 15の厚さ方向途中に至る深さを有し、 シリコン基板 2には到達しないトレン チ 22が形成される （第 1トレンチ形成工程） 。
このとき、 トレンチ 22の底とシリコン基板 2との間隔は、 半導体装置 1のド リフト層 3において、 分離領域 3vの縦方向の幅 （リサ一フ層 9とシリコン基板 2 (ドレイン領域） とに挟まれた部分の幅） D2 (図 1参照） にほぼ等しくなる ようにされる。 トレンチ 22の幅は、 たとえば、 2 zm程度であり、 トレンチ 2 2の深さは、 たとえば、 40 zm程度である。
次に、 ハードマスク 21の開口 21 aを介して、 トレンチ 22の内面に露出し たェピタキシャル層 15に、 P型への制御のための不純物イオンが注入される。 このとき、 このイオンは、 図 2 (a) に矢印 Aで示すように、 トレンチ 4の幅方 向 （図 2の紙面に平行かつシリコン基板 2に平行な方向） に垂直な内側壁に対し て所定の角度 （傾斜角） をなすように打ち込まれる。 トレンチ 4の内側壁 （シリ コン基板 2の法線方向） とイオンが打ち込まれる方向とのなす角度は、 たとえば 、 1. 5° ないし 2° とされる。
これにより、 各トレンチ 22の幅方向一方側の内側壁 （半導体装置 1のトレン チ 4において、 リサ一フ層 9が隣接して形成されている側に相当する面） のほぼ 全面に、 P型の不純物が注入された第 1注入領域 23が形成される。 この状態が 、 図 2 (a) に示されている。 次に、 ハードマスク 2 1の開口 2 1 aを介して、 ェピタキシャル層 1 5がさら にドライェヅチングされる。 これにより、 トレンチ 2 2がさらに深くされ、 シリ コン基板 2に至る深さを有するトレンチ 4が形成される （第 2トレンチ形成工程 ) o この状態が、 図 2 ( b ) に示されている。 その後、 ハードマスク 2 1が除去 され、 ェピタキシャル層 1 5の上に、 ベース領域 8に対応する位置に開口が形成 されたレジスト膜 （図示せず） が形成される。
続いて、 このレジスト膜の開口を介して、 ェピタキシャル層 1 5の表面近傍で ベース領域 8に対応する薄い領域に、 P型の不純物が注入されて第 2注入領域 2 4が形成される。 その後、 レジスト膜が除去される。 この状態が、 図 2 ( c ) に 示されている。
続いて、 以上の工程を経たシリコン基板 2が所定の温度に加熱されて、 第 1お よび第 2注入領域 2 3， 2 4中の P型の不純物が、 ェピタキシャル層 1 5中に拡 散される。 これにより、 リサーフ層 9およびベース領域 8が形成される。 ェピ夕 キシャル層 1 5の残部は、 ドリフト層 3となる。 この状態が、 図 2 ( d ) に示さ れている。
次に、 ドリフト層 3およびベース領域 8の上に、 ソース領域 7に対応する位置 に開口が形成されたレジスト膜 （図示せず） が形成される。 このレジスト膜の開 口を介して、 ベース領域 8の表面近傍でソース領域 7に対応する薄い領域に、 N 型への制御のための不純物が注入されて当該不純物が注入された第 3注入領域が 形成される。 その後、 このレジスト膜が除去され、 以上の工程を経たシリコン基 板 2が所定の温度に加熱されて、 第 3注入領域中の N型の不純物が、 ベース領域 8中に拡散される。 これにより、 ソース領域 7が形成される。 この状態が、 図 2 ( e ) に示されている。
次に、 以上の工程を経たシリコン基板 2が所定の温度に加熱されて、 露出表面 、 すなわち、 トレンチ 4の内面ならびにドリフト層 3、 ベース領域 8、 およびソ —ス領域 7の表面が熱酸ィ匕されて酸ィ匕膜が形成される。 さらに、 この酸化膜上に ポリシリコンからなる膜 （ポリシリコン膜） が形成され、 このポリシリコン膜が 不純物の注入により導電化される。
続いて、 このポリシリコン膜のうち、 トレンチ 4内部およびゲ一卜電極 1 0に ほぼ対応する部分以外の部分が除去され、 さらに、 この状態で露出しているポリ シリコン膜の表面が熱酸化されて酸化膜が形成される。
次に、 酸化膜のうち、 トレンチ 4の上部および、 トレンチ 4外でゲート電極 1 0の周囲以外の部分が除去される。 これにより、 ポリシリコン膜の残部のうち、 トレンチ 4内のものはポリシリコン 6となり、 トレンチ 4外のものはゲート電極 1 0となる。 酸化膜の残部のうち、 トレンチ 4内のものは酸ィ匕シリコン膜 5とな り、 トレンチ 4外のものはゲート電極 1 0の周囲を覆う酸化シリコン膜 1 1とな る。
その後、 以上の工程を経たシリコン基板 2のソース領域 7が形成された側およ びその反対側に、 ソース電極 1 2およびドレイン電極 1 4がそれぞれ形成されて 、 図 1に示す半導体装置 1が得られる。
以上の製造方法において、 トレンチ 4の内面に露出したェピタキシャル層 1 5 に、 P型の不純物イオンを注入する際、 トレンチ 2 2はシリコン基板 2に至る深 さを有していないので、 P型の不純物は、 ェピタキシャル層 1 5においてシリコ ン基扳 2との隣接部に導入されることはない。 このため、 ドリフト層 3によって シリコン基板 2と隔てられたリサ一フ層 9が得られる。
トレンチ 2 2を形成する工程においてトレンチ 2 2の深さを制御することによ り、 半導体装置 1のドリフト層 3において、 分離領域 3 vの縦方向の幅 （リサ一 フ層 9とシリコン基板 2 (ドレイン領域） との間の幅） D 2を制御できる。 また 、 シリコン基板 2を加熱する条件 （たとえば、 温度や加熱時間） を制御すること により、 ドリフト層 3のリサ一フ層 9とトレンチ 4とに挟まれた部分 3 Hの横方 向の幅 （リサ一フ層 9とトレンチ 4との間の幅） を制御できる。 これにより 、 幅 と幅 D 2とをほぼ等しくすることができる。
図 3は、 半導体装置 1の他の製造方法を説明するための図解的な断面図である 。 図 3において、 図 2 ( a) ないし図 2 ( e ) に示す各部に対応する部分には、 図 2 ( a ) ないし図 2 ( e ) と同じ参照符号を付して説明を省略する。
この半導体装置 1の製造方法では、 図 2 ( a ) ないし図 2 ( Θ ) を用いて説明 した半導体装置 1の製造方法と異なり、 ハードマスク 2 1の開口 2 l aを介して 、 シリコン基板 2に達する深さを有するトレンチ 4が形成された後、 図 3に矢印 Bで示すように、 P型の不純物イオンが、 トレンチ 4の幅方向に垂直な （長さ方 向に沿う） 内側壁と所定の角度 （わずかな傾斜角） をなすように打ち込まれる。 このとき、 トレンチ 4の内側壁とイオンが打ち込まれる方向とのなす角度を制 御することにより、 トレンチ 4の内側壁のうち、 一定の深さより浅い領域にのみ 、 第 1注入領域 2 3を形成できる。 なぜなら、 イオンは直線的に進んでトレンチ 4の内壁に到達するので、 トレンチ 4の内側壁とイオンが打ち込まれる方向との なす角度がある程度大きくなると、 ハードマスク 2 1に阻まれて、 イオンがトレ ンチ 4の深部に到達できないからである。
その後、 第 2注入領域 2 4を形成する工程 （図 2 ( c ) 参照） 以下の工程を、 上記の製造方法と同様に実施することにより、 図 1に示す半導体装置 1を得るこ とができる。
以上のような製造方法によっても、 リサ一フ層 9とシリコン基板 2とがドリフ ト層 3 (分離領域 3 v) に隔てられた半導体装置 1を得ることができる。
この際、 トレンチ 4の内側壁とイオンが打ち込まれる方向とのなす角度を制御 して、 トレンチ 4の内側壁におけるイオンの到達範囲を制限することにより、 第 1注入領域 2 3の形成範囲を制御できる。 したがって、 半導体装置 1のドリフト 層 3において、 分離領域 3 Vの縦方向の幅 （リサ一フ層 9とシリコン基板 2 (ド レイン領域） との間の幅） D 2を制御できる。
図 4は、 本発明の第 2の実施形態に係る半導体装置の構造を示す図解的な断面 図である。 図 4において、 図 1に示す各部に対応する部分には、 図 1と同じ参照 符号を付して説明を省略する。
この半導体装置 3 1は、 トレンチ 4の幅方向両側の内側壁に沿ってリサ一フ層 9が形成されている。
隣接する 2つのトレンチ 4の間において、 ドリフト層 3は、 各トレンチ 4に沿 つて形成されたリサ一フ層 9の間に介在する部分 3 Hと、 各リサ一フ層 9の下に 潜り込んで、 当該リサ一フ層 9とシリコン基板 2 (ドレイン領域） とを離間する 分離領域 3 vとを備えている。 したがって、 リサ一フ層 9は、 いずれの部分でも シリコン基板 2に接していない。 ドリフト層 3において、 隣接するリサ一フ層 9 の間に介在する部分 3 Hの横方向の幅 （隣接する 2つのリサーフ層 9の間の幅） D 3は、 分離領域 3 vのトレンチ 4の深さ方向に沿う縦方向の幅 （リサ一フ層 9と シリコン基板 2 (ドレイン領域） との間の幅） D 4のほぼ 2倍となっている。 この半導体装置 3 1は、 半導体装置 1と同様、 オン状態のときにベース領域 8 にチャネルを形成し、 ソース電極 1 2とドレイン電極 1 4との間に電流を流すこ とができる。 一方、 半導体装置 3 1がオフ状態のときに、 ドリフト層 3とリサ一 フ層 9とにより形成される P N接合に対して大きな逆バイアスの電圧が印加され ると、 ドリフト層 3とリサ一フ層 9との界面 Sから、 ドリフト層 3およびリサ一 フ層 9へと空乏層が広がる。 これにより、 ドリフト層 3およびリサーフ層 9を完 全に空乏化することができる。
ドリフト層 3において、 幅 D 4が幅！ 3のほぼ 2倍にされていることにより、 空 乏層は界面 Sからドリフト層 3中に、 隣接する他方のリサ一フ層 9側およびシリ コン基板 2側に同じ幅で広がることができる。 したがって、 空乏層における電界 強度を常に均一にすることができるので、 この半導体装置 3 1の耐圧は高い。 この半導体装置 3 1は、 半導体装置 1の製造方法 （図 2 ( a) ないし図 2 ( e ) および図 3参照） と同様の方法により製造できる。 その際、 トレンチ 2 2また はトレンチ 4の内側壁に P型の不純物イオンを注入する工程 （図 2 ( a ) または 図 3参照） において、 当該イオンを、 トレンチ 4の内側壁に対してわずかな傾斜 角をなし、 かつ、 シリコン基板 2に垂直な方向から見て、 トレンチ 2 2 , 4の幅 方向に沿う （長さ方向に垂直な） 2方向から打ち込むものとすることができる。 これにより、 トレンチ 2 2， 4の幅方向両側の内側壁に当該イオンの注入領域 (第 1注入領域 2 3 ) を形成でき、 その後のシリコン基板 2を加熱する工程によ り、 この注入領域からェピ夕キシャル層 1 5へ P型の不純物を拡散させてリサ一 フ層 9を形成できる。
この発明の実施形態の説明は、 以上の通りであるが、 この発明は他の形態で実 施することもできる。 たとえば、 上記の半導体装置 1の製造方法において、 第 1 注入領域 2 3からェピタキシャル層 1 5への P型の不純物の拡散と、 第 2注入領 域 2 4からェピ夕キシャル層 1 5への P型の不純物の拡散とは同時に行われてい るが、 これらは同時に行われる必要はない。 たとえば、 第 1注入領域 2 3からェ ピ夕キシャル層 1 5への P型の不純物の拡散は、 第 1注入領域 2 3を形成した直 後に行い、 第 2注入領域 2 4の形成および第 2注入領域 2 4から.ェピタキシャル 層 1 5への P型の不純物の拡散は、 その後に別途行ってもよい。
第 2の実施形態に係る半導体装置 3 1において、 リサ一フ層 9は、 トレンチ 4 の長さ方向両端部の内側壁にも形成されていてもよい。 すなわち、 トレンチ 4の 内側壁には全周に渡って、 リサ一フ層 9が形成されていてもよい。
この場合、 P型の不純物を、 トレンチ 4の内側壁に対してわずかな傾斜角をな し、 かつ、 シリコン基板 2に垂直な方向から見て、 トレンチ 2 2 , 4の幅方向に 垂直および平行な 4方向から打ち込むことにより、 トレンチ 4のすベての内側壁 に注入領域を形成でき、 その後の加熱工程により、 この注入領域からェピタキシ ャル層 1 5へ P型の不純物を拡散させてリサ一フ層 9を形成できる。 本発明の実施形態について詳細に説明してきたが、 これらは本発明の技術的内 容を明らかにするために用いられた具体例に過ぎず、 本発明はこれらの具体例に 限定して解釈されるべきではなく、 本発明の精神および範囲は添付の請求の範囲 によってのみ限定される。
この出願は、 2 0 0 3年 1 2月 2 6日に日本国特許庁に提出された特願 2 0 0 3 - 4 3 5 2 6 5に対応しており、 この出願の全開示はここに引用により組み込 まれるものとする。

Claims

請求の範囲
1 . 第 1導電型の半導体基板と、
この半導体基板上に設けられ、 上記第 1導電型のドリフト層、 および上記第 1 導電型とは異なる第 2導電型のリサ一フ層を、 上記半導体基板に平行な横方向に 交互に配置してスーパ一ジャンクション構造を形成した半導体層とを含み、 上記リサ一フ層は、 上記半導体層を貫通するトレンチの内側壁に沿って形成さ れており、
上記ドリフト層は、 上記リサ一フ層が上記半導体基板との接触部を有しないよ うに、 上記リサ一ブ層と上記半導体基板との間に介在する分離領域を有する、 半 導体装置。
2 . 上記リサーフ層が、 上記トレンチの幅方向一方側の内側壁に沿って形成され ており、
上記ドリフト層が、 上記トレンチの上記一方側とは異なる他方側の内側壁に沿 つて形成されており、
上記ドリフト層は、 上記トレンチと上記リサーフ層との間に挟まれた部分の横 方向の幅が、 上記分離領域の上記トレンチの深さ方向に沿う縦方向の幅にほぼ等 しくなつている、 請求項 1記載の半導体装置。
3 . 上記リサ一フ層が、 上記トレンチの幅方向両側の内側壁に沿って形成されて おり、
上記ドリフト層は、 隣接する 2つの上記リサ一フ層に挟まれた部分の横方向の 幅が、 上記分離領域の上記トレンチの深さ方向に沿う縦方向の幅のほぼ 2倍にな つている、 請求項 1記載の半導体装置。
4 . 上記ドリフト層および上記リサーフ層に接するように形成された上記第 2導 電型のベース領域と、
上記ベース領域に接するように形成され、 上記べ一ス領域により上記ドリフト 層および上記リサーフ層と隔てられた上記第 1導電型のソース領域と、
上記ソース領域と上記ドリフト層との間のベース領域にゲ一ト絶縁膜を挾んで 対向配置されたゲ一ト電極とをさらに備えている、 請求項 1ないし 3のいずれか に記載の半導体装置。
5 . 第 1導電型の半導体基板上に、 上記第 1導電型のドリフト層、 および上記第 1導電型とは異なる第 2導電型のリサ一フ層を、 上記半導体基板に平行な横方向 に交互に配置してスーパ一ジャンクション構造を形成した半導体層を有する半導 体装置の製造方法であって、
上記第 1導電型の半導体基板の上に、 上記第 1導電型の半導体層を形成するェ 程と、
上記半導体層に、 上記半導体層の途中に至る深さを有するトレンチを形成する 第 1 トレンチ形成工程と、
この第 1 トレンチ形成工程の後、 上記トレンチの内側壁に沿う領域に上記第 2 導電型のリサ一フ層を形成するために、 上記トレンチの内側壁に露出した上記半 導体層に上記第 2導電型の不純物を導入す！)トレンチ内不純物導入工程と、 このトレンチ内不純物導入工程の後、 上記トレンチの深さを上記半導体層を貫 通し上記半導体基板に至る深さにする第 2トレンチ形成工程とを含む、 半導体装 置の製造方法。
6 . 第 1導電型の半導体基板上に、 上記第 1導電型のドリフト層、 および上記第 1導電型とは異なる第 2導電型のリサ一フ層を、 上記半導体基板に平行な横方向 に交互に配置してスーパ一ジャンクション構造を形成した半導体層を有する半導 体装置の製造方法であって、
上記第 1導電型の半導体基板の上に、 上記第 1導電型の半導体層を形成するェ 程と、
上記半導体層を貫通し上記半導体基板に至るトレンチを形成する工程と、 上記トレンチの内側壁に沿う領域に上記第 2導電型のリサーフ層を形成するた めに、 上記トレンチの内側壁に露出した上記半導体層に、 上記第 2導電型の不純 物を、 上記トレンチ内側壁への到達範囲が、 上記トレンチの深さ方向に関して上 記半導体基板が存在する深さより浅い領域に制限されるような傾斜角で打ち込む トレンチ内不純物導入工程とを含む、 半導体装置の製造方法。
7 . 上記トレンチ内不純物導入工程が、 上記トレンチの内側壁に露出した上記半 導体層の表層部に、 上記第 2導電型の不純物を注入する注入工程を含み、 この注入工程の後、 上記リサ一フ層を形成するために、 上記半導体基板を加熱 することにより、 上記半導体層に注入された当該不純物を上記半導体層中に拡散 させる熱拡散工程をさらに含む、 請求項 5または 6記載の半導体装置の製造方法 ο
8 . 上記半導体層の表面に上記第 2導電型の不純物を導入して、 上記リサーフ層 と接する上記第 2導電型のベース領域を形成する工程と、
上記べ一ス領域に上記第 1導電型の不純物を導入して、 上記ベース領域の残部 により上記ドリフト層およびリサ一フ層と隔てられた上記第 1導電型のソース領 域を形成する工程と、
上記ソース領域と上記ドリフト層との間の上記ベース領域に対向するゲート絶 縁膜を形成する工程と、
上記ゲ一ト絶縁膜を挟んで、 上記ソース領域と上記ドリフト層との間の上記べ —ス領域に対向配置されたゲート電極を形成する工程とをさらに含む、 請求項 5 ないし 7のいずれかに記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105529365A (zh) * 2016-01-29 2016-04-27 上海华虹宏力半导体制造有限公司 超级结器件

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102208336B (zh) 2010-03-31 2013-03-13 上海华虹Nec电子有限公司 形成交替排列的p型和n型半导体薄层的工艺方法
TWI405271B (zh) * 2010-12-30 2013-08-11 Anpec Electronics Corp 製作具有超級介面之功率半導體元件之方法
CN102738232B (zh) * 2011-04-08 2014-10-22 无锡维赛半导体有限公司 超结功率晶体管结构及其制作方法
CN103426734A (zh) * 2012-05-14 2013-12-04 北大方正集团有限公司 离子注入方法及设备、场效应管制造方法及场效应管
CN104425598A (zh) * 2013-08-27 2015-03-18 上海华虹宏力半导体制造有限公司 非对称平面栅超级结金属氧化层半导体场效应晶体管及其制作方法
US9748376B2 (en) * 2015-12-21 2017-08-29 Texas Instruments Incorporated Power FET with integrated sensors and method of manufacturing
CN114864696A (zh) * 2022-04-22 2022-08-05 捷捷微电(上海)科技有限公司 一种sjmos器件结构及其制作工艺

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01196859A (ja) * 1988-02-02 1989-08-08 Matsushita Electric Ind Co Ltd Ｍｏｓダイナミックメモリの製造方法
JPH05218415A (ja) * 1992-01-31 1993-08-27 Kawasaki Steel Corp 半導体装置
WO2000005767A1 (en) * 1998-07-23 2000-02-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for fabricating the same
JP2000277733A (ja) * 1999-03-26 2000-10-06 Sanken Electric Co Ltd 絶縁ゲート型電界効果トランジスタ
EP1168455A2 (en) 2000-06-30 2002-01-02 Kabushiki Kaisha Toshiba Power semiconductor switching element
JP2003101022A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 電力用半導体素子

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6358960A (ja) * 1986-08-29 1988-03-14 Mitsubishi Electric Corp 半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01196859A (ja) * 1988-02-02 1989-08-08 Matsushita Electric Ind Co Ltd Ｍｏｓダイナミックメモリの製造方法
JPH05218415A (ja) * 1992-01-31 1993-08-27 Kawasaki Steel Corp 半導体装置
WO2000005767A1 (en) * 1998-07-23 2000-02-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for fabricating the same
JP2000277733A (ja) * 1999-03-26 2000-10-06 Sanken Electric Co Ltd 絶縁ゲート型電界効果トランジスタ
EP1168455A2 (en) 2000-06-30 2002-01-02 Kabushiki Kaisha Toshiba Power semiconductor switching element
JP2003101022A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 電力用半導体素子

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
SAGGIO ET AL.: "MDmesh: Innovative technology for high voltage PowerMOS-FETs", PROCEEDINGS OF THE INTERNATIONAL SYMPOSIUM ON POWER SEMICONDUCTOR DEVICES AND ICS, 22 May 2000 (2000-05-22), pages 65 - 68
See also references of EP1699087A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105529365A (zh) * 2016-01-29 2016-04-27 上海华虹宏力半导体制造有限公司 超级结器件

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