JPH01196859A - Ｍｏｓダイナミックメモリの製造方法 - Google Patents
Ｍｏｓダイナミックメモリの製造方法Info
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- JPH01196859A JPH01196859A JP63023092A JP2309288A JPH01196859A JP H01196859 A JPH01196859 A JP H01196859A JP 63023092 A JP63023092 A JP 63023092A JP 2309288 A JP2309288 A JP 2309288A JP H01196859 A JPH01196859 A JP H01196859A
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- Pending
Links
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- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 19
- 229910052796 boron Inorganic materials 0.000 claims abstract description 19
- 229910052785 arsenic Inorganic materials 0.000 claims abstract description 17
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims abstract description 17
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＯＳダイナミックメモリの製造方法に関する
ものである。
ものである。
従来の技術
従来、シリコン基板に形成した溝の一方の側壁を一つの
ＤＲＡＭセルの電荷蓄積電極として用い、この溝の底部
を対向側壁に形成された他ＤＲＡＭセルの電荷蓄積電極
との分離領域とする構造で、電荷蓄積電極をｎ＋層、ｐ
十層の二重不純物導入層で形成する場合（通常、ＨＩ−
Ｃ構造と略称される）においては、不純物導入１分離部
形成工程は、以下に示す方法がとられていた。第３図に
その工程例を示す。０）まず、何らかの方法でシリコン
基板に溝を掘ったのち、斜めイオン注入等で、側壁にホ
ウ素を導入する（第３図（ＩＬ） ）。（２）次に側壁
部にｎ ＋ ｐ＋の二重層を形成するために、斜めイオ
ン注入等で側ＷＫヒ素を導入する。この際、溝底にもヒ
素が入る。（３）この後、溝底のヒ素含有層を除去する
ために、溝を掘下げる（第３図（Ｃ））。（４）最後に
、分離耐圧を制御するために、溝底に。。イオン注入で
ホウ素を導入する。
ＤＲＡＭセルの電荷蓄積電極として用い、この溝の底部
を対向側壁に形成された他ＤＲＡＭセルの電荷蓄積電極
との分離領域とする構造で、電荷蓄積電極をｎ＋層、ｐ
十層の二重不純物導入層で形成する場合（通常、ＨＩ−
Ｃ構造と略称される）においては、不純物導入１分離部
形成工程は、以下に示す方法がとられていた。第３図に
その工程例を示す。０）まず、何らかの方法でシリコン
基板に溝を掘ったのち、斜めイオン注入等で、側壁にホ
ウ素を導入する（第３図（ＩＬ） ）。（２）次に側壁
部にｎ ＋ ｐ＋の二重層を形成するために、斜めイオ
ン注入等で側ＷＫヒ素を導入する。この際、溝底にもヒ
素が入る。（３）この後、溝底のヒ素含有層を除去する
ために、溝を掘下げる（第３図（Ｃ））。（４）最後に
、分離耐圧を制御するために、溝底に。。イオン注入で
ホウ素を導入する。
以上の手続きで上記構造を実現していた。
発明が解決しようとする課題
従来の方法によると、溝底再掘下げ（第３図（０＞の工
程）の制御性が充分得られないという理由で、溝底のヒ
素含有層だけでなく、ホウ素含有層までも除去してしま
う虞れがあり、最終的に溝底にホウ素を０６注入で導入
した後も、第３図（ｄ）の２４の部分にｐ型の低濃度層
ができてしまう。第４図はＤＲＡＭセルとして最後まで
作り上げた場合の一例であるが、考古掘下げによって生
じたホウ素低濃領域３０が残る。ＤＲＡＭの動作時には
、第４図３３に示すポリシリコンプレート電極に正電圧
が加えられるため、３ｏの部分の空乏層が犬きく広がる
。この空乏層の伸びは、基板とトランジスタ形成部の電
気抵抗を高くするため、トランジスタのバックゲート電
位が不安定になる。これは、トランジスタのサブスレシ
ヲルド電流ヲ増ス等の問題を引起す。
程）の制御性が充分得られないという理由で、溝底のヒ
素含有層だけでなく、ホウ素含有層までも除去してしま
う虞れがあり、最終的に溝底にホウ素を０６注入で導入
した後も、第３図（ｄ）の２４の部分にｐ型の低濃度層
ができてしまう。第４図はＤＲＡＭセルとして最後まで
作り上げた場合の一例であるが、考古掘下げによって生
じたホウ素低濃領域３０が残る。ＤＲＡＭの動作時には
、第４図３３に示すポリシリコンプレート電極に正電圧
が加えられるため、３ｏの部分の空乏層が犬きく広がる
。この空乏層の伸びは、基板とトランジスタ形成部の電
気抵抗を高くするため、トランジスタのバックゲート電
位が不安定になる。これは、トランジスタのサブスレシ
ヲルド電流ヲ増ス等の問題を引起す。
本発明は、上記課題を解決するものである。
課題を解決するための手段
本発明のＭＯＳダイナミックメモリの製造方法は、シリ
コン基板に形成した溝の一方の側壁を一つのＤＲＡＭセ
ルの電荷蓄積電極として用い、この溝の底部を、対向側
壁に形成された他ＤＲＡＭセルの電荷蓄積電極との分離
領域とする構造で、電荷蓄積電極＝ｉｎ 層、ｐ 層
の二重不純物導入層で形成する場合、不純物導入２分離
部形成をｎ＋層形成用にヒ素全側壁に導入し、次に溝底
を再び掘り下げて底部のヒ素含有層を除去したのち、側
壁に９層形成用のホウ素を導入する順序で行なうことを
特徴とするものである。
コン基板に形成した溝の一方の側壁を一つのＤＲＡＭセ
ルの電荷蓄積電極として用い、この溝の底部を、対向側
壁に形成された他ＤＲＡＭセルの電荷蓄積電極との分離
領域とする構造で、電荷蓄積電極＝ｉｎ 層、ｐ 層
の二重不純物導入層で形成する場合、不純物導入２分離
部形成をｎ＋層形成用にヒ素全側壁に導入し、次に溝底
を再び掘り下げて底部のヒ素含有層を除去したのち、側
壁に９層形成用のホウ素を導入する順序で行なうことを
特徴とするものである。
作用
このような本発明の方法の手順によれば、ホウ素低濃度
領域の発生という問題は解消される。
領域の発生という問題は解消される。
実施例
以下、本発明の一実施例方法を説明する。第２図が、第
１図に示される工程（後述）を経て形成されるＭＯＳダ
イナミックメモリセルの実施例である。第２図において
、１はシリコン基板、２はヒ素導入層、２Ｎ 、 ２ｂ
は２つのＤＲＡＭセルの相対向する電荷蓄積電極、８は
ｐ 層、１０は分離ホウ素導入層、１１はポリシリコン
プレート電極、１２は絶縁膜、１３はＭＯＳ）ランジス
タのゲートポリシリコン、１４はＭＯＳ）ランジスタの
ソース／ドレイン層、１６はピット線−容量電極分離層
、１６はビット線である。第２図中の２１Ｌ。
１図に示される工程（後述）を経て形成されるＭＯＳダ
イナミックメモリセルの実施例である。第２図において
、１はシリコン基板、２はヒ素導入層、２Ｎ 、 ２ｂ
は２つのＤＲＡＭセルの相対向する電荷蓄積電極、８は
ｐ 層、１０は分離ホウ素導入層、１１はポリシリコン
プレート電極、１２は絶縁膜、１３はＭＯＳ）ランジス
タのゲートポリシリコン、１４はＭＯＳ）ランジスタの
ソース／ドレイン層、１６はピット線−容量電極分離層
、１６はビット線である。第２図中の２１Ｌ。
２ｂ、８，１０を形成する際に本発明に係る方法が用い
られる。
られる。
第２図に示される構造は、Ｓ、Ｃ，Ｃ，構造として知ら
れる形式のダイナミックメモリセルである。その概要は
、基板上で、薄い溝で区画されたシリコンブロックの各
々の表面にスイッチング・トランジスタが配置され、各
シリコンブロックの周辺側壁が薄い絶縁膜を介して、溝
に埋め込まれたプレート電極１１との間で、記憶容量を
構成される、というものである。この構造の場合、従来
例の方法で作ると、空乏層が各シリコンブロックの内側
へ向って伸び、各シリコンブロックが載る基板の電位で
各ブロックの表面のトランジスタのバックバイアスを固
定できなくなる。特にこのブロックが小さくなると、周
囲から伸びた空乏層が完全につながってしまう。本発明
では、この虞れが解決される。
れる形式のダイナミックメモリセルである。その概要は
、基板上で、薄い溝で区画されたシリコンブロックの各
々の表面にスイッチング・トランジスタが配置され、各
シリコンブロックの周辺側壁が薄い絶縁膜を介して、溝
に埋め込まれたプレート電極１１との間で、記憶容量を
構成される、というものである。この構造の場合、従来
例の方法で作ると、空乏層が各シリコンブロックの内側
へ向って伸び、各シリコンブロックが載る基板の電位で
各ブロックの表面のトランジスタのバックバイアスを固
定できなくなる。特にこのブロックが小さくなると、周
囲から伸びた空乏層が完全につながってしまう。本発明
では、この虞れが解決される。
に示す手順にする。即ち、まず伺らかの方法でシリコン
溝を掘ったのち、斜めイオン注入５等で、側壁にヒ素を
導入する。この際、溝底にもヒ素含有層ができる（第１
図（ａ））。次に、溝底のヒ素含有層を除去するために
、溝底を掘下げる６（第１図（ｂ））。この後、斜めイ
オン注入７等で側壁にホウ素を導入し、側壁部に”ｊｐ
の二重層２，８を形成する（第１図（Ｃ））。最後
に、分離耐圧を制御するために、溝底に０８イオン注入
でホウ素を導入りする。以上の手順によれば、上記した
問題点（第４図の３０に示されるホウ素低濃度領域の発
生）は解決される（第１図（０）あるいは（＋１）より
明白）。なお、第１図中３，４はトレンチ・エツチング
・マスクである。
溝を掘ったのち、斜めイオン注入５等で、側壁にヒ素を
導入する。この際、溝底にもヒ素含有層ができる（第１
図（ａ））。次に、溝底のヒ素含有層を除去するために
、溝底を掘下げる６（第１図（ｂ））。この後、斜めイ
オン注入７等で側壁にホウ素を導入し、側壁部に”ｊｐ
の二重層２，８を形成する（第１図（Ｃ））。最後
に、分離耐圧を制御するために、溝底に０８イオン注入
でホウ素を導入りする。以上の手順によれば、上記した
問題点（第４図の３０に示されるホウ素低濃度領域の発
生）は解決される（第１図（０）あるいは（＋１）より
明白）。なお、第１図中３，４はトレンチ・エツチング
・マスクである。
発明の効果
本発明によれば、きわめて簡易な処理により、考古掘下
げによって生じるホウ素低濃度領域をなくすことができ
、ＭＯＳダイナミックメモリの製造方法として実用的に
きわめて有用である。
げによって生じるホウ素低濃度領域をなくすことができ
、ＭＯＳダイナミックメモリの製造方法として実用的に
きわめて有用である。
第１図は本発明の一実施例方法を示す工程図、第２図は
本工程を用いて構成したダイナミックメモリセルの断面
図、第３図は従来の方法を示す工程図、第４図は同従来
の工程を用いて構成したダイナミックメモリセルの断面
図である。
本工程を用いて構成したダイナミックメモリセルの断面
図、第３図は従来の方法を示す工程図、第４図は同従来
の工程を用いて構成したダイナミックメモリセルの断面
図である。
１・・・・・・シリコン基板、２・・・・・・ヒ素導入
層、８・・・・・・ｐ層、１ｏ・・・・・・分離ホウ素
導入層、１１・・・・・・プレート電極、１２・・・・
・・絶縁膜、１３・・・・・・ゲート層、１４・・・・
・・ソース／ドレイン層、１６・・・・・・ビット線−
容量電極分離層、１６・・・・・・ビット線。
層、８・・・・・・ｐ層、１ｏ・・・・・・分離ホウ素
導入層、１１・・・・・・プレート電極、１２・・・・
・・絶縁膜、１３・・・・・・ゲート層、１４・・・・
・・ソース／ドレイン層、１６・・・・・・ビット線−
容量電極分離層、１６・・・・・・ビット線。
代理人の氏名 弁理士 中 尾 敏 男 ほか１名２７
−−− 見 馨 農 第４図
−−− 見 馨 農 第４図
Claims (1)
- シリコン基板に形成した溝の一方の側壁を一つのＤＲ
ＡＭセルの電荷蓄積電極として用い、この溝の底部を、
対向側壁に形成された他ＤＲＡＭセルの電荷蓄積電極と
の分離領域とする構造で、電荷蓄積電極をｎ＾＋層、ｐ
＾＋層の二重不純物導入層で形成する場合、不純物導入
、分離部形成をｎ＾＋層形成用にヒ素を側壁に導入し、
次に溝底を再び掘り下げて底部のヒ素含有層を除去した
のち、側壁にｐ＾＋層形成用のホウ素を導入する順序で
行なうＭＯＳダイナミックメモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63023092A JPH01196859A (ja) | 1988-02-02 | 1988-02-02 | Ｍｏｓダイナミックメモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63023092A JPH01196859A (ja) | 1988-02-02 | 1988-02-02 | Ｍｏｓダイナミックメモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01196859A true JPH01196859A (ja) | 1989-08-08 |
Family
ID=12100791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63023092A Pending JPH01196859A (ja) | 1988-02-02 | 1988-02-02 | Ｍｏｓダイナミックメモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01196859A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170551A (ja) * | 1988-12-23 | 1990-07-02 | Sharp Corp | 半導体装置の製造方法 |
| WO2005064685A1 (ja) * | 2003-12-26 | 2005-07-14 | Rohm Co., Ltd. | 半導体装置およびその製造方法 |
| US7598586B2 (en) | 2004-12-24 | 2009-10-06 | Rohm Co., Ltd. | Semiconductor device and production method therefor |
-
1988
- 1988-02-02 JP JP63023092A patent/JPH01196859A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170551A (ja) * | 1988-12-23 | 1990-07-02 | Sharp Corp | 半導体装置の製造方法 |
| WO2005064685A1 (ja) * | 2003-12-26 | 2005-07-14 | Rohm Co., Ltd. | 半導体装置およびその製造方法 |
| EP1699087A1 (en) * | 2003-12-26 | 2006-09-06 | Rohm Co., Ltd. | Semiconductor device and its manufacturing method |
| EP1699087A4 (en) * | 2003-12-26 | 2008-07-09 | Rohm Co Ltd | SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME |
| US7598586B2 (en) | 2004-12-24 | 2009-10-06 | Rohm Co., Ltd. | Semiconductor device and production method therefor |
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