JPH0370904B2 - - Google Patents
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- JPH0370904B2 JPH0370904B2 JP60018593A JP1859385A JPH0370904B2 JP H0370904 B2 JPH0370904 B2 JP H0370904B2 JP 60018593 A JP60018593 A JP 60018593A JP 1859385 A JP1859385 A JP 1859385A JP H0370904 B2 JPH0370904 B2 JP H0370904B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、１トランジスタ−１キヤパシタより
なるMOS型ダイナミツクメモリーの微細化に伴
なう信号量の減少を抑制しながらも、高集積化を
達成することが可能なメモリセルの製造方法に関
するものである。
なるMOS型ダイナミツクメモリーの微細化に伴
なう信号量の減少を抑制しながらも、高集積化を
達成することが可能なメモリセルの製造方法に関
するものである。
従来、１トランジスタ−１キヤパシタよりなる
MOS型ダイナミツクメモリーのメモリセルは、
第１０図に示すような構造が主なものであつた。
すなわち、第１０図において、例としてＮチヤン
ネルMOS型メモリセルとすると、１０はＰ型シ
リコン単結晶基板、１１は素子間を分離するため
の厚い酸化膜、１２はゲート酸化膜、１３はゲー
ト電極、１４はキヤパシタ電極、１５はソース・
ドレインのN+層、１６は所定の不純物濃度を持
つたソース・ドレイン領域１５に終るＮ層であ
り、その働きはゲート電極１３の下部シリコン基
板表面にチヤンネルが誘起されることにより、キ
ヤパシタ部が所定の電位まで充電、もしくは放電
されることにより、信号量として外部回路へ伝達
される。従つてキヤパシタ部への充電時、放電時
の信号量の差はキヤパシタ部の容量によつて決定
される。いわゆる“High”状態と“Low”状態
との電位差はキヤパシタ容量によつて決まるとい
える。
MOS型ダイナミツクメモリーのメモリセルは、
第１０図に示すような構造が主なものであつた。
すなわち、第１０図において、例としてＮチヤン
ネルMOS型メモリセルとすると、１０はＰ型シ
リコン単結晶基板、１１は素子間を分離するため
の厚い酸化膜、１２はゲート酸化膜、１３はゲー
ト電極、１４はキヤパシタ電極、１５はソース・
ドレインのN+層、１６は所定の不純物濃度を持
つたソース・ドレイン領域１５に終るＮ層であ
り、その働きはゲート電極１３の下部シリコン基
板表面にチヤンネルが誘起されることにより、キ
ヤパシタ部が所定の電位まで充電、もしくは放電
されることにより、信号量として外部回路へ伝達
される。従つてキヤパシタ部への充電時、放電時
の信号量の差はキヤパシタ部の容量によつて決定
される。いわゆる“High”状態と“Low”状態
との電位差はキヤパシタ容量によつて決まるとい
える。
上記のような１トランジスタ−１キヤパシタ構
成をもつたメモリセルを微細化して行く際問題と
なるのは、キヤパシタ部の面積が小さくなつて必
要な信号の電位差を得るためのキヤパシタ容量が
十分でなくなることである。
成をもつたメモリセルを微細化して行く際問題と
なるのは、キヤパシタ部の面積が小さくなつて必
要な信号の電位差を得るためのキヤパシタ容量が
十分でなくなることである。
本発明は、このような問題を解決するためにな
されたもので、メモリセルの微細化に対しても、
必要で十分なキヤパシタ容量を確保出来るメモリ
セルを製造する方法を得ることを目的とする。
されたもので、メモリセルの微細化に対しても、
必要で十分なキヤパシタ容量を確保出来るメモリ
セルを製造する方法を得ることを目的とする。
本発明に係る半導体装置の製造方法は、シリコ
ン基板にトランジスタを形成した後、このトラン
ジスタ上にシリコン酸化膜を成長させ、次にこの
シリコン酸化膜の一部を除去してシリコン基板の
ソース・ドレイン領域に溝を加工し、この溝の内
面と上記トランジスタの上部を利用して、３層ポ
リ構造でコンデンサを積み上げたものである。
ン基板にトランジスタを形成した後、このトラン
ジスタ上にシリコン酸化膜を成長させ、次にこの
シリコン酸化膜の一部を除去してシリコン基板の
ソース・ドレイン領域に溝を加工し、この溝の内
面と上記トランジスタの上部を利用して、３層ポ
リ構造でコンデンサを積み上げたものである。
この発明においては、溝の内面及びトランジス
タの上部を利用してコンデンサを形成しているか
ら、面積を拡げることができ、メモリセルを微細
化しても容量が小さくなることがない。
タの上部を利用してコンデンサを形成しているか
ら、面積を拡げることができ、メモリセルを微細
化しても容量が小さくなることがない。
以下、本発明によるメモリセルの製造方法の一
実施例を、第１図から第９図に示した断面図をも
とに説明する。第１図において、１はＰ型シリコ
ン単結晶基板、２は部分的に形成した素子間分離
用の厚い酸化膜である。この後、第２図に示すよ
うに、厚い酸化膜２以外の部分に、MOSトラン
ジスタのゲート絶縁膜及びキヤパシタ部の絶縁膜
となるべき、厚さ150〜400Åの薄い酸化膜３を形
成する。次に、ゲート絶縁膜上にリン又は砒素を
含んだ多結晶シリコン膜又はモリブデンやタング
ステンといつた高融点金属或いはそのシリコン化
合物等の低抵抗物質で、所望のパターンに形成
し、ゲート電極４とする。（第３図）こうしてゲ
ート電極４を形成した後、全面に砒素をイオン注
入することによつてゲート電極に対して、自己整
合的にソース・ドレイン層５となるべきN+層が
形成される。（第４図） 次に、基板全面に気相成長法により3000Å〜
6000Å程度のシリコン酸化膜６を成長させ、通常
の写真製版及びエツチングによつて、一部分のシ
リコン酸化膜を除去して、シリコン基板を露出さ
せる。（第５図）次に、第６図に示す如くシリコ
ン基板の露出した部分を通常の反応性イオンエツ
チングによりエツチング除去して、シリコン基板
に深さ２〜6μm程度の溝部を形成する。こうして
溝を形成した後、第７図のように、リン或いは砒
素を含んだ第２層目の多結晶シリコン膜７を形成
して、所望のパターンに加工する。この際、シリ
コン基板に形成された溝部の内壁はシリコン基板
が露出しており、形成した多結晶シリコン膜７
は、この溝部の内壁及び底部で、シリコン基板と
良好なオーミツクコンタクトが得られる。次に、
多結晶シリコン膜に含まれたリン又は砒素を括性
化させて抵抗を下げるため、約900℃程度で熱処
理を行なうことにより、多結晶シリコン膜の抵抗
は下がると同時に、多結晶シリコン膜から、リン
又は砒素の不純物がシリコン基板へ拡散してN+
層を形成し、前工程で形成していたソースドレイ
ンのN+層と絡がる。この後、第８図のように再
び気相成長法によつて基板上全体に100〜200Åの
薄いシリコン酸化膜を成長させてキヤパシタ部の
絶縁膜８とする。
実施例を、第１図から第９図に示した断面図をも
とに説明する。第１図において、１はＰ型シリコ
ン単結晶基板、２は部分的に形成した素子間分離
用の厚い酸化膜である。この後、第２図に示すよ
うに、厚い酸化膜２以外の部分に、MOSトラン
ジスタのゲート絶縁膜及びキヤパシタ部の絶縁膜
となるべき、厚さ150〜400Åの薄い酸化膜３を形
成する。次に、ゲート絶縁膜上にリン又は砒素を
含んだ多結晶シリコン膜又はモリブデンやタング
ステンといつた高融点金属或いはそのシリコン化
合物等の低抵抗物質で、所望のパターンに形成
し、ゲート電極４とする。（第３図）こうしてゲ
ート電極４を形成した後、全面に砒素をイオン注
入することによつてゲート電極に対して、自己整
合的にソース・ドレイン層５となるべきN+層が
形成される。（第４図） 次に、基板全面に気相成長法により3000Å〜
6000Å程度のシリコン酸化膜６を成長させ、通常
の写真製版及びエツチングによつて、一部分のシ
リコン酸化膜を除去して、シリコン基板を露出さ
せる。（第５図）次に、第６図に示す如くシリコ
ン基板の露出した部分を通常の反応性イオンエツ
チングによりエツチング除去して、シリコン基板
に深さ２〜6μm程度の溝部を形成する。こうして
溝を形成した後、第７図のように、リン或いは砒
素を含んだ第２層目の多結晶シリコン膜７を形成
して、所望のパターンに加工する。この際、シリ
コン基板に形成された溝部の内壁はシリコン基板
が露出しており、形成した多結晶シリコン膜７
は、この溝部の内壁及び底部で、シリコン基板と
良好なオーミツクコンタクトが得られる。次に、
多結晶シリコン膜に含まれたリン又は砒素を括性
化させて抵抗を下げるため、約900℃程度で熱処
理を行なうことにより、多結晶シリコン膜の抵抗
は下がると同時に、多結晶シリコン膜から、リン
又は砒素の不純物がシリコン基板へ拡散してN+
層を形成し、前工程で形成していたソースドレイ
ンのN+層と絡がる。この後、第８図のように再
び気相成長法によつて基板上全体に100〜200Åの
薄いシリコン酸化膜を成長させてキヤパシタ部の
絶縁膜８とする。
この後、第９図のように第３層目のリン又は砒
素を含んだ多結晶シリコン膜をその膜が、第８図
での溝の幅ｔの1/2以上になるように形成して、
キヤパシタ部の片側の電極９とすることによつ
て、１トランジスタ−１キヤパシタのメモリセル
が完成する。後は通常のシリコン集積回路の製造
方法に従つて、最終の表面保護膜の形成まで行な
うことによつてMOS型ダイナミツクメモリーが
出来上がる。
素を含んだ多結晶シリコン膜をその膜が、第８図
での溝の幅ｔの1/2以上になるように形成して、
キヤパシタ部の片側の電極９とすることによつ
て、１トランジスタ−１キヤパシタのメモリセル
が完成する。後は通常のシリコン集積回路の製造
方法に従つて、最終の表面保護膜の形成まで行な
うことによつてMOS型ダイナミツクメモリーが
出来上がる。
以上の説明からわかるように、この発明によれ
ば、シリコン基板に溝を加工し、この溝の内面と
トランジスタの上部を利用して、３層ポリ構造で
コンデンサを積み上げたから、面積を拡げること
ができ、メモリセルを微細化しても容量が小さく
ならず、高集積度のメモリを得ることができる。
ば、シリコン基板に溝を加工し、この溝の内面と
トランジスタの上部を利用して、３層ポリ構造で
コンデンサを積み上げたから、面積を拡げること
ができ、メモリセルを微細化しても容量が小さく
ならず、高集積度のメモリを得ることができる。
第１図、第２図、第３図、第４図、第５図、第
６図、第７図、第８図及び第９図は本発明による
メモリセルの製造工程順序を示す断面図、第１０
図は従来の構造をもつたメモリセルの断面図であ
る。 図中、１はシリコン基板、２は素子間分離用酸
化膜、３はゲート絶縁膜、４はゲート電極、５は
ソース・ドレイン層、６はシリコン酸化膜、７は
第２層目の多結晶シリコン膜、８はキヤパシタ部
の絶縁膜、９は第３層目の多結晶シリコン膜。な
お、図中、同一符号は同一又は成当部分を示す。
６図、第７図、第８図及び第９図は本発明による
メモリセルの製造工程順序を示す断面図、第１０
図は従来の構造をもつたメモリセルの断面図であ
る。 図中、１はシリコン基板、２は素子間分離用酸
化膜、３はゲート絶縁膜、４はゲート電極、５は
ソース・ドレイン層、６はシリコン酸化膜、７は
第２層目の多結晶シリコン膜、８はキヤパシタ部
の絶縁膜、９は第３層目の多結晶シリコン膜。な
お、図中、同一符号は同一又は成当部分を示す。
Claims (1)
- １ シリコン単結晶基板上に、部分的に厚い酸化
膜を形成する第１工程と、前記厚い酸化膜以外の
シリコン単結晶領域に、薄いゲート酸化膜を形成
する第２工程と、前記薄いゲート酸化膜上にリン
又はボロンを含んだ多結晶シリコン或いは、モリ
ブデン又はタングステン等の高融点金属やそのシ
リコン化合物よりなるゲート電極を、所望のパタ
ーンに形成する第３工程と、前記ゲート電極をマ
スクとして、リン又は砒素をイオン注入してソー
スドレイン領域を形成する第４工程と、前記半導
体基板上全体に気相成長法により、シリコン酸化
膜又はリンを含んだシリコン酸化膜を形成して、
前記ソース・ドレイン領域上の一部において当該
シリコン酸化膜をエツチング除去してシリコン基
板表面を露出させる第５工程と、前記シリコン酸
化膜又はシリコン酸化膜上のフオトレジストをマ
スクとして前記露出した部分のシリコン基板をエ
ツチングし、シリコン基板に溝部を形成する第６
工程と、前記基板上にリン又は砒素を含んだ多結
晶シリコン層を形成し、所望のパターンに加工す
る第７工程と、前記第７工程を終了した基板上に
気相成長法で、薄いシリコン酸化膜を形成する第
８工程と、前記第８工程を終了した基板上に第３
層目のリン又は砒素を含んだ多結晶シリコン膜を
形成し、前記第６工程で形成した溝部を埋め込む
第９工程とからなることを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60018593A JPS61177771A (ja) | 1985-02-04 | 1985-02-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60018593A JPS61177771A (ja) | 1985-02-04 | 1985-02-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61177771A JPS61177771A (ja) | 1986-08-09 |
| JPH0370904B2 true JPH0370904B2 (ja) | 1991-11-11 |
Family
ID=11975933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60018593A Granted JPS61177771A (ja) | 1985-02-04 | 1985-02-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61177771A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120070A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体記憶装置 |
| JPS63146461A (ja) * | 1986-12-10 | 1988-06-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01287956A (ja) * | 1987-07-10 | 1989-11-20 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH02116160A (ja) * | 1988-10-26 | 1990-04-27 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JP2794750B2 (ja) * | 1989-03-07 | 1998-09-10 | 日本電気株式会社 | 半導体メモリセルとその製造方法 |
| KR930007194B1 (ko) * | 1990-08-14 | 1993-07-31 | 삼성전자 주식회사 | 반도체 장치 및 그 제조방법 |
-
1985
- 1985-02-04 JP JP60018593A patent/JPS61177771A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61177771A (ja) | 1986-08-09 |
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