JPS62142363A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
- Publication number
- JPS62142363A JPS62142363A JP28468885A JP28468885A JPS62142363A JP S62142363 A JPS62142363 A JP S62142363A JP 28468885 A JP28468885 A JP 28468885A JP 28468885 A JP28468885 A JP 28468885A JP S62142363 A JPS62142363 A JP S62142363A
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- oxide film
- memory gate
- film
- memory device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、メモリｙ Ｈ部に電荷を蓄積して肥土ａ
動作を行うＭＮＯＳ （Ｍｅｔａｌ Ｎ１ｔｒｉｄｅ
Ｏｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型１ｑ
１体記憶装置およびその製造方法に関する。
動作を行うＭＮＯＳ （Ｍｅｔａｌ Ｎ１ｔｒｉｄｅ
Ｏｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型１ｑ
１体記憶装置およびその製造方法に関する。
第３図は従来の半導体記憶装置を示す断面図であり、図
において、＋１１は半導体基板、（２）は素子分離領域
、（３ａ）は２０人程度の極めて薄い酸化膜、（旧））
は３００ 人〜５００ へ程度の窒化膜、（４）は３５
００人程度０ポリシリコン膜でなるメモリゲート電極、
（５ａ）はｎ°拡散領域、（６）はメモリゲート部であ
る。
において、＋１１は半導体基板、（２）は素子分離領域
、（３ａ）は２０人程度の極めて薄い酸化膜、（旧））
は３００ 人〜５００ へ程度の窒化膜、（４）は３５
００人程度０ポリシリコン膜でなるメモリゲート電極、
（５ａ）はｎ°拡散領域、（６）はメモリゲート部であ
る。
次にｖｊ作について説明する。メモリゲート部（６）は
素子分１ｉ１１領域（２）によって隣接するメモリセル
と電気的に絶縁されている。メモリゲート電極（４）に
高い電圧を印加すると、極めて薄い酸化膜（３ａ）を通
して窒化膜（３ｈ）中に電子が蓄積または放出され、そ
の結果、メモリゲート部（６）のしきい値電圧を変化さ
せる。このしきい値電圧の高低に応して、“ｌ”または
“Ｏ”を肥土なさせることができる。
素子分１ｉ１１領域（２）によって隣接するメモリセル
と電気的に絶縁されている。メモリゲート電極（４）に
高い電圧を印加すると、極めて薄い酸化膜（３ａ）を通
して窒化膜（３ｈ）中に電子が蓄積または放出され、そ
の結果、メモリゲート部（６）のしきい値電圧を変化さ
せる。このしきい値電圧の高低に応して、“ｌ”または
“Ｏ”を肥土なさせることができる。
［発明が解決しようとする問題点］
従来の半２９体記憶＝２は以りのように構成されている
ので１．η込み下夕よび消去時にメモリゲート電極（４
）に＝１′−導体ｊ１（板（１）中より窒化膜（３ｂ）
に多ヱの電荷がトンネル遷移を起こすのに部分な電圧を
印加ずろ必要があるが、ｎ゛拡１１シ領域（５ａ）間の
耐圧はメモリゲート電極（４）への印加電圧より低いと
いう問題点があった。
ので１．η込み下夕よび消去時にメモリゲート電極（４
）に＝１′−導体ｊ１（板（１）中より窒化膜（３ｂ）
に多ヱの電荷がトンネル遷移を起こすのに部分な電圧を
印加ずろ必要があるが、ｎ゛拡１１シ領域（５ａ）間の
耐圧はメモリゲート電極（４）への印加電圧より低いと
いう問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ｎ゛拡散領域間の耐圧が高く、かつ電荷の自
然放出の少ない半導体記４ｇ装置を得ることを目的とす
る。
たもので、ｎ゛拡散領域間の耐圧が高く、かつ電荷の自
然放出の少ない半導体記４ｇ装置を得ることを目的とす
る。
また、この発明の別の発明は、ｎ°拡散領域間の耐圧を
上げるとともに蓄えられた電荷の自然放出を防ぐことの
できる半導体記憶装置の製造方法を得ることを目的とす
る。
上げるとともに蓄えられた電荷の自然放出を防ぐことの
できる半導体記憶装置の製造方法を得ることを目的とす
る。
この発明に係る半導体記憶装置は、メモリゲート部の横
に形成された第３の酸化膜と、この酸化膜の下に形成さ
れたｎ〜拡散領域とを有するものである。
に形成された第３の酸化膜と、この酸化膜の下に形成さ
れたｎ〜拡散領域とを有するものである。
また、この発明の別の発明に係る半導体記憶装置の′Ｐ
Ａ造方法は、リンなどの不純物を注入してｎ−拡散領域
を形成する工程と、半導体基板を酸化することによって
第３の酸化膜を形成する工程とを含むものである。
Ａ造方法は、リンなどの不純物を注入してｎ−拡散領域
を形成する工程と、半導体基板を酸化することによって
第３の酸化膜を形成する工程とを含むものである。
この発明におけるｎ−拡散領域はｎ゛拡散領域間の耐圧
を高くし、第３の酸化膜は蓄積された電荷の自然放出を
防（。
を高くし、第３の酸化膜は蓄積された電荷の自然放出を
防（。
また、この発明の別の発明におけるイオン注入工程はｎ
−拡散領域を形成せしめてｎ゛拡散領域間の６（圧を高
め、第３の酸化膜の形成工程は第３の酸化■りを形成せ
しめて蓄積された電荷の自然放出を隅面する。
−拡散領域を形成せしめてｎ゛拡散領域間の６（圧を高
め、第３の酸化膜の形成工程は第３の酸化■りを形成せ
しめて蓄積された電荷の自然放出を隅面する。
１実施例］
以下、この発明の一実施例を図について説明する。第１
図において、ｉｌ＋は半導体ノ書板、（２）は素子分ｉ
′、１１領域、（３ａ）は半導体基板（１）上に形成さ
れた薄い酸化膜、（３ｂ）は酸化膜（３ａＬＩ＝に形成
された窒化膜、（３０は窒化膜（３ｂ）−１：に形成さ
れた酸化膜、（３ｄ）は酸化膜（３，Ｉ）、窒化膜（３
ｂ） および酸化膜（３ｃ）の横に形成された酸化膜、
（４）は酸化膜（３ｃ） Ｊ−に形成されたメモリゲー
ト７Ｓ極、（５ａ）はｎ゛拡散領域、（５ｂ）は酸化膜
（３ｄ）の下に形成されたｎ−拡散領域、（６）はメモ
リゲート部である。メモリゲート部（６）は、いわゆる
トライゲート構造を有する。また、メモリゲート部（６
）は、いわゆる５ＯＮＯ３構造となっている。
図において、ｉｌ＋は半導体ノ書板、（２）は素子分ｉ
′、１１領域、（３ａ）は半導体基板（１）上に形成さ
れた薄い酸化膜、（３ｂ）は酸化膜（３ａＬＩ＝に形成
された窒化膜、（３０は窒化膜（３ｂ）−１：に形成さ
れた酸化膜、（３ｄ）は酸化膜（３，Ｉ）、窒化膜（３
ｂ） および酸化膜（３ｃ）の横に形成された酸化膜、
（４）は酸化膜（３ｃ） Ｊ−に形成されたメモリゲー
ト７Ｓ極、（５ａ）はｎ゛拡散領域、（５ｂ）は酸化膜
（３ｄ）の下に形成されたｎ−拡散領域、（６）はメモ
リゲート部である。メモリゲート部（６）は、いわゆる
トライゲート構造を有する。また、メモリゲート部（６
）は、いわゆる５ＯＮＯ３構造となっている。
次に製造工程について説明する。まず、第２図（ａ＋に
示すように半導体基板（１）に素子分＾１１領域（２）
を形成した後、第２図（ｂｌに示すように２０人程度の
極めて薄い酸化膜（３ａ）を形成し、さらにその上に３
００人〜５００ 程度度の窒化膜（３ｂ）を形成する（
第２図（Ｃ）参照）。続いて、第２図（ｄｉに示すよう
にメモリゲートに相当する部分をフォトレジスト（７）
で覆い、第２図ｔｅｌに示すようにリンなどの不純物を
イオン注入してｎ−拡散領域（５ｂ）を形成する。次に
、第２図（ｆｌに示すようにフォトレジスト（７）をマ
スクとして窒化膜（３ｂ）をエツチングし、第２図（ｇ
ｌに示すようにフォトレジスト（７）を取り去り酸化す
る。このとき、酸化膜（３ｃ）および（３ｄ）が形成さ
れる。次に、第２図ｆｔ１に示すようにメモリゲ−［−
電極（４）となるポリシリコン膜を形成し、第２図ｆｔ
１に示すようにフナｌ−レジストでポリシリコン膜をパ
ターニングしエツチングしてメモリゲート電ｊ７４ （
４１を形成した後、第２図０１に示すようにメモリゲー
ト電極（４）をマスクとして酸化膜（３ｄ）をエツチン
グする。次に、第２図＋に＋に示すようにヒ素などの不
純物を打ち込んでｎ゛拡牧領域（５ａ）を形成し、第１
図に示すような半導体記憶装置が製造される。
示すように半導体基板（１）に素子分＾１１領域（２）
を形成した後、第２図（ｂｌに示すように２０人程度の
極めて薄い酸化膜（３ａ）を形成し、さらにその上に３
００人〜５００ 程度度の窒化膜（３ｂ）を形成する（
第２図（Ｃ）参照）。続いて、第２図（ｄｉに示すよう
にメモリゲートに相当する部分をフォトレジスト（７）
で覆い、第２図ｔｅｌに示すようにリンなどの不純物を
イオン注入してｎ−拡散領域（５ｂ）を形成する。次に
、第２図（ｆｌに示すようにフォトレジスト（７）をマ
スクとして窒化膜（３ｂ）をエツチングし、第２図（ｇ
ｌに示すようにフォトレジスト（７）を取り去り酸化す
る。このとき、酸化膜（３ｃ）および（３ｄ）が形成さ
れる。次に、第２図ｆｔ１に示すようにメモリゲ−［−
電極（４）となるポリシリコン膜を形成し、第２図ｆｔ
１に示すようにフナｌ−レジストでポリシリコン膜をパ
ターニングしエツチングしてメモリゲート電ｊ７４ （
４１を形成した後、第２図０１に示すようにメモリゲー
ト電極（４）をマスクとして酸化膜（３ｄ）をエツチン
グする。次に、第２図＋に＋に示すようにヒ素などの不
純物を打ち込んでｎ゛拡牧領域（５ａ）を形成し、第１
図に示すような半導体記憶装置が製造される。
以上のように、この発明によればｎ−拡散領域および第
３の酸化膜を有するように構成したので、半導体記憶装
置のメモリゲート電極を高圧化でき、大容量の半導体記
憶装置が得られる効果がある。
３の酸化膜を有するように構成したので、半導体記憶装
置のメモリゲート電極を高圧化でき、大容量の半導体記
憶装置が得られる効果がある。
また、この発明の別の発明によれば、ｎ−拡散領域を形
成する工程と第３の酸化膜を形成する工程とを含むよう
に構成したので、メモリゲート電照に高電圧を印加でき
る大容量の半導体記憶装置を高留歩りでかつ安価に得ら
れる効果がある。
成する工程と第３の酸化膜を形成する工程とを含むよう
に構成したので、メモリゲート電照に高電圧を印加でき
る大容量の半導体記憶装置を高留歩りでかつ安価に得ら
れる効果がある。
第１図はこの発明の一実施例による゛←専体記位装置を
示す断面図、第２図（ａｌ〜ｆｋｌはこの発明の−・実
施例によろ゛↓′−導体記導体製１ａ装置方法を示す順
次の工程断面図、第３図は従来の半勇体記１ａ装置を示
す断面図である。 （１１は半導体基板、（２）は素子分離領域、（３ｄ）
は酸化膜（第１の酸化膜） 、（３ｈ）は窒化膜（進縁
膜）、（３ｃ）は酸化膜（第２の酸化１１Ａ） 、（３
ｄ）は酸化膜（第３の酸化膜） 、（４１はメモリゲー
ト重陽、（５ａ） ’、よｎ゛拡散領域、（５ｂ）はｎ
−拡ｔｉ＆ 領域、（６）はメモリゲート部、（７）は
フォトレジストである。 なお、図中、同一符号は同一またば相２ｉｊ部分を示す
。
示す断面図、第２図（ａｌ〜ｆｋｌはこの発明の−・実
施例によろ゛↓′−導体記導体製１ａ装置方法を示す順
次の工程断面図、第３図は従来の半勇体記１ａ装置を示
す断面図である。 （１１は半導体基板、（２）は素子分離領域、（３ｄ）
は酸化膜（第１の酸化膜） 、（３ｈ）は窒化膜（進縁
膜）、（３ｃ）は酸化膜（第２の酸化１１Ａ） 、（３
ｄ）は酸化膜（第３の酸化膜） 、（４１はメモリゲー
ト重陽、（５ａ） ’、よｎ゛拡散領域、（５ｂ）はｎ
−拡ｔｉ＆ 領域、（６）はメモリゲート部、（７）は
フォトレジストである。 なお、図中、同一符号は同一またば相２ｉｊ部分を示す
。
Claims (2)
- （１）メモリゲート部に電荷を蓄積させて記憶動作を行
う半導体記憶装置において、上記メモリゲート部が、半
導体基板上に形成された薄い第１の酸化膜と、この第１
の酸化膜上に形成された窒化膜などでなる絶縁膜と、こ
の絶縁膜上に形成された第２の酸化膜と、上記第１の酸
化膜、上記絶縁膜および上記第２の酸化膜の横に形成さ
れた第３の酸化膜と、上記第２の酸化膜上に形成された
メモリゲート電極と、ｎ＾＋拡散領域と、上記第３の酸
化膜の下に形成されたｎ＾−拡散領域とを含むことを特
徴とする半導体記憶装置。 - （２）メモリゲート部に電荷を蓄積させて記憶動作を行
う半導体記憶装置の製造方法において、半導体基板の表
面上に薄い第１の酸化膜を形成する工程と、上記第１の
酸化膜上に窒化膜などでなる絶縁膜を形成する工程と、
上記絶縁膜上にフォトレジストのパターンを形成しこの
フォトレジストパターンをマスクとしてリンなどの不純
物を注入してｎ＾−拡散領域を形成する工程と、上記絶
縁膜をエッチングして露呈する上記半導体基板および上
記絶縁膜を酸化することによって第２および第３の酸化
膜を形成する工程と、上記第２の酸化膜上にメモリゲー
ト電極となるポリシリコン膜を堆積する工程と、上記ポ
リシリコン膜上にフォトレジストでパターンを形成しこ
のフォトレジストパターンをマスクとして上記ポリシリ
コン膜をエッチングしてメモリゲート電極を形成する工
程と、上記メモリゲート電極をマスクとして上記第３の
酸化膜をエッチングする工程と、上記メモリゲート電極
および上記第３の酸化膜をマスクとして上記半導体基板
にヒ素等の不純物を注入しｎ＾＋拡散領域を形成する工
程とを含むことを特徴とする半導体記憶装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28468885A JPS62142363A (ja) | 1985-12-17 | 1985-12-17 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28468885A JPS62142363A (ja) | 1985-12-17 | 1985-12-17 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62142363A true JPS62142363A (ja) | 1987-06-25 |
Family
ID=17681687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28468885A Pending JPS62142363A (ja) | 1985-12-17 | 1985-12-17 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62142363A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317770A (en) * | 1991-11-11 | 1994-06-07 | Cappy Sakurai U.S.A., Inc. | Emergency stretcher and temporary bed |
| US7005350B2 (en) | 2002-12-31 | 2006-02-28 | Matrix Semiconductor, Inc. | Method for fabricating programmable memory array structures incorporating series-connected transistor strings |
| US7023739B2 (en) | 2003-12-05 | 2006-04-04 | Matrix Semiconductor, Inc. | NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same |
| US7221588B2 (en) | 2003-12-05 | 2007-05-22 | Sandisk 3D Llc | Memory array incorporating memory cells arranged in NAND strings |
| EP1399965B1 (en) * | 2001-06-27 | 2011-01-12 | Spansion LLC | Isolation of sonos devices |
-
1985
- 1985-12-17 JP JP28468885A patent/JPS62142363A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317770A (en) * | 1991-11-11 | 1994-06-07 | Cappy Sakurai U.S.A., Inc. | Emergency stretcher and temporary bed |
| EP1399965B1 (en) * | 2001-06-27 | 2011-01-12 | Spansion LLC | Isolation of sonos devices |
| US7005350B2 (en) | 2002-12-31 | 2006-02-28 | Matrix Semiconductor, Inc. | Method for fabricating programmable memory array structures incorporating series-connected transistor strings |
| US7023739B2 (en) | 2003-12-05 | 2006-04-04 | Matrix Semiconductor, Inc. | NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same |
| US7221588B2 (en) | 2003-12-05 | 2007-05-22 | Sandisk 3D Llc | Memory array incorporating memory cells arranged in NAND strings |
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