JPS5994454A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JPS5994454A JPS5994454A JP57203400A JP20340082A JPS5994454A JP S5994454 A JPS5994454 A JP S5994454A JP 57203400 A JP57203400 A JP 57203400A JP 20340082 A JP20340082 A JP 20340082A JP S5994454 A JPS5994454 A JP S5994454A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- semiconductor substrate
- semiconductor device
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 239000010408 film Substances 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 239000002184 metal Substances 0.000 claims abstract description 31
- 229910052751 metal Inorganic materials 0.000 claims abstract description 31
- 239000010409 thin film Substances 0.000 claims abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 16
- 239000012212 insulator Substances 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 5
- 239000010931 gold Substances 0.000 claims description 5
- 229910052737 gold Inorganic materials 0.000 claims description 5
- 239000012528 membrane Substances 0.000 claims description 5
- 238000001020 plasma etching Methods 0.000 claims description 5
- 230000005684 electric field Effects 0.000 claims description 4
- 230000006870 function Effects 0.000 claims description 4
- 241000208140 Acer Species 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 1
- 229920005591 polysilicon Polymers 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 7
- 239000010410 layer Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
- H01L21/2652—Through-implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置およびその製造方法にかかり、と
くに半導体記憶装置に容量部の金属薄膜電極の構造およ
びその形成方法に関するものであるＯ 従来、半導体基板間面の容量部に付される金属薄膜電極
は、容量部として機能させるために半導体基板とは電気
的に絶縁された構造であるのが普通であった。一方、半
導体記憶装置の微細化が進むにつれ、容量部の電極面積
が小さくなシ、半導体記憶装置として正常に動作させる
ために必要な容量を得るためには％極間絶縁物ｌの厚さ
を薄くせさるを得なくなった。このため、半導体装置製
造工程中で靜箪気が発生し半導体記憶装置表面に乗った
シ、あるいはイオン注入、プラズマエツチング処理等の
際に半導体記憶装置表面が帯電すると、容量部の１極と
半導体基板間に異常に高い電界が生じ、薄い絶り膜がこ
の高電界に劃え切れず、電極と半導体基板間の絶縁破壊
を生じ歩留１品質の低下をもたらしていた。たとえは半
導体基板を正としてプラズマエツチングを行うと、基板
に正。
くに半導体記憶装置に容量部の金属薄膜電極の構造およ
びその形成方法に関するものであるＯ 従来、半導体基板間面の容量部に付される金属薄膜電極
は、容量部として機能させるために半導体基板とは電気
的に絶縁された構造であるのが普通であった。一方、半
導体記憶装置の微細化が進むにつれ、容量部の電極面積
が小さくなシ、半導体記憶装置として正常に動作させる
ために必要な容量を得るためには％極間絶縁物ｌの厚さ
を薄くせさるを得なくなった。このため、半導体装置製
造工程中で靜箪気が発生し半導体記憶装置表面に乗った
シ、あるいはイオン注入、プラズマエツチング処理等の
際に半導体記憶装置表面が帯電すると、容量部の１極と
半導体基板間に異常に高い電界が生じ、薄い絶り膜がこ
の高電界に劃え切れず、電極と半導体基板間の絶縁破壊
を生じ歩留１品質の低下をもたらしていた。たとえは半
導体基板を正としてプラズマエツチングを行うと、基板
に正。
容量部の電極が負に帯電し、とくに絶縁物が３００Ａ以
下の薄い場合は、上記欠点があられれて問題となってい
る。
下の薄い場合は、上記欠点があられれて問題となってい
る。
この発明の目的は、半導体装すの微細化が可能でかつ歩
留９品質の低下がないとくに容量部の電極構造を提供す
ることにある。
留９品質の低下がないとくに容量部の電極構造を提供す
ることにある。
本発明の！（ｍはｉ進中に帯電電荷によって破壊の恐れ
のある薄い絶縁膜が半導体基板の一主面に設けらｎ１該
薄い絶縁股上に金属膜もしくは絶縁体膜が設けられた半
導体装置において、該金属膜もしくは絶縁体１換は前記
半導体基板に接続されている半導体装置にある。
のある薄い絶縁膜が半導体基板の一主面に設けらｎ１該
薄い絶縁股上に金属膜もしくは絶縁体膜が設けられた半
導体装置において、該金属膜もしくは絶縁体１換は前記
半導体基板に接続されている半導体装置にある。
この発明の他の％似は、半導体基板表面に絶縁膜及び金
属薄膜電極をＩ［に付して形成した容量部を有し、該容
量部に蓄積される電荷の量を情報として機能させる半導
体記憶素子を有する半導体装置において、前記金属薄膜
電極か容量部以外のある領域でコンタクト開孔を介して
半導体基板表面と接触していることである。
属薄膜電極をＩ［に付して形成した容量部を有し、該容
量部に蓄積される電荷の量を情報として機能させる半導
体記憶素子を有する半導体装置において、前記金属薄膜
電極か容量部以外のある領域でコンタクト開孔を介して
半導体基板表面と接触していることである。
これら、金跣膜、金属薄膜電極は多結晶シリコンで構成
することができる。又、これらは半導体基板の表面に設
けられた該半導体基板とは逆の褥電型の不純物領域に接
続することができる。さらに本発明は薄い絶縁膜が３０
０Ａ以下のときにもっともその効果が大きくめられれる
。さらに本発明においては、金属薄原電、極、金属膜は
薄い絶縁膜上の鉋１の多結晶シリコンと、この第１の多
結晶シリコンに接続し前記コンタクト開孔部にて半導体
基板＝ｍと接触する第２の多結晶シリコンとを有するこ
とができる。
することができる。又、これらは半導体基板の表面に設
けられた該半導体基板とは逆の褥電型の不純物領域に接
続することができる。さらに本発明は薄い絶縁膜が３０
０Ａ以下のときにもっともその効果が大きくめられれる
。さらに本発明においては、金属薄原電、極、金属膜は
薄い絶縁膜上の鉋１の多結晶シリコンと、この第１の多
結晶シリコンに接続し前記コンタクト開孔部にて半導体
基板＝ｍと接触する第２の多結晶シリコンとを有するこ
とができる。
本発明のさらに別の特徴は、半導体基板上に薄い絶縁股
上に金屑膜もしくは絶縁体膜を形成し、該金属膜もしく
は絶縁体膜をプラズマエツチングにより形状形体する際
に、該金属膜もしくは絶縁体膜を、たとえは前記半導体
基板に接触させておくことによって、固定電位としてお
く半導体装置の製造方法にある。
上に金屑膜もしくは絶縁体膜を形成し、該金属膜もしく
は絶縁体膜をプラズマエツチングにより形状形体する際
に、該金属膜もしくは絶縁体膜を、たとえは前記半導体
基板に接触させておくことによって、固定電位としてお
く半導体装置の製造方法にある。
次にこの発明の実施例につき図面を用いて説明する。第
１図はこの発明の一実旅、例を説明するだめの半導体装
置の記憶素子の容量部の断面図である。この発明の容量
部の金に薄膜電極の構造は、Ｐ型の半導体基板１の表面
に厚い絶縁ＦＡ（フィールド酸化膜）２で素子分離され
た領域に容量部の電極間絶縁膜として機能する薄い絶縁
１１Ｑ３が伺され、さらにその表面にリンドープされた
多結晶シリコン膜の電極４が形成され、この電極４はＮ
型のリン拡散層５を有する半導体基板１表面とコンタク
ト開孔６を介して接触している。即ち、必要に応みて不
純物拡散層が形成されたＰ型の半導体基板１の表面に素
子分離のための厚い絶縁膜２を形成し、さらに将来容量
部の電極間絶縁膜ともなる薄い絶縁膜３を一層又は多層
に形成する。しかるのち、所定の７オトレジストパター
ンニング及び選択エツチング工程を経てコンタクト開孔
６を形成する。次に全体に多結晶シリコン膜にリンをす
る。以上の工程によシ金属薄膜電椿４がコンタクト開孔
６を介して半導体基板１と接触しておう、かつ、金属薄
膜電極４に拡散されているリンが半導体基板１へ拡散し
てリン拡散層５がコンタクト開孔部に形成される。金属
薄膜電極４には、さらに絶縁膜７が付され、必要に応じ
て、金属薄膜パターンや絶縁膜等がその上に形成される
。
１図はこの発明の一実旅、例を説明するだめの半導体装
置の記憶素子の容量部の断面図である。この発明の容量
部の金に薄膜電極の構造は、Ｐ型の半導体基板１の表面
に厚い絶縁ＦＡ（フィールド酸化膜）２で素子分離され
た領域に容量部の電極間絶縁膜として機能する薄い絶縁
１１Ｑ３が伺され、さらにその表面にリンドープされた
多結晶シリコン膜の電極４が形成され、この電極４はＮ
型のリン拡散層５を有する半導体基板１表面とコンタク
ト開孔６を介して接触している。即ち、必要に応みて不
純物拡散層が形成されたＰ型の半導体基板１の表面に素
子分離のための厚い絶縁膜２を形成し、さらに将来容量
部の電極間絶縁膜ともなる薄い絶縁膜３を一層又は多層
に形成する。しかるのち、所定の７オトレジストパター
ンニング及び選択エツチング工程を経てコンタクト開孔
６を形成する。次に全体に多結晶シリコン膜にリンをす
る。以上の工程によシ金属薄膜電椿４がコンタクト開孔
６を介して半導体基板１と接触しておう、かつ、金属薄
膜電極４に拡散されているリンが半導体基板１へ拡散し
てリン拡散層５がコンタクト開孔部に形成される。金属
薄膜電極４には、さらに絶縁膜７が付され、必要に応じ
て、金属薄膜パターンや絶縁膜等がその上に形成される
。
との実施例によれば、容量部の金属薄膜電極４が形成さ
れてから砂に半導体記憶装置表面に静電気が乗ったシ、
プラズマエッチやイオン注入咎の処理の際に表面が＠亀
しても、金属薄膜電極４がリン拡散層５とＰ型の半導体
基鈑１で形成されるＰＮ接合を通じて半導体基板１と結
合されており、ＰＮ接合の順方向には殆ど電位差が生じ
ないし、逆方向にもＰＮ接合の耐圧以上には電位差が生
じない。従って、ＰＮ接合の逆方向耐圧が（棒間絶＃、
膜３の絶縁耐圧より低くなる条件を迷択すれは、電極４
と半導体基板１の間に異常な電界が生じることなく、電
極間絶縁膜３が絶縁破壊することはない。一方、本実施
例を半導体記憶装慟として動作させる場合は、前記ＰＮ
接合に逆方向バイアスがかかるように金属薄膜電極４と
半導体基＆１の電圧を選び、かつその電位等がＰＮ接合
の逆方向耐圧を上部わらないように設定すればよい。以
上の内容を実現するためには、コンタクト開孔部の半導
体基板１表面に、適当な鋤の不純物をイオン注入し、Ｐ
Ｎ接合の耐圧を制御する方法も場合によっては必要とな
る。以上のことよシ、この実施例の４２Ｉ）造を用いれ
は、半導体記憶ヤ如の容量部の霜、極間絶鵜蜘ケｉｉ”
ｔくすることができ、パターンの微細化が可能となるに
かシか、半導体記慟装置に、製糸における品で１・゛・
１歩留の低下を防止することがでさる０ 上述の笑Ｍ（４例において、素子分かのための厚い絶縁
膜は、下方にチャンネルストッパーの不純物拡散Ｉｆ：
を含んだものに変更できるし、容量部の負極パターンは
、多くの谷ｔ；−を共辿におおう連続パターンに外５史
できる。又、本実施例では半縛体基物がＰ型、金ｊｒハ
幻１ｉ９．電極はリント−７の唐金を示したが、各々Ｎ
型、ボロンドープの和合でも同様の効果がイ４ｔられる
。又、この不純物体域５を設けないで接続筋せることも
ＰＩ’ Ｎヒでるる。又、１１図の仮想％Ｂの左側の容
知電棒となるところを汀）１の多ｈ”ｊａｂシリコンロ
’１２％ｊｃする（たとえは油木１の多結晶シリコンの
上部で接続する）第２の多結晶シリコンをプラズマエツ
チング形状形成してもよい。
れてから砂に半導体記憶装置表面に静電気が乗ったシ、
プラズマエッチやイオン注入咎の処理の際に表面が＠亀
しても、金属薄膜電極４がリン拡散層５とＰ型の半導体
基鈑１で形成されるＰＮ接合を通じて半導体基板１と結
合されており、ＰＮ接合の順方向には殆ど電位差が生じ
ないし、逆方向にもＰＮ接合の耐圧以上には電位差が生
じない。従って、ＰＮ接合の逆方向耐圧が（棒間絶＃、
膜３の絶縁耐圧より低くなる条件を迷択すれは、電極４
と半導体基板１の間に異常な電界が生じることなく、電
極間絶縁膜３が絶縁破壊することはない。一方、本実施
例を半導体記憶装慟として動作させる場合は、前記ＰＮ
接合に逆方向バイアスがかかるように金属薄膜電極４と
半導体基＆１の電圧を選び、かつその電位等がＰＮ接合
の逆方向耐圧を上部わらないように設定すればよい。以
上の内容を実現するためには、コンタクト開孔部の半導
体基板１表面に、適当な鋤の不純物をイオン注入し、Ｐ
Ｎ接合の耐圧を制御する方法も場合によっては必要とな
る。以上のことよシ、この実施例の４２Ｉ）造を用いれ
は、半導体記憶ヤ如の容量部の霜、極間絶鵜蜘ケｉｉ”
ｔくすることができ、パターンの微細化が可能となるに
かシか、半導体記慟装置に、製糸における品で１・゛・
１歩留の低下を防止することがでさる０ 上述の笑Ｍ（４例において、素子分かのための厚い絶縁
膜は、下方にチャンネルストッパーの不純物拡散Ｉｆ：
を含んだものに変更できるし、容量部の負極パターンは
、多くの谷ｔ；−を共辿におおう連続パターンに外５史
できる。又、本実施例では半縛体基物がＰ型、金ｊｒハ
幻１ｉ９．電極はリント−７の唐金を示したが、各々Ｎ
型、ボロンドープの和合でも同様の効果がイ４ｔられる
。又、この不純物体域５を設けないで接続筋せることも
ＰＩ’ Ｎヒでるる。又、１１図の仮想％Ｂの左側の容
知電棒となるところを汀）１の多ｈ”ｊａｂシリコンロ
’１２％ｊｃする（たとえは油木１の多結晶シリコンの
上部で接続する）第２の多結晶シリコンをプラズマエツ
チング形状形成してもよい。
第１図は本発明の一実施例を説明するための半混体記憶
装置の断面図である。 尚、図において、１・・・・・・半導体基板、２・・・
・・・厚い絶縁膜、３・・・・・・電極間絶縁膜、４・
・・・・・金属薄膜電極、５・・・・・・不純物拡散層
、６・・・・・・コンタクト開孔、７・・・・・・絶縁
膜、８・・・・・・仮想線である。
装置の断面図である。 尚、図において、１・・・・・・半導体基板、２・・・
・・・厚い絶縁膜、３・・・・・・電極間絶縁膜、４・
・・・・・金属薄膜電極、５・・・・・・不純物拡散層
、６・・・・・・コンタクト開孔、７・・・・・・絶縁
膜、８・・・・・・仮想線である。
Claims (10)
- （１）製造中に帯電電荷による電界によって破壊の恐れ
のある薄い絶縁膜が半導体基板の一生面に設けられ、該
薄い絶縁膜上に金属膜もしくは絶縁体膜が設けられた半
導体装置において、該金属膜もしくは絶縁体膜は前記半
導体基板に接続されていることケ特徴とする半導体装置
。 - （２）金島膜もしくは絶縁体膜は前記半導体基板の表面
に設けら扛た該半導体基板とは述の導電型の不純物領域
に接続されていることを特徴とする特許請求の範囲第（
１）項記載の半導体装置。 - （３）金属膜は多結晶シリコン膜であることを特徴とす
る特許請求の範囲第（１）項もしくは第（２）項記載の
半導体装置。 - （４）薄い絶、縁膜は３００八以下の膜厚であることを
特徴とする特許請求の範囲第（１）項、第（２）項もし
くけ第（３）項記載の半導体装置。 - （５）半導体基板表面に薄い絶縁膜及び金族薄膜電極を
順に付して形成された容量部を有し、該容量部に蓄積さ
れる電荷の量を情報として機能させる半導体記憶素子を
肩する半導体装置において、削記金楓薄膜−極が容量部
以外のある領域でコンタクト開孔を介して半導体基板表
面と接触していることを特徴とする半導体装置。 - （６） 金属ｖ＠、膜電極は多結ｒ□シリコンからな
ることを特徴とする特許請求の範囲第（５）現記載の半
導体装置。 - （７）金属薄膜電極は薄い絶縁膜上の第１の多結晶シリ
コンと、該第１の多結晶シリコンに接続し前記コンタク
ト開孔部にて半導体基板表面と接 触する第２の多
結晶シリコンとを有することを特徴とする特許請求の範
囲第（テ）現記載の半導体装置。 - （８）金属薄膜電極は半導体基板の表面に設けられた該
半導体基板とは逆の導電型の不純物領域に接続されてい
ることを特徴とする特許請求の範囲第（５）項、ｍ（６
）項もしくは第（７）項記載の半導体装置。 - （９）半導体基板上に薄い絶縁膜上に金属膜もしくは絶
り体膜を形成し、該金属膜もしくは絶縁体膜をプラズマ
エツチングによシ形状形床する際に、該金ね膜もしくは
絶縁体膜を固定電位に維持しておくことを特徴とする半
導体装置の製造方法。 - （１０） 金属膜もしくは絶縁体膜を半導体基板に接
触させて固定電位に維持することを特徴とする特許請求
の範囲第（９）項記載の半導体装置の製造方法０
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57203400A JPS5994454A (ja) | 1982-11-19 | 1982-11-19 | 半導体装置とその製造方法 |
| DE8383307118T DE3382123D1 (de) | 1982-11-19 | 1983-11-21 | Halbleiteranordnung und herstellungsverfahren. |
| EP83307118A EP0110656B1 (en) | 1982-11-19 | 1983-11-21 | Semiconductor device and method of manufacturing the same |
| US06/553,944 US4713357A (en) | 1982-11-19 | 1983-11-21 | Method of making a capacitor with reduced dielectric breakdown |
| US07/001,484 US4914498A (en) | 1982-11-19 | 1987-01-08 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57203400A JPS5994454A (ja) | 1982-11-19 | 1982-11-19 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5994454A true JPS5994454A (ja) | 1984-05-31 |
Family
ID=16473419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57203400A Pending JPS5994454A (ja) | 1982-11-19 | 1982-11-19 | 半導体装置とその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US4713357A (ja) |
| EP (1) | EP0110656B1 (ja) |
| JP (1) | JPS5994454A (ja) |
| DE (1) | DE3382123D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61231753A (ja) * | 1985-04-08 | 1986-10-16 | Nec Corp | Ｍｉｓ型ダイナミツクランダムアクセスメモリ装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4784973A (en) * | 1987-08-24 | 1988-11-15 | Inmos Corporation | Semiconductor contact silicide/nitride process with control for silicide thickness |
| US5087951A (en) * | 1988-05-02 | 1992-02-11 | Micron Technology | Semiconductor memory device transistor and cell structure |
| JPH0834297B2 (ja) * | 1988-12-28 | 1996-03-29 | 三菱電機株式会社 | 半導体装置 |
| AT404524B (de) * | 1991-09-03 | 1998-12-28 | Austria Mikrosysteme Int | Verfahren zur herstellung von selbstausgerichteten, lateralen und vertikalen halbleiterbauelementen |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50125684A (ja) * | 1974-03-20 | 1975-10-02 | ||
| JPS56107390A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Semiconductor memory device |
| JPS5775463A (en) * | 1980-10-28 | 1982-05-12 | Nec Corp | Manufacture of semiconductor device |
| JPS594070A (ja) * | 1982-06-30 | 1984-01-10 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3558366A (en) * | 1968-09-17 | 1971-01-26 | Bell Telephone Labor Inc | Metal shielding for ion implanted semiconductor device |
| US4240092A (en) * | 1976-09-13 | 1980-12-16 | Texas Instruments Incorporated | Random access memory cell with different capacitor and transistor oxide thickness |
| US4102714A (en) * | 1976-04-23 | 1978-07-25 | International Business Machines Corporation | Process for fabricating a low breakdown voltage device for polysilicon gate technology |
| US4290186A (en) * | 1977-04-19 | 1981-09-22 | National Semiconductor Corp. | Method of making integrated semiconductor structure having an MOS and a capacitor device |
| US4234889A (en) * | 1977-05-31 | 1980-11-18 | Texas Instruments Incorporated | Metal-to-moat contacts in N-channel silicon gate integrated circuits using discrete second-level polycrystalline silicon |
| US4202001A (en) * | 1978-05-05 | 1980-05-06 | Rca Corporation | Semiconductor device having grid for plating contacts |
| JPS5519857A (en) * | 1978-07-28 | 1980-02-12 | Nec Corp | Semiconductor |
| US4240195A (en) * | 1978-09-15 | 1980-12-23 | Bell Telephone Laboratories, Incorporated | Dynamic random access memory |
| JPS5575266A (en) * | 1978-11-30 | 1980-06-06 | Mitsubishi Electric Corp | Semiconductor integrated device |
| JPS5927102B2 (ja) * | 1979-12-24 | 1984-07-03 | 富士通株式会社 | 半導体記憶装置 |
| US4551908A (en) * | 1981-06-15 | 1985-11-12 | Nippon Electric Co., Ltd. | Process of forming electrodes and interconnections on silicon semiconductor devices |
| US4455739A (en) * | 1982-04-19 | 1984-06-26 | Texas Instruments Incorporated | Process protection for individual device gates on large area MIS devices |
| US4543597A (en) * | 1982-06-30 | 1985-09-24 | Tokyo Shibaura Denki Kabushiki Kaisha | Dynamic semiconductor memory and manufacturing method thereof |
| US4543594A (en) * | 1982-09-07 | 1985-09-24 | Intel Corporation | Fusible link employing capacitor structure |
| JPS602784B2 (ja) * | 1982-12-20 | 1985-01-23 | 富士通株式会社 | 半導体記憶装置 |
| JPS59201461A (ja) * | 1983-04-28 | 1984-11-15 | Toshiba Corp | 読み出し専用半導体記憶装置およびその製造方法 |
-
1982
- 1982-11-19 JP JP57203400A patent/JPS5994454A/ja active Pending
-
1983
- 1983-11-21 DE DE8383307118T patent/DE3382123D1/de not_active Expired - Fee Related
- 1983-11-21 EP EP83307118A patent/EP0110656B1/en not_active Expired - Lifetime
- 1983-11-21 US US06/553,944 patent/US4713357A/en not_active Expired - Lifetime
-
1987
- 1987-01-08 US US07/001,484 patent/US4914498A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50125684A (ja) * | 1974-03-20 | 1975-10-02 | ||
| JPS56107390A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Semiconductor memory device |
| JPS5775463A (en) * | 1980-10-28 | 1982-05-12 | Nec Corp | Manufacture of semiconductor device |
| JPS594070A (ja) * | 1982-06-30 | 1984-01-10 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61231753A (ja) * | 1985-04-08 | 1986-10-16 | Nec Corp | Ｍｉｓ型ダイナミツクランダムアクセスメモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4914498A (en) | 1990-04-03 |
| EP0110656A2 (en) | 1984-06-13 |
| EP0110656B1 (en) | 1991-01-16 |
| DE3382123D1 (de) | 1991-02-21 |
| US4713357A (en) | 1987-12-15 |
| EP0110656A3 (en) | 1986-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0130736B1 (en) | Processes for making integrated circuit single fet and storage capacitor memory cells | |
| US4985718A (en) | Semiconductor memory device of one transistor-one capacitor memory cell type | |
| JPH09246552A (ja) | 重畳されたフィールドプレート構造を有する電力半導体装置およびその製造方法 | |
| JP2740038B2 (ja) | Ｍｏｓ（ｍｉｓ）型コンデンサー | |
| JPH033388B2 (ja) | ||
| EP0028654B1 (en) | Semiconductive memory device and fabricating method therefor | |
| JPH1056183A (ja) | Ｓｉｏ素子及びその製造方法 | |
| JPS5994454A (ja) | 半導体装置とその製造方法 | |
| JPS6384149A (ja) | 半導体メモリの製造方法 | |
| KR100261210B1 (ko) | 디커플링 커패시터의 형성방법 | |
| US6307248B1 (en) | Definition of anti-fuse cell for programmable gate array application | |
| JP3129703B2 (ja) | Ｍｏｓトランジスタを備えた半導体装置及びその製造方法 | |
| JPH0974173A (ja) | 半導体メモリセル及びその製造方法 | |
| JP2742432B2 (ja) | 半導体装置の製造方法 | |
| JPS62142363A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2826239B2 (ja) | コンデンサ | |
| KR940022925A (ko) | 반도체 장치내의 고립 영역 제조 방법 | |
| KR910007019B1 (ko) | 반도체 기억소자의 제조방법 | |
| JPS59121867A (ja) | 半導体記憶装置の製造方法 | |
| JPH04255265A (ja) | 半導体装置の製造方法 | |
| JP3194303B2 (ja) | 半導体装置 | |
| JPH05267205A (ja) | 半導体装置の製造方法 | |
| JPS5863158A (ja) | 半導体装置の製造方法 | |
| JPS59184556A (ja) | 半導体集積回路 | |
| JPH04116975A (ja) | 半導体装置の製造方法 |