JPH0834297B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0834297B2 JPH0834297B2 JP63332236A JP33223688A JPH0834297B2 JP H0834297 B2 JPH0834297 B2 JP H0834297B2 JP 63332236 A JP63332236 A JP 63332236A JP 33223688 A JP33223688 A JP 33223688A JP H0834297 B2 JPH0834297 B2 JP H0834297B2
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- 239000004065 semiconductor Substances 0.000 title claims description 34
- 239000003990 capacitor Substances 0.000 claims description 54
- 230000015556 catabolic process Effects 0.000 claims description 26
- 238000004519 manufacturing process Methods 0.000 claims description 18
- 239000002245 particle Substances 0.000 claims description 18
- 230000001154 acute effect Effects 0.000 claims description 6
- 230000005669 field effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 75
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 15
- 239000012212 insulator Substances 0.000 description 14
- 238000002955 isolation Methods 0.000 description 14
- 239000000758 substrate Substances 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
-
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/91—Controlling charging state at semiconductor-insulator interface
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に関し、特に、製造過程において
荷電粒子の照射を受ける半導体装置に関するものであ
る。
荷電粒子の照射を受ける半導体装置に関するものであ
る。
［従来の技術］ 第4A図は、製造過程において荷電粒子の照射を受ける
従来の半導体装置の一例を示す平面図である。第4B図お
よび第4C図は、それぞれ第4A図中の線4B−4Bおよび線4C
−4Cに沿った断面図である。これらの図を参照して、シ
リコン基板１上に分離酸化膜２が形成されている。分離
酸化膜２上には、キャパシタ30が設けられている。キャ
パシタ30は、分離酸化膜２上に形成されたポリシリコン
からなる第１のキャパシタ電極層３を含んでいる。第１
のキャパシタ電極層３は酸化膜からなるキャパシタ誘電
体層５によって覆われている。そして、キャパシタ誘電
体層５上には、ポリシリコンからなる第２のキャパシタ
電極層８が形成されている。
従来の半導体装置の一例を示す平面図である。第4B図お
よび第4C図は、それぞれ第4A図中の線4B−4Bおよび線4C
−4Cに沿った断面図である。これらの図を参照して、シ
リコン基板１上に分離酸化膜２が形成されている。分離
酸化膜２上には、キャパシタ30が設けられている。キャ
パシタ30は、分離酸化膜２上に形成されたポリシリコン
からなる第１のキャパシタ電極層３を含んでいる。第１
のキャパシタ電極層３は酸化膜からなるキャパシタ誘電
体層５によって覆われている。そして、キャパシタ誘電
体層５上には、ポリシリコンからなる第２のキャパシタ
電極層８が形成されている。
一方、シリコン基板１上にはMOS型のトランジスタ40
も設けられている。トランジスタ40は、基板１上に形成
された酸化物のゲート誘電体層７を含んでいる。ゲート
誘電体層７上にはポリシリコンからなるゲート電極９が
形成されている。そして、ゲート誘電体層下のチャンネ
ル領域の両側に１対のソース・ドレイン領域10が形成さ
れている。
も設けられている。トランジスタ40は、基板１上に形成
された酸化物のゲート誘電体層７を含んでいる。ゲート
誘電体層７上にはポリシリコンからなるゲート電極９が
形成されている。そして、ゲート誘電体層下のチャンネ
ル領域の両側に１対のソース・ドレイン領域10が形成さ
れている。
第5A図ないし第5E図は、第4A図ないし第4C図に示され
た半導体装置の製造過程を一例を説明するための断面図
である。
た半導体装置の製造過程を一例を説明するための断面図
である。
第5A図を参照して、シリコン基板１上に厚い分離酸化
膜２が選択的に形成される。分離酸化膜２上には、ポリ
シリコンからなる第１のキャパシタ電極３が選択的に形
成される。
膜２が選択的に形成される。分離酸化膜２上には、ポリ
シリコンからなる第１のキャパシタ電極３が選択的に形
成される。
第5B図を参照して、第１のキャパシタ電極３は熱酸化
によってキャパシタ誘電体層５によって覆われ、シリコ
ン基板１の露出された表面領域上では、熱酸化によるゲ
ート誘電体層７が選択的に形成される。
によってキャパシタ誘電体層５によって覆われ、シリコ
ン基板１の露出された表面領域上では、熱酸化によるゲ
ート誘電体層７が選択的に形成される。
第5C図を参照して、キャパシタ誘電体層５上にポリシ
リコンからなる第２のキャパシタ電極８が選択的に形成
され、ゲート誘電体層７上にはポリシリコンからなるゲ
ート電極９が選択的に形成される。
リコンからなる第２のキャパシタ電極８が選択的に形成
され、ゲート誘電体層７上にはポリシリコンからなるゲ
ート電極９が選択的に形成される。
第5D図および第5D図中の線5E−5Eに沿った断面図であ
る第5E図を参照して、イオン注入20によって、基板１の
表面層内に１対のソース・ドレイン領域10が自己整合的
に形成される。このとき、第２のキャパシタ電極８とゲ
ート電極９は、注入されるイオンによって正に帯電させ
られる。そして、その帯電量が或る臨界値を越えれば、
矢印Ｂで示されているように、キャパシタ誘電体層５お
よび／またはゲート誘電体層７において絶縁破壊を生じ
る。一度そのような絶縁破壊を生じた半導体装置は、不
良品となる。
る第5E図を参照して、イオン注入20によって、基板１の
表面層内に１対のソース・ドレイン領域10が自己整合的
に形成される。このとき、第２のキャパシタ電極８とゲ
ート電極９は、注入されるイオンによって正に帯電させ
られる。そして、その帯電量が或る臨界値を越えれば、
矢印Ｂで示されているように、キャパシタ誘電体層５お
よび／またはゲート誘電体層７において絶縁破壊を生じ
る。一度そのような絶縁破壊を生じた半導体装置は、不
良品となる。
［発明が解決しようとする課題］ 以上のように、製造過程において荷電粒子の照射を受
ける従来の半導体装置においては、その荷電粒子の照射
中にキャパシタ誘電体層やトランジスタのゲート誘電体
層などにおける絶縁破壊のために、装置の生産歩留りや
信頼性が低下するという課題がある。
ける従来の半導体装置においては、その荷電粒子の照射
中にキャパシタ誘電体層やトランジスタのゲート誘電体
層などにおける絶縁破壊のために、装置の生産歩留りや
信頼性が低下するという課題がある。
このような先行技術の課題に鑑み、本発明の目的は、
製造過程において荷電粒子の照射を受ける半導体装置で
あって生産歩留りや信頼性の改善された半導体装置を提
供することである。
製造過程において荷電粒子の照射を受ける半導体装置で
あって生産歩留りや信頼性の改善された半導体装置を提
供することである。
［課題を解決するための手段］ 本発明の１つの態様においては、製造過程において荷
電粒子の照射を受けるキャパシタを含む半導体装置は、
第１のキャパシタ電極を含む第１の導電性領域と、その
第１導電性領域上に形成されていてキャパシタ絶縁膜を
含む第１の絶縁膜と、その第１絶縁膜上に形成されてい
て第２キャパシタ電極を含む第２の導電性領域とを含
み、前記半導体装置はさらに、第２の絶縁膜と第３の導
電性領域を含み、その第３導電性領域は第１導電性領域
から隔てられていてかつ第２絶縁膜によって第２導電性
領域に対して絶縁されており、第３導電性領域はまた、
荷電粒子の照射によって第２導電性領域が帯電したとき
に第２絶縁膜が第１絶縁膜より絶縁破壊を生じやすくす
るために鋭角部を有していることを特徴としている。
電粒子の照射を受けるキャパシタを含む半導体装置は、
第１のキャパシタ電極を含む第１の導電性領域と、その
第１導電性領域上に形成されていてキャパシタ絶縁膜を
含む第１の絶縁膜と、その第１絶縁膜上に形成されてい
て第２キャパシタ電極を含む第２の導電性領域とを含
み、前記半導体装置はさらに、第２の絶縁膜と第３の導
電性領域を含み、その第３導電性領域は第１導電性領域
から隔てられていてかつ第２絶縁膜によって第２導電性
領域に対して絶縁されており、第３導電性領域はまた、
荷電粒子の照射によって第２導電性領域が帯電したとき
に第２絶縁膜が第１絶縁膜より絶縁破壊を生じやすくす
るために鋭角部を有していることを特徴としている。
本発明のもう１つの態様によれば、製造過程において
荷電粒子の照射を受ける電界効果型トランジスタを含む
半導体装置は、そのトランジスタのチャネル領域を含む
第１の導電性領域と、その第１導電性領域上に形成され
ていてトランジスタのゲート絶縁膜を含む第１の絶縁膜
と、その第１絶縁膜上に形成されていてトランジスタの
ゲート電極を含む第２の導電性領域とを含み、半導体装
置はさらに、第２の絶縁膜と第３の導電性領域を含み、
その第３導電性領域は第１導電性領域から隔てられてい
てかつ第２絶縁膜によって第２導電性領域に対して絶縁
されており、第３導電性領域はまた、荷電粒子の照射に
よって第２導電性領域が帯電したときに第２絶縁膜が第
１絶縁膜より絶縁破壊を生じやすくするために鋭角部を
有していることを特徴としている。
荷電粒子の照射を受ける電界効果型トランジスタを含む
半導体装置は、そのトランジスタのチャネル領域を含む
第１の導電性領域と、その第１導電性領域上に形成され
ていてトランジスタのゲート絶縁膜を含む第１の絶縁膜
と、その第１絶縁膜上に形成されていてトランジスタの
ゲート電極を含む第２の導電性領域とを含み、半導体装
置はさらに、第２の絶縁膜と第３の導電性領域を含み、
その第３導電性領域は第１導電性領域から隔てられてい
てかつ第２絶縁膜によって第２導電性領域に対して絶縁
されており、第３導電性領域はまた、荷電粒子の照射に
よって第２導電性領域が帯電したときに第２絶縁膜が第
１絶縁膜より絶縁破壊を生じやすくするために鋭角部を
有していることを特徴としている。
［作用］ 製造過程において荷電粒子の照射を受ける本発明によ
る半導体装置においては、第３導電性領域が鋭角部を有
しており、それによって、第２絶縁膜は第１絶縁膜より
絶縁破壊が生じやすくされている。したがって、荷電粒
子の照射によって第２導電性領域の帯電量が大きくなっ
ても、第２絶縁膜が第１絶縁膜より先に絶縁破壊を生じ
て電荷が第３導電性領域に吸収されるので、第２導電性
領域の帯電が緩和されて第１絶縁膜の絶縁破壊が防止さ
れる。
る半導体装置においては、第３導電性領域が鋭角部を有
しており、それによって、第２絶縁膜は第１絶縁膜より
絶縁破壊が生じやすくされている。したがって、荷電粒
子の照射によって第２導電性領域の帯電量が大きくなっ
ても、第２絶縁膜が第１絶縁膜より先に絶縁破壊を生じ
て電荷が第３導電性領域に吸収されるので、第２導電性
領域の帯電が緩和されて第１絶縁膜の絶縁破壊が防止さ
れる。
［実施例］ 第1A図は、本発明の一実施例による半導体装置を示す
平面図である。第1B図および第1C図は、それぞれ第1A図
中の線1B−1Bおよび線1C−1Cに沿った断面図である。こ
れらの図を参照して、シリコン基板１上に分離酸化膜２
が形成されている。分離酸化膜２上には、キャパシタ31
が設けられている。キャパシタ31は、分離酸化膜２上に
形成されたポリシリコンからなる第１のキャパシタ電極
３を含んでいる。分離酸化膜２上には、第１のキャパシ
タ電極３の近傍に、ポリシリコンからなる第１の分離さ
れた導電層4aも形成されている。第１の導電層4aは、鋭
角の頂角部を有している。第１のキャパシタ電極３は酸
化物からなるキャパシタ誘電体層５によって覆われてお
り、第１の導電層4aも酸化物からなる第１の絶縁体層6a
で覆われている。キャパシタ誘電体層５と第１の絶縁体
層6aはポリシリコンからなる第２のキャパシタ電極８に
よって覆われている。そして、第２のキャパシタ電極８
の周囲の側壁には第１の絶縁体壁12aが形成されてい
る。
平面図である。第1B図および第1C図は、それぞれ第1A図
中の線1B−1Bおよび線1C−1Cに沿った断面図である。こ
れらの図を参照して、シリコン基板１上に分離酸化膜２
が形成されている。分離酸化膜２上には、キャパシタ31
が設けられている。キャパシタ31は、分離酸化膜２上に
形成されたポリシリコンからなる第１のキャパシタ電極
３を含んでいる。分離酸化膜２上には、第１のキャパシ
タ電極３の近傍に、ポリシリコンからなる第１の分離さ
れた導電層4aも形成されている。第１の導電層4aは、鋭
角の頂角部を有している。第１のキャパシタ電極３は酸
化物からなるキャパシタ誘電体層５によって覆われてお
り、第１の導電層4aも酸化物からなる第１の絶縁体層6a
で覆われている。キャパシタ誘電体層５と第１の絶縁体
層6aはポリシリコンからなる第２のキャパシタ電極８に
よって覆われている。そして、第２のキャパシタ電極８
の周囲の側壁には第１の絶縁体壁12aが形成されてい
る。
一方、シリコン基板１上にはMOS型トランジスタ41も
設けられている。トランジスタ41は、基板上１に形成さ
れた酸化物のゲート誘電体層７を含んでいる。ゲート誘
電体層７下のチャンネル領域の両側には、１対のソース
・ドレイン領域10が形成されている。ソース・ドレイン
領域10の各々は、低不純物濃度領域13aと高不純物濃度
領域13bを含んでいる。ゲート誘電体層７の近傍で分離
酸化膜２上には、ポリシリコンからなる第２の分離され
た導電層4bが形成されている。第２の導電層4bは、第１
の導電層4aと同様に鋭角の頂角部を有しており、第２の
絶縁体層6bによって覆われている。ゲート誘電体層７と
第２の絶縁体層6bはポリシリコンからなるゲート電極９
によって覆われている。そして、ゲート電極９の側壁に
は、第２の絶縁体層12bが形成されている。
設けられている。トランジスタ41は、基板上１に形成さ
れた酸化物のゲート誘電体層７を含んでいる。ゲート誘
電体層７下のチャンネル領域の両側には、１対のソース
・ドレイン領域10が形成されている。ソース・ドレイン
領域10の各々は、低不純物濃度領域13aと高不純物濃度
領域13bを含んでいる。ゲート誘電体層７の近傍で分離
酸化膜２上には、ポリシリコンからなる第２の分離され
た導電層4bが形成されている。第２の導電層4bは、第１
の導電層4aと同様に鋭角の頂角部を有しており、第２の
絶縁体層6bによって覆われている。ゲート誘電体層７と
第２の絶縁体層6bはポリシリコンからなるゲート電極９
によって覆われている。そして、ゲート電極９の側壁に
は、第２の絶縁体層12bが形成されている。
第2A図ないし第2H図は、第1A図ないし第1C図に示され
た半導体装置の製造過程の一例を説明するための断面図
である。
た半導体装置の製造過程の一例を説明するための断面図
である。
第2A図を参照して、シリコン基板１上に厚い分離酸化
物２が選択的に形成される。分離酸化膜２上には、ポリ
シリコンからなる第１のキャパシタ電極３および第１と
第２の導電層4aと4bが選択的に形成される。第１と第２
の導電層4aと4bは、鋭角の頂角を持つように形成され
る。
物２が選択的に形成される。分離酸化膜２上には、ポリ
シリコンからなる第１のキャパシタ電極３および第１と
第２の導電層4aと4bが選択的に形成される。第１と第２
の導電層4aと4bは、鋭角の頂角を持つように形成され
る。
第2B図を参照して、第１のキャパシタ電極３および第
１と第２の導電層4aと4bの自由表面が熱酸化され、キャ
パシタ誘電体層５および第１と第２の絶縁体層6aと6bが
形成される。また、シリコン基板１の露出された表面領
域内に、熱酸化によってゲート誘電体層７が選択的に形
成される。
１と第２の導電層4aと4bの自由表面が熱酸化され、キャ
パシタ誘電体層５および第１と第２の絶縁体層6aと6bが
形成される。また、シリコン基板１の露出された表面領
域内に、熱酸化によってゲート誘電体層７が選択的に形
成される。
第2C図を参照して、キャパシタ誘電体層５および第１
の絶縁体層6aを覆うように、ポリシリコンからなる第２
のキャパシタ電極８が選択的に形成される。また、ゲー
ト誘電体層７および第２の絶縁体層6bを覆うように、ポ
リシリコンからなるゲート電極９が選択的に形成され
る。
の絶縁体層6aを覆うように、ポリシリコンからなる第２
のキャパシタ電極８が選択的に形成される。また、ゲー
ト誘電体層７および第２の絶縁体層6bを覆うように、ポ
リシリコンからなるゲート電極９が選択的に形成され
る。
第2D図および第2D図中の線2E−2Eに沿った断面図であ
る第2E図を参照して、イオン注入21によって、基板１の
表面層内に、１対のソース・ドレイン領域の低不純物濃
度部分13aが形成される。このイオン注入21の間、たと
え第２キャパシタ電極８の帯電量が大きくなっても、キ
ャパシタ誘電体層５が絶縁破壊を起こす前に必ず第１の
絶縁体層6aが絶縁破壊を生じる。これは、第１の導電層
4aが鋭角の頂角部を有するので、第２キャパシタ電極８
の帯電による電界がこれらの頂角部に集中するからであ
る。第１の絶縁体層6aが絶縁破壊を生じれば、第２キャ
パシタ電極８中の電荷が第１の導電層4aに吸収されて第
２キャパシタ電極８の帯電が緩和され、キャパシタ誘電
体層５の絶縁破壊が防止される。同様に、たとえゲート
電極９の帯電量が大きくなっても、ゲート誘電体層７が
絶縁破壊を起こす前に必ず第２絶縁体層6bが絶縁破壊を
生じ、これによってゲート誘電体層７の絶縁破壊が防止
される。
る第2E図を参照して、イオン注入21によって、基板１の
表面層内に、１対のソース・ドレイン領域の低不純物濃
度部分13aが形成される。このイオン注入21の間、たと
え第２キャパシタ電極８の帯電量が大きくなっても、キ
ャパシタ誘電体層５が絶縁破壊を起こす前に必ず第１の
絶縁体層6aが絶縁破壊を生じる。これは、第１の導電層
4aが鋭角の頂角部を有するので、第２キャパシタ電極８
の帯電による電界がこれらの頂角部に集中するからであ
る。第１の絶縁体層6aが絶縁破壊を生じれば、第２キャ
パシタ電極８中の電荷が第１の導電層4aに吸収されて第
２キャパシタ電極８の帯電が緩和され、キャパシタ誘電
体層５の絶縁破壊が防止される。同様に、たとえゲート
電極９の帯電量が大きくなっても、ゲート誘電体層７が
絶縁破壊を起こす前に必ず第２絶縁体層6bが絶縁破壊を
生じ、これによってゲート誘電体層７の絶縁破壊が防止
される。
第2F図を参照して、分離酸化膜２、第２キャパシタ電
極８およびゲート電極９などの全自由表面を覆うように
酸化物層12が堆積される。
極８およびゲート電極９などの全自由表面を覆うように
酸化物層12が堆積される。
第2G図および第2G図中の線2H−2Hに沿った断面図であ
る第2H図を参照して、酸化物層12はプラズマ22によって
異方的にエッチングされる。その結果、第２キャパシタ
電極８の周囲の側壁に第１の絶縁体壁12aが残され、ゲ
ート電極９の周囲の側壁に第２の絶縁体壁12bが残され
る。このプラズマエッチングの間、たとえ第２キャパシ
タ電極８の帯電量が大きくなっても、前述のイオン注入
の場合と同様に、キャパシタ誘電体層５が絶縁破壊を生
じる前に必ず第１の絶縁体層6aが絶縁破壊を生じるの
で、キャパシタ誘電体層５の絶縁破壊が防止される。同
様に、たとえゲート電極９の帯電量が大きくなっても、
ゲート誘電体層７が絶縁破壊を起こす前に必ず第２絶縁
体層6bが絶縁破壊を生じるので、ゲート誘電体層７の絶
縁破壊が防止される。
る第2H図を参照して、酸化物層12はプラズマ22によって
異方的にエッチングされる。その結果、第２キャパシタ
電極８の周囲の側壁に第１の絶縁体壁12aが残され、ゲ
ート電極９の周囲の側壁に第２の絶縁体壁12bが残され
る。このプラズマエッチングの間、たとえ第２キャパシ
タ電極８の帯電量が大きくなっても、前述のイオン注入
の場合と同様に、キャパシタ誘電体層５が絶縁破壊を生
じる前に必ず第１の絶縁体層6aが絶縁破壊を生じるの
で、キャパシタ誘電体層５の絶縁破壊が防止される。同
様に、たとえゲート電極９の帯電量が大きくなっても、
ゲート誘電体層７が絶縁破壊を起こす前に必ず第２絶縁
体層6bが絶縁破壊を生じるので、ゲート誘電体層７の絶
縁破壊が防止される。
この後、第２の絶縁体壁12bをマスクの一部として利
用しながらさらにイオン注入することによって、ソース
・ドレイン領域13の高不純物濃度部分13bが自己整合的
に形成され、これによって、第1A図ないし第1C図に示さ
れた半導体装置が完成する。
用しながらさらにイオン注入することによって、ソース
・ドレイン領域13の高不純物濃度部分13bが自己整合的
に形成され、これによって、第1A図ないし第1C図に示さ
れた半導体装置が完成する。
なお、第1A図ないし第1C図に示されたような完成され
た半導体装置においては、第１と第２の導電層4aと4bお
よび第１と第２の絶縁体層6aと6bがそのまま残存してい
るが、これらは回路素子として動作するものではないの
で、第3A図ないし第3C図に示されているような過程によ
って除去されてもよい。
た半導体装置においては、第１と第２の導電層4aと4bお
よび第１と第２の絶縁体層6aと6bがそのまま残存してい
るが、これらは回路素子として動作するものではないの
で、第3A図ないし第3C図に示されているような過程によ
って除去されてもよい。
第3A図の断面図を参照して、キャパシタ部分31とトラ
ンジスタ部分41がレジスト層14によって覆われる。この
レジスト層14をマスクとしてエッチングが行なわれる。
ンジスタ部分41がレジスト層14によって覆われる。この
レジスト層14をマスクとしてエッチングが行なわれる。
第3B図を参照して、第１と第２の導電層4aと4bおよび
第１と第２の絶縁体層6aと6bがエッチングで除去され、
かつレジスト層14も除去された半導体装置が断面図で示
されている。
第１と第２の絶縁体層6aと6bがエッチングで除去され、
かつレジスト層14も除去された半導体装置が断面図で示
されている。
第3C図を参照して、第3B図の半導体装置が平面図で示
されている。
されている。
また、上述の実施例ではキャパシタ誘電体層５および
ゲート誘電体層７が酸化物で形成されていたが、窒化物
で形成することも可能であることが当業者によって理解
されよう。
ゲート誘電体層７が酸化物で形成されていたが、窒化物
で形成することも可能であることが当業者によって理解
されよう。
さらに、上述の実施例ではポリシリコンが導電性材料
として用いられたが、他の導電性材料をも用いる得るこ
とが明らかであろう。
として用いられたが、他の導電性材料をも用いる得るこ
とが明らかであろう。
［発明の効果］ 以上のように、本発明によれば、製造過程において荷
電粒子の照射を受ける半導体装置であって生産歩留りや
信頼性の改善された半導体装置を提供することができ
る。すなわち本発明における半導体装置においては、回
路素子の近傍に電気的に分離されかつ絶縁破壊を生じや
すい部分が設けられているので、荷電粒子の照射の間に
回路素子において絶縁破壊が生じるのを防止することが
できる。
電粒子の照射を受ける半導体装置であって生産歩留りや
信頼性の改善された半導体装置を提供することができ
る。すなわち本発明における半導体装置においては、回
路素子の近傍に電気的に分離されかつ絶縁破壊を生じや
すい部分が設けられているので、荷電粒子の照射の間に
回路素子において絶縁破壊が生じるのを防止することが
できる。
【図面の簡単な説明】 第1A図は、本発明の一実施例による半導体装置を示す平
面図である。 第1B図および第1C図は、それぞれ第1A図中の線1B−1Bお
よび線1C−1Cに沿った断面図である。 第2A図ないし第2H図は、第1A図ないし第1C図に示された
導電装置の製造過程の一例を説明するための断面図であ
る。 第3A図および第3B図は、第1A図ないし第1C図に示された
半導体装置内の絶縁破壊しやすい箇所を除去する過程を
説明するための断面図である。 第3C図は、第3B図に示された半導体装置の平面図であ
る。 第4A図は、製造過程において荷電粒子の照射を受ける従
来の半導体装置の一例を示す平面図である。 第4B図および第4C図は、それぞれ第4A図中の線4B−4Bお
よび線4C−4Cに沿った断面図である。 第5A図ないし第5E図は、第4A図ないし第4C図に示された
半導体装置の製造過程の一例を説明するための断面図で
ある。 図において、１はシリコン基板、２は分離酸化膜、３は
第１キャパシタ電極、4aおよび4bは第１および第２の導
電層、５はキャパシタ誘電体層、6aおよび6bは第１およ
び第２の絶縁体層、７はゲート誘電体層、８は第２キャ
パシタ電極、９はゲート電極、そして12aおよび12bは絶
縁体壁を示す。 なお、各図において、同一符号は、同一内容または相当
部分を示す。
面図である。 第1B図および第1C図は、それぞれ第1A図中の線1B−1Bお
よび線1C−1Cに沿った断面図である。 第2A図ないし第2H図は、第1A図ないし第1C図に示された
導電装置の製造過程の一例を説明するための断面図であ
る。 第3A図および第3B図は、第1A図ないし第1C図に示された
半導体装置内の絶縁破壊しやすい箇所を除去する過程を
説明するための断面図である。 第3C図は、第3B図に示された半導体装置の平面図であ
る。 第4A図は、製造過程において荷電粒子の照射を受ける従
来の半導体装置の一例を示す平面図である。 第4B図および第4C図は、それぞれ第4A図中の線4B−4Bお
よび線4C−4Cに沿った断面図である。 第5A図ないし第5E図は、第4A図ないし第4C図に示された
半導体装置の製造過程の一例を説明するための断面図で
ある。 図において、１はシリコン基板、２は分離酸化膜、３は
第１キャパシタ電極、4aおよび4bは第１および第２の導
電層、５はキャパシタ誘電体層、6aおよび6bは第１およ
び第２の絶縁体層、７はゲート誘電体層、８は第２キャ
パシタ電極、９はゲート電極、そして12aおよび12bは絶
縁体壁を示す。 なお、各図において、同一符号は、同一内容または相当
部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 27/04 Ｈ０１Ｌ 21/90 Ｚ
Claims (2)
- 【請求項１】製造過程において荷電粒子の照射を受ける
キャパシタを含む半導体装置であって、 前記半導体装置は、前記キャパシタの第１電極を含む第
１の導電性領域と、前記第１導電性領域上に形成されて
いて前記キャパシタのキャパシタ絶縁膜を含む第１の絶
縁膜と、前記第１絶縁膜上に形成されていて前記キャパ
シタの第２電極を含む第２導電性領域とを含み、 前記半導体装置はさらに、第２の絶縁膜と第３の導電性
領域を含み、 前記第３導電性領域は前記第１導電性領域から隔てられ
ていてかつ前記第２絶縁膜によって前記第２導電性領域
に対して絶縁されており、 前記第３導電性領域はまた、前記荷電粒子の照射によっ
て前記第２導電性領域が帯電したときに前記第２絶縁膜
が前記第１絶縁膜より絶縁破壊を生じやすくするため
に、鋭角部を有していることを特徴とする半導体装置。 - 【請求項２】製造過程において荷電粒子の照射を受ける
電界効果型トランジスタを含む半導体装置であって、 前記半導体装置は、前記トランジスタのチャネル領域を
含む第１の導電性領域と、前記第１導電性領域上に形成
されていて前記トランジスタのゲート絶縁膜を含む第１
の絶縁膜と、前記第１絶縁膜上に形成されていて前記ト
ランジスタのゲート電極を含む第２の導電性領域とを含
み、 前記半導体装置はさらに、第２の絶縁膜と第３の導電性
領域を含み、 前記第３導電性領域は前記第１導電性領域から隔てられ
ていてかつ前記第２絶縁膜によって前記第２導電性領域
に対して絶縁されており、 前記第３導電性領域はまた、前記荷電粒子の照射によっ
て前記第２導電性領域が帯電したときに前記第２絶縁膜
が前記第１絶縁膜より絶縁破壊を生じやすくするため
に、鋭角部を有していることを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63332236A JPH0834297B2 (ja) | 1988-12-28 | 1988-12-28 | 半導体装置 |
| KR1019890016283A KR920010851B1 (ko) | 1988-12-28 | 1989-11-10 | 반도체장치 |
| US07/451,325 US5079609A (en) | 1988-12-28 | 1989-12-19 | Semiconductor device having dielectric breakdown protection element and method of fabricating same |
| GB8928751A GB2226699B (en) | 1988-12-28 | 1989-12-20 | Semiconductor device having dielectric breakdown protection element and method of fabricating same |
| DE3942657A DE3942657C2 (de) | 1988-12-28 | 1989-12-22 | Halbleitereinrichtung mit einem dielektrischen Schutzelement gegen Durchschlag während der Herstellung durch Ionenimplantation und Verfahren zu deren Herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63332236A JPH0834297B2 (ja) | 1988-12-28 | 1988-12-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02177470A JPH02177470A (ja) | 1990-07-10 |
| JPH0834297B2 true JPH0834297B2 (ja) | 1996-03-29 |
Family
ID=18252701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63332236A Expired - Lifetime JPH0834297B2 (ja) | 1988-12-28 | 1988-12-28 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5079609A (ja) |
| JP (1) | JPH0834297B2 (ja) |
| KR (1) | KR920010851B1 (ja) |
| DE (1) | DE3942657C2 (ja) |
| GB (1) | GB2226699B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5421213A (en) * | 1990-10-12 | 1995-06-06 | Okada; Kazuhiro | Multi-dimensional force detector |
| US6314823B1 (en) | 1991-09-20 | 2001-11-13 | Kazuhiro Okada | Force detector and acceleration detector and method of manufacturing the same |
| JPH05304154A (ja) * | 1992-04-28 | 1993-11-16 | Nec Corp | 半導体装置 |
| GB2268328B (en) * | 1992-06-30 | 1995-09-06 | Texas Instruments Ltd | A capacitor with electrostatic discharge protection |
| US6282956B1 (en) | 1994-12-29 | 2001-09-04 | Kazuhiro Okada | Multi-axial angular velocity sensor |
| US6285050B1 (en) * | 1997-12-24 | 2001-09-04 | International Business Machines Corporation | Decoupling capacitor structure distributed above an integrated circuit and method for making same |
| US6370012B1 (en) | 2000-08-30 | 2002-04-09 | International Business Machines Corporation | Capacitor laminate for use in printed circuit board and as an interconnector |
| FR2989827A1 (fr) * | 2012-04-18 | 2013-10-25 | Commissariat Energie Atomique | Dispositif semi-conducteur comportant un transistor a effet de champ et un condensateur de protection dudit transistor |
| CN112466760B (zh) * | 2020-12-03 | 2022-07-05 | 大连圣博达科技有限公司 | 一种具有去耦结构的半导体装置及其制造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1171874A (en) * | 1968-04-26 | 1969-11-26 | Hughes Aircraft Co | Field Effect Transistor. |
| GB1244225A (en) * | 1968-12-31 | 1971-08-25 | Associated Semiconductor Mft | Improvements in and relating to methods of manufacturing semiconductor devices |
| JPS5299786A (en) * | 1976-02-18 | 1977-08-22 | Agency Of Ind Science & Technol | Mos integrated circuit |
| US4072976A (en) * | 1976-12-28 | 1978-02-07 | Hughes Aircraft Company | Gate protection device for MOS circuits |
| US4190854A (en) * | 1978-02-15 | 1980-02-26 | National Semiconductor Corporation | Trim structure for integrated capacitors |
| JPS5591173A (en) * | 1978-12-28 | 1980-07-10 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| US4486769A (en) * | 1979-01-24 | 1984-12-04 | Xicor, Inc. | Dense nonvolatile electrically-alterable memory device with substrate coupling electrode |
| JPS56138955A (en) * | 1980-04-01 | 1981-10-29 | Nec Corp | Field effect transistor |
| JPS56158479A (en) * | 1980-05-10 | 1981-12-07 | Toshiba Corp | Semiconductor device |
| JPS5714216A (en) * | 1980-06-30 | 1982-01-25 | Mitsubishi Electric Corp | Input protecting circuit |
| JPS5994454A (ja) * | 1982-11-19 | 1984-05-31 | Nec Kyushu Ltd | 半導体装置とその製造方法 |
| JPS6014462A (ja) * | 1983-07-05 | 1985-01-25 | Oki Electric Ind Co Ltd | 半導体メモリ素子 |
| JPS6072228A (ja) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | 半導体基板への不純物ド−ピング方法 |
| FR2569054B1 (fr) * | 1984-08-10 | 1986-11-28 | Eurotechnique Sa | Dispositif de neutralisation de l'acces a une zone a proteger d'un circuit integre |
| US4935801A (en) * | 1987-01-27 | 1990-06-19 | Inmos Corporation | Metallic fuse with optically absorptive layer |
| US4941028A (en) * | 1988-08-10 | 1990-07-10 | Actel Corporation | Structure for protecting thin dielectrics during processing |
-
1988
- 1988-12-28 JP JP63332236A patent/JPH0834297B2/ja not_active Expired - Lifetime
-
1989
- 1989-11-10 KR KR1019890016283A patent/KR920010851B1/ko not_active IP Right Cessation
- 1989-12-19 US US07/451,325 patent/US5079609A/en not_active Expired - Fee Related
- 1989-12-20 GB GB8928751A patent/GB2226699B/en not_active Expired - Fee Related
- 1989-12-22 DE DE3942657A patent/DE3942657C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02177470A (ja) | 1990-07-10 |
| GB2226699B (en) | 1993-05-26 |
| GB8928751D0 (en) | 1990-02-28 |
| DE3942657C2 (de) | 2000-02-03 |
| US5079609A (en) | 1992-01-07 |
| KR900010995A (ko) | 1990-07-11 |
| GB2226699A (en) | 1990-07-04 |
| DE3942657A1 (de) | 1990-07-05 |
| KR920010851B1 (ko) | 1992-12-19 |
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