KR910007019B1 - 반도체 기억소자의 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체 기억소자의 제조방법

제1도는 종래 반도체 기억소자의 단면도.

제1a-h도는 본 발명에 의한 반도체 기억소자의 제조공정도.

본 발명은 휘발성 반도체 기억소자의 제조공정에 관한 것으로, 게이트 전극과 플레이트 전극 사이의 고농도 불순물 영역의 간격을 최소화하고 또한 플레이트 전극이 경사각을 갖을 필요가 없는 구조로 형성함으로써 반도체 기억소자의 고집적화를 용이하게 실현할 수 있는 반도체 기억소자의 제조방법에 관한 것이다.

반도체 메모리 기술분야에 있어서는 메모리용량을 증가시키기 위해 하나의 칩상에 형성할 수 있는 메모리셀의 수를 증가시키려는 노력이 경주되고 있다. 따라서 제한된 칩의 표면상에 다수의 메모리셀이 형성되는 메모리셀 어레이의 면적을 최소화하는 것이 중요하며, 최소면적의 면에서는 1트랜지스터 1캐패시터로 구성되는 메모리셀이 바람직하다는 것은 잘 알려져 있는 사실이다. 그러나 상기의 메모리셀에 있어서 캐패시터가 차지하는 면적이 매우 크므로, 상기 캐패시터의 면적을 최소화하면서도 용량을 증가하여 정보검출을 용이하게 하고 알파입자에 의한 소프트에러를 감소시키는 것이 중요한 문제이다.

상기와 같은 문제점을 해결하기 위해서 캐패시터가 점유하는 표면면적을 최소화하고 스토리지 캐패시터의 용량을 최소화하기 위해 반도체 기판 표면에 트랜치(Trench) 구조의 캐패시터를 형성하는 여러 방법에 제안되었으며 실제로 4메가 이상의 디램에서는 트랜치 구조를 쓰지 않을 수 없게 된다.

종래의 트랜치 캐패시터를 갖는 메모리셀의 한예가 제1도에 도시한 바와 같은 평면구조의 캐패시터를 트랜치 내부에 함몰시킨 구조의 메모리셀이다.

제1도는 트랜치 캐패시터 구조를 이용한 종래의 디램셀의 단면도로서, p형 반도체 기판(2)상에 필드산화막(4)을 성장한 후 트랜치(6)을 형성하였다. 그후 상기 트랜치홀(6) 내부에 n형 불순물을 주입하여 n+ 영역(8)을 형성하고, 상기 트랜치(6) 내부에 유전막(10)을 성장하였다. 다음 플레이트 전극(12)과 열산화막(14)을 순차적으로 형성한 후 다결성 실리콘으로 매립층(16)을 형성하였다. 상기에서 플레이트 전극(12)형성시 경사식각을 하여 이후 공정인 게이트 전극 패터닝 공정시 플레이트 전극(12) 측면에 식각 잔유물이 남아 게이트 전극간에 단락형상이 발생되는 것을 방지하였다. 그후 게이트 전극(18)을 형성하고, 상기 플레이트 전극(12)과 게이트 전극(18) 사이에 n형 불순물을 주입하여 소오스 및 드레인영역으로 이용을 불순물영역(20)을 형성하였다. 그 다음 제1층간절연막(22) 및 제2층간절연막(24)을 형성한 후 통상의 식각방법에 의해 일측단의 불순물영역(2) 노출하고 제1배선층(26)을 형성하였다.

그 다음 상기 제1배선층(26) 상부에 저온산화막(28)을 형성한 후 알루미늄등의 금속막을 도포하고 패터닝하여 제2배선막(30)을 형성하였다. 그 후 제2배선막(30)과 저온산화막(28)의 상부에 배선보호막(32)를 형성하면 제1도와 같은 메모리셀이 형성되었다.

상기 제1도와 같은 구조의 메모리셀은 플레이트 전극 (12)이 형성시 수직에칭을 하게 되면 게이트 전극(18) 패터닝 공정시 플레이트 전극(12) 측면에 식각 잔유물이 남아 게이트 전극(18)간 단락현상을 일으키므로 식각잔유물이 남지 않게 하기 위하여 최대한 45°이하로 경사식각을 하여야 하는 제조공정이 어려운 문제점이 있었다. 또한 상기와 같은 경사식각 방법은 등방성 식각방법에 의존하므로 식각시의 선폭변화의 조정이 어렵고 소자의 선폭이 좁을 때에는 경사식각된 상부모서리가 가까워져 배선이 절단되어 고집적화 하는데 어려움과, 경사식각된 플레이트 전극이 트랜치의 모서리와 일정한 폭으로 중첩되어야 하므로 소자의 크기를 축소하는데 문제점이 있었다.

따라서 본 발명의 목적은 소자의 면적을 최소화 함과 동시에 공정이 간단한 메모리셀의 제조방법을 제공함에 있다. 상기와 같은 목적을 달성하기 위하여 본 발명은 제1도 전형의 반도체 기판상에 소자분리를 위한 필드산화막을 형성하는 제1공정과, 상기 제1도 전형의 반도체 기판상의 소정부위에 게이트 전극을 형성하고 소오스 및 드레인영역으로 이용되는 제2도 전형의 불순물층을 형성하는 제2공정과, 제1층간 절연막 및 저온산화막과 감광막을 순차적으로 형성한 후 상기 필드산화막과 게이트 전극 사이에 트랜치 형성을 위한 창을 형성하는 제3공정과, 상기 창을 통하여 트랜치를 형성하고 제2도 전형의 불순물을 주입하는 제4공정과, 상기 트랜치 내부에 유전막, 다결정 실리콘, 충간절연막 및 매립용 다결정 실리콘을 형성하는 제5공정과, 상기 매립용 다결정 실리콘을 에치백하여 다결정 실리콘 매립층을 형성한 후 상기 다결정 실리콘한 후 패터닝하여 플레이트 전극을 형성하는 제6공정과, 상기 공정 후 제2층절연막을 도포하고 창을 형성한 후 제1배선층을 형성하는 제7공정과, 상기 제1배선층 상부에 저온산화막을 도포한 후 제2배선층을 형성하는 제8공정과, 상기 제2배선층 상부에 보호막을 형성하는 제9공정으로 이루어짐을 특징으로 한다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.

제2a-2h도는 본 발명에 따른 디램셀의 제조공정도이다. 제2a도는 p형 반도체 기판(40)상에 산화막층과 질화막층을 형성한 후 통상의 사진식각 공정에 의해 상기 기판(40)의 소정부분을 식각하고, LOCOS 방법에 의해 4000-6000Å 정도의 필드산화막(42)을 성장한 후 상기 질화막층과 산화막층을 순차적으로 제거한다. 그후 100-500Å 정도의 게이트산화막(44)과 3000-500Å 정도의 다결정 실리콘을 도포한 후 감광막패턴(48)을 식각마스크로 하여 게이트 전극(46)을 형성한다.

제2b도는 상기 전극(46)의 좌우에 비소등의 N형 불순물을 도우즈 1.0×1.10¹⁵-1.0×10¹⁶ions/cm²를 100-150keV의 에너지를 이용하여 이온주입하여 N+불순층물(50)을 형성한 후 통상의 열산화법에 의해 게이트산화막(44)과 게이트 전극(46)의 표면에 1500-3000Å의 제1층간절연막(52)을 형성한 도면이다.

제2c도는 상기 제1층간절연막(52) 상부에 6000-9000Å 정도의 저온산화막(54)을 성장하고 감광막패턴(56)을 형성한 후 상기 감광막패턴(56)을 식각마스크로 하여 노출된 저온산화막과 제1층간절연막을 식각하여 상기 게이트 전극(46)과 필드산화막(42)의 사이의 N+불순물층(50)이 노출된 창(57)을 형성한 도면이다.

제2d도는 상기 감광막패턴(56)을 제거한후 저온산화막(54)을 식각마스트로 하여 상기 노출된 기판을 이방성 식각으로 식각하여 3-5㎛정도 깊이의 트랜치(58)을 형성한 도면이다. 이때 상기 저온산화막(54)도 식각이 되어 1000-3000Å의 두께가 된다.

제2e도는 상기 트랜치(58) 내부에 비소(As)등의 N형 불순물을 도우즈 1.0×10¹⁵-1.0×10¹⁶ions/cm²를 100-150KeV 정도의 에너지로 이온주입하여 N+영역(60)을 형성한 후 캐패시터용 유전막(62)을 산화막 또는 ONO막으로 하고, 계속하여 3000Å 정도의 다결정 실리콘막(63)을 도포하고 100-500Å 정도의 제1열산화막(66)으로 절연시킨 후 트랜치(58) 내부가 충분히 매립될 만큼 다결정 실리콘(67)을 침적한 도면이다.

제2f도는 상기 다결정 실리콘(67)의 전면을 에치백(Etch back) 방법으로 에칭하여 다결정 실리콘 매립층(68)을 형성하고, 상기 매립층(68) 상부에 100-500Å 두께의 제2열산화막(69)을 성장한 후 플레이트 전극 형성용 감광막패턴(70)을 형성한 도면이다. 상기 공정에서 에치백 방법은 이방성과 등방성 방법이 모두 가능하며 다결정 실리콘막(63)상의 제1열산화막(66)은 에칭종점검출(End Point detection)에 이용된다.

제2g는 상기 감광막 패턴(70)을 식각마스크로 이용하여 제1열산화막(66)과 다결정 실리콘막(63)을 에칭하여 플레이트 전극(64)을 형성하고, 계속해서 저온산화막 또는 열산화막으로 제2층간절연막(72)을 형성한다. 그후 통상의 사전공정에 의해 제2층절연막(72), 저온산화막(54), 제1층간절연막(52)과 게이트 산화막(44)을 순차적으로 식각하여 N+불순물층(50)의 일측단을 노출한 후 상기 N+불순물증(50)의 노출된 부분과 제2층간절연막(72)의 상부에 걸쳐 제1배선막(74)을 형성한다. 상기에서 제1배선막(74)은 폴리사이드 또는 고융점 금속으로 3000-5000Å 정도의 두께로 형성된다.

제2h도는 상기 제1배선막(74) 상부에 기상도포법 또는 저온산화법에 의해 저온산화막(76)을 형성한 후 800℃-900℃에서 열처리하여 상기 저온산화막(76)의 스탭커버리지를 완화시키고, 상기 저온산화막(76) 상부에 알루미늄 또는 알루미늄 합금으로 6000-1000Å 정도 도포한 후 통상의 사진공정으로 제2배선막(78)을 형성한다. 그후 제2금속막(78)을 보호하기 위하여 제2배선막(78)과 저온산화막(76) 상부에 보호막(80)을 형성하면 디램셀을 완성한다.

상술한 디램셀의 제조공정에서 반도체 기판상에 필드산화막(42)과 게이트(46)를 형성한 후 그 사이에 트랜치(58)을 형성하므로 게이트(46)과 트랜치(58)의 간격를 최소화할 수 있으며, 이때 트랜치(58)은 소오스 및 드레인영역으로 이용되는 불순물영역(50)이 형성된 상부에서 실시하므로 자기정합에 의한 트랜티 하부 불순물층(60)과의 연결이 가능하다.

또한, 플레이트 전극(64)의 패턴공정을 게이트(46)의 상부에서 이루어지게 하므로 플레이트 전극(64)에 측벽 잔유물에 의한 선간 단락형상이 없으며 패터링공정이 용이해지고, 트랜치 에칭공정시 식각마스크로 이용지 저온산화막(54)이 트랜치 에칭 후 남은 두께 그대로 절연막으로 이용되어 에칭마스크의 제거공정을 배제할 수 있다.

상술한 바와 같이 본 발명은 게이트 전극과 트랜치 사이를 최소화하여 셀의 면적을 최소할 수 있다. 또한 본 발명은 평면상에 게이트 전극를 형성하므로 패터닝공정이 쉽고, 게이트 전극 상부에 플레이트 전극을 형성하므로 플레이트 전극에 측벽 잔유물이 생기지 않아 소자 단란형상을 방지하므로 측벽 잔유물을 제거하기 위한 공정의 추가가 없고, 트랜치 마스트 재료를 절연막으로 사용하므로 마스크 제조공정을 하지 않아 공정이 단순해지는 이점이 있다.

Claims (2)

1. 반도체 기억소자에 있어서, 제1도 전형의 반도체 기판상의 소자분리를 위한 필드산화막을 형성하는 제1공정과, 상기 제1도 전형의 반도체 기판상의 소정부위에 게이트 전극을 형성하고 소오스 및 드레인영역으로 이용되는 제2도 전형의 불순물층을 형성하는 제2공정과, 제1층절연막 및 저온산화막과 감광막을 순차적으로 형성한 후 상기 필드산화막과 게이트 전극 사이에 트랜치 형성을 위한 창을 형성하는 제3공정과, 상기 창을 통하여 트랜치를 형성하고 제2도 전형의 불순물을 주입하는 제4공정과, 상기 트랜치 내부에 유전막, 다결정 실리콘, 층간절연막 및 매립용 다결정 실리콘을 형성하는 제5공정과, 상기 매립용 다결정 실리콘을 에치백하여 다결정 실리콘 매립층을 형성한 후 상기 다결정 실리콘을 패터닝하여 플레이트 전극을 형성하는 제6공정과, 상기 공정후 제2층간절연막을 도포하고 창을 형성한 후 제1배선층을 형성하는 제7공정과, 상기 제1배선층 상부에 저온산화막을 도포한 후 제2배선층을 형성하는 제8공정과, 상기 제2배선층상부에 보호막을 형성하는 제9공정으로 하는 반도체 기억소자의 제조방법.
2. 제1항에 있어서, 제2공정에서 생성되는 저온산화막이 제4공정의 트랜치 에칭공정후 1000-3000Å이 되도록 조절함을 특징으로 하는 반도체기억소자의 제조방법.

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