JPH10116969A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10116969A JPH10116969A JP9214432A JP21443297A JPH10116969A JP H10116969 A JPH10116969 A JP H10116969A JP 9214432 A JP9214432 A JP 9214432A JP 21443297 A JP21443297 A JP 21443297A JP H10116969 A JPH10116969 A JP H10116969A
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 微細化に適する新しい素子分離法を用いる
際、パーティクルやオーバーエッチングにより歩留まり
が低下する。また、メモリセル領域と周辺回路領域との
段差が大きく、製造途中のリソグラフィー工程やエッチ
ング工程での加工マージンが狭く歩留まりを低下させ
る。 【解決手段】 周辺回路領域の素子分離領域をパターニ
ングする工程を、メモリセル領域の素子分離領域をパタ
ーニングする工程よりも後で行う。または、メモリセル
領域の素子分離絶縁膜より周辺回路領域の素子分離絶縁
膜を厚く形成する。周辺回路領域における素子分離絶縁
膜の傾斜角度を、メモリセル領域における素子分離絶縁
膜の傾斜角度よりも小さくする。
際、パーティクルやオーバーエッチングにより歩留まり
が低下する。また、メモリセル領域と周辺回路領域との
段差が大きく、製造途中のリソグラフィー工程やエッチ
ング工程での加工マージンが狭く歩留まりを低下させ
る。 【解決手段】 周辺回路領域の素子分離領域をパターニ
ングする工程を、メモリセル領域の素子分離領域をパタ
ーニングする工程よりも後で行う。または、メモリセル
領域の素子分離絶縁膜より周辺回路領域の素子分離絶縁
膜を厚く形成する。周辺回路領域における素子分離絶縁
膜の傾斜角度を、メモリセル領域における素子分離絶縁
膜の傾斜角度よりも小さくする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に半導体記憶装置及びその製造方
法に関する。
の製造方法に関し、特に半導体記憶装置及びその製造方
法に関する。
【０００２】
【従来の技術】半導体記憶装置は、主として記憶素子群
（メモリセル群）と周辺回路とを有し、チップ上ではメ
モリセル領域と周辺回路領域に分けて配置されている。
さらに、半導体記憶装置の大きさ（面積）はメモリセル
領域の占有面積によって大きく左右され、このため一般
には周辺回路に比べメモリセルの方を微細に設計するの
が実状である。
（メモリセル群）と周辺回路とを有し、チップ上ではメ
モリセル領域と周辺回路領域に分けて配置されている。
さらに、半導体記憶装置の大きさ（面積）はメモリセル
領域の占有面積によって大きく左右され、このため一般
には周辺回路に比べメモリセルの方を微細に設計するの
が実状である。
【０００３】ＤＲＡＭ、ＳＲＡＭ、フラッシュＥＥＰＲ
ＯＭ等の半導体記憶装置は近年ますます高集積化が図ら
れ、素子の微細化が進んでいる。かかる半導体記憶装置
においてメモリセル及び周辺回路素子を正常に動作させ
るためには、隣接する素子間を物理的・電気的に分離す
るための絶縁膜が必要であり、その形成技術は重要であ
る。
ＯＭ等の半導体記憶装置は近年ますます高集積化が図ら
れ、素子の微細化が進んでいる。かかる半導体記憶装置
においてメモリセル及び周辺回路素子を正常に動作させ
るためには、隣接する素子間を物理的・電気的に分離す
るための絶縁膜が必要であり、その形成技術は重要であ
る。
【０００４】素子間を分離する領域を素子分離領域、素
子分離領域に形成される絶縁膜を素子分離絶縁膜と呼ん
でいるが、半導体記憶装置における素子分離絶縁膜は選
択酸化法（ＬＯＣＯＳ）によって形成されるのが一般的
であった。すなわち、半導体基板表面上に膜厚５０ｎｍ
程度のシリコン酸化膜と膜厚１００〜４００ｎｍ程度の
シリコン窒化膜を順次積層し、光リソグラフィー技術と
ドライエッチング技術とを用いて素子分離領域上のシリ
コン窒化膜を除去した後、熱酸化を行って分離領域部に
シリコン酸化膜（フィールド酸化膜）を形成して、これ
を素子分離絶縁膜とするものである。しかしながら、か
かるＬＯＣＯＳ法においては、素子分離領域と活性領域
との境界にバーズビークと呼ばれる素子分離酸化膜が活
性領域に食い込む現象が生じ、これが素子の微細化を阻
んでいた。
子分離領域に形成される絶縁膜を素子分離絶縁膜と呼ん
でいるが、半導体記憶装置における素子分離絶縁膜は選
択酸化法（ＬＯＣＯＳ）によって形成されるのが一般的
であった。すなわち、半導体基板表面上に膜厚５０ｎｍ
程度のシリコン酸化膜と膜厚１００〜４００ｎｍ程度の
シリコン窒化膜を順次積層し、光リソグラフィー技術と
ドライエッチング技術とを用いて素子分離領域上のシリ
コン窒化膜を除去した後、熱酸化を行って分離領域部に
シリコン酸化膜（フィールド酸化膜）を形成して、これ
を素子分離絶縁膜とするものである。しかしながら、か
かるＬＯＣＯＳ法においては、素子分離領域と活性領域
との境界にバーズビークと呼ばれる素子分離酸化膜が活
性領域に食い込む現象が生じ、これが素子の微細化を阻
んでいた。
【０００５】このような問題を解決し、微細化に適する
新しい素子分離法として、まずシリコン基板表面に膜厚
の一様なシリコン酸化膜を形成し、次に光リソグラフィ
ー及びドライエッチング技術によって活性領域上のシリ
コン酸化膜をパターニングして除去し、素子分離絶縁膜
を形成する方法が特開平４−３４０７６７に提案されて
いる。
新しい素子分離法として、まずシリコン基板表面に膜厚
の一様なシリコン酸化膜を形成し、次に光リソグラフィ
ー及びドライエッチング技術によって活性領域上のシリ
コン酸化膜をパターニングして除去し、素子分離絶縁膜
を形成する方法が特開平４−３４０７６７に提案されて
いる。
【０００６】この素子分離法の具体的な製造方法を図１
５を用いて説明する。はじめに、図１５（ａ）に示すよ
うに、シリコン基板９００の表面に化学気相成長法（Ｃ
ＶＤ）または熱酸化法によって膜厚の一様なシリコン酸
化膜９０１を形成する。次いで、図１５（ｂ）に示すよ
うに、光リソグラフィー技術を用いて素子分離領域上に
感光性レジスト９０２をパターニング形成する。さら
に、感光性レジスト９０２をマスクにして活性領域上の
シリコン酸化膜９０１をドライエッチング技術を用いて
除去し、続いて、感光性レジスト９０２を剥離する（図
１５（ｃ））。次に、隣接するシリコン酸化膜の間隔を
リソグラフィー技術で決まる寸法以下に狭めて素子の微
細化を図り、回路の高速化を達成するため、図１５
（ｄ）に示すように、減圧ＣＶＤ等を用いて段差被覆性
の良好なシリコン酸化膜９０３を全面に成長し、図１５
（ｅ）に示すように、成長されたシリコン酸化膜９０３
を異方性ドライエッチングにてエッチバックしてシリコ
ン酸化膜９０１の側壁にサイドウォール９０４を形成す
る。このようにして、バーズビークのない素子分離膜間
に微細な素子を形成することが可能となる。
５を用いて説明する。はじめに、図１５（ａ）に示すよ
うに、シリコン基板９００の表面に化学気相成長法（Ｃ
ＶＤ）または熱酸化法によって膜厚の一様なシリコン酸
化膜９０１を形成する。次いで、図１５（ｂ）に示すよ
うに、光リソグラフィー技術を用いて素子分離領域上に
感光性レジスト９０２をパターニング形成する。さら
に、感光性レジスト９０２をマスクにして活性領域上の
シリコン酸化膜９０１をドライエッチング技術を用いて
除去し、続いて、感光性レジスト９０２を剥離する（図
１５（ｃ））。次に、隣接するシリコン酸化膜の間隔を
リソグラフィー技術で決まる寸法以下に狭めて素子の微
細化を図り、回路の高速化を達成するため、図１５
（ｄ）に示すように、減圧ＣＶＤ等を用いて段差被覆性
の良好なシリコン酸化膜９０３を全面に成長し、図１５
（ｅ）に示すように、成長されたシリコン酸化膜９０３
を異方性ドライエッチングにてエッチバックしてシリコ
ン酸化膜９０１の側壁にサイドウォール９０４を形成す
る。このようにして、バーズビークのない素子分離膜間
に微細な素子を形成することが可能となる。
【０００７】
【発明が解決しようとする課題】しかしながら、図１５
に示した方法を用いて素子分離酸化膜を形成した後、メ
モリセル及び周辺回路素子を形成すると以下のような問
題が生じる。これを図１６を用いて説明する。図１５
（ａ）〜（ｅ）と同様にして、シリコン基板１０００に
素子分離絶縁膜となるシリコン酸化膜１００１、サイド
ウォール１００２を形成する（図１６（ａ））。次に、
図１６（ｂ）に示すように、熱酸化法を用いて、ゲート
酸化膜１００３を形成した後、全面に多結晶シリコン１
００４を堆積し、リン拡散を行う。さらに、図１６
（ｃ）に示すように、熱酸化法によりシリコン酸化膜１
００５を形成した後、多結晶シリコン１００６を成長し
て、リン拡散を行う。次に、図１６（ｄ）に示すよう
に、多結晶シリコン１００６をエッチングし、コントロ
ールゲート１００７を形成する。この際、周辺回路領域
には、素子分離絶縁膜による急峻な段差があるため、平
坦部と段差部とで多結晶シリコン１００６に膜厚差が生
じる。このような状態で均一なエッチングを行ったとし
ても、段差部の側壁に多結晶シリコン１００８が残って
しまう。この時、メモリセル領域は多結晶シリコン１０
０４が素子分離絶縁膜間に完全に埋め込まれており、平
坦であるためこのようなエッチング残りは発生しない。
このエッチング残りは、これ以降の工程で酸化膜１００
５をエッチングする際のマスクとなり、その状態で多結
晶シリコン１００４をエッチングすると段差部のエッチ
ング残りはさらにひどくなる。エッチング残りは、パー
ティクルの原因となり歩留まりを低下させる。あるい
は、エッチング残りをなくすためオーバーエッチングを
行うと、下地ダメージを発生させる原因となる。これは
電気的なリークやショートの原因となり歩留まりを低下
させるという問題がある。
に示した方法を用いて素子分離酸化膜を形成した後、メ
モリセル及び周辺回路素子を形成すると以下のような問
題が生じる。これを図１６を用いて説明する。図１５
（ａ）〜（ｅ）と同様にして、シリコン基板１０００に
素子分離絶縁膜となるシリコン酸化膜１００１、サイド
ウォール１００２を形成する（図１６（ａ））。次に、
図１６（ｂ）に示すように、熱酸化法を用いて、ゲート
酸化膜１００３を形成した後、全面に多結晶シリコン１
００４を堆積し、リン拡散を行う。さらに、図１６
（ｃ）に示すように、熱酸化法によりシリコン酸化膜１
００５を形成した後、多結晶シリコン１００６を成長し
て、リン拡散を行う。次に、図１６（ｄ）に示すよう
に、多結晶シリコン１００６をエッチングし、コントロ
ールゲート１００７を形成する。この際、周辺回路領域
には、素子分離絶縁膜による急峻な段差があるため、平
坦部と段差部とで多結晶シリコン１００６に膜厚差が生
じる。このような状態で均一なエッチングを行ったとし
ても、段差部の側壁に多結晶シリコン１００８が残って
しまう。この時、メモリセル領域は多結晶シリコン１０
０４が素子分離絶縁膜間に完全に埋め込まれており、平
坦であるためこのようなエッチング残りは発生しない。
このエッチング残りは、これ以降の工程で酸化膜１００
５をエッチングする際のマスクとなり、その状態で多結
晶シリコン１００４をエッチングすると段差部のエッチ
ング残りはさらにひどくなる。エッチング残りは、パー
ティクルの原因となり歩留まりを低下させる。あるい
は、エッチング残りをなくすためオーバーエッチングを
行うと、下地ダメージを発生させる原因となる。これは
電気的なリークやショートの原因となり歩留まりを低下
させるという問題がある。
【０００８】また、メモリセル領域は、二層あるいは三
層の多結晶シリコンからなるゲート電極を用いるが、周
辺回路領域は一層の多結晶シリコンで形成されることが
一般的であるため、メモリセル領域と周辺回路領域との
段差が大きく、製造途中のリソグラフィー工程やエッチ
ング工程での加工マージンが狭く歩留まりを低下させる
という問題がある。
層の多結晶シリコンからなるゲート電極を用いるが、周
辺回路領域は一層の多結晶シリコンで形成されることが
一般的であるため、メモリセル領域と周辺回路領域との
段差が大きく、製造途中のリソグラフィー工程やエッチ
ング工程での加工マージンが狭く歩留まりを低下させる
という問題がある。
【０００９】
【課題を解決するための手段】本発明は、上述する問題
点を解決するためになされたもので、本発明の半導体記
憶装置の製造方法は、周辺回路領域の素子分離領域をパ
ターニングする工程を、メモリセル領域の素子分離領域
をパターニングする工程よりも後で行うことを特徴とし
ている。より詳しくは、半導体基板表面に絶縁膜を形成
し、メモリセル領域の絶縁膜をパターニングし、メモリ
セル領域の素子の一部を形成した後、周辺回路領域の絶
縁膜をパターニングする。
点を解決するためになされたもので、本発明の半導体記
憶装置の製造方法は、周辺回路領域の素子分離領域をパ
ターニングする工程を、メモリセル領域の素子分離領域
をパターニングする工程よりも後で行うことを特徴とし
ている。より詳しくは、半導体基板表面に絶縁膜を形成
し、メモリセル領域の絶縁膜をパターニングし、メモリ
セル領域の素子の一部を形成した後、周辺回路領域の絶
縁膜をパターニングする。
【００１０】また、本発明の半導体記憶装置の製造方法
は、半導体基板表面に絶縁膜を形成しパターニングする
ことにより素子分離絶縁膜を形成する半導体記憶装置の
製造方法であって、メモリセル領域の素子分離絶縁膜よ
り周辺回路領域の素子分離絶縁膜を厚く形成することを
特徴としている。
は、半導体基板表面に絶縁膜を形成しパターニングする
ことにより素子分離絶縁膜を形成する半導体記憶装置の
製造方法であって、メモリセル領域の素子分離絶縁膜よ
り周辺回路領域の素子分離絶縁膜を厚く形成することを
特徴としている。
【００１１】また、本発明の半導体記憶装置の製造方法
は、半導体基板表面上に絶縁膜を形成し、絶縁膜に一定
の傾斜を有するように除去し、素子分離絶縁膜を形成す
る。
は、半導体基板表面上に絶縁膜を形成し、絶縁膜に一定
の傾斜を有するように除去し、素子分離絶縁膜を形成す
る。
【００１２】また、周辺回路領域における絶縁膜の傾斜
がメモリセル領域の絶縁膜の傾斜よりも緩くなるよう素
子分離絶縁膜を形成することを特徴としている。
がメモリセル領域の絶縁膜の傾斜よりも緩くなるよう素
子分離絶縁膜を形成することを特徴としている。
【００１３】さらに、本発明の半導体記憶装置の製造方
法は、半導体基板表面上に絶縁膜を形成する工程と、素
子分離領域を被覆するマスク材を形成する工程と、マス
ク材をマスクとして絶縁膜を除去する工程とを含み、具
体的には、この絶縁膜の除去をＣＦ４とＣＨＦ３との混
合ガス等のプラズマに晒すことにより行うことを特徴と
する。または、マスク材を形成する工程とこれに続きマ
スク材をマスクとして絶縁膜を除去する工程をメモリセ
ル領域と周辺回路領域とで別々に行うことを特徴とす
る。さらに、周辺回路領域における素子分離絶縁膜の傾
斜角度が、メモリセル領域における素子分離絶縁膜の傾
斜角度よりも小さくなる条件でエッチングを行うことを
特徴としている。
法は、半導体基板表面上に絶縁膜を形成する工程と、素
子分離領域を被覆するマスク材を形成する工程と、マス
ク材をマスクとして絶縁膜を除去する工程とを含み、具
体的には、この絶縁膜の除去をＣＦ４とＣＨＦ３との混
合ガス等のプラズマに晒すことにより行うことを特徴と
する。または、マスク材を形成する工程とこれに続きマ
スク材をマスクとして絶縁膜を除去する工程をメモリセ
ル領域と周辺回路領域とで別々に行うことを特徴とす
る。さらに、周辺回路領域における素子分離絶縁膜の傾
斜角度が、メモリセル領域における素子分離絶縁膜の傾
斜角度よりも小さくなる条件でエッチングを行うことを
特徴としている。
【００１４】また、本発明の半導体装置は、メモリセル
領域の素子分離絶縁膜より、周辺回路領域の素子分離絶
縁膜が厚く形成されていることを特徴としている。
領域の素子分離絶縁膜より、周辺回路領域の素子分離絶
縁膜が厚く形成されていることを特徴としている。
【００１５】さらに、本発明の半導体装置は、周辺回路
領域のような活性領域の幅が広い領域の素子分離絶縁膜
の傾斜角度がメモリセル領域のような活性領域の幅が狭
い領域の素子分離絶縁膜の傾斜角度よりも緩いことを特
徴としている。
領域のような活性領域の幅が広い領域の素子分離絶縁膜
の傾斜角度がメモリセル領域のような活性領域の幅が狭
い領域の素子分離絶縁膜の傾斜角度よりも緩いことを特
徴としている。
【００１６】かくして周辺回路領域の素子分離領域をパ
ターニングする工程を、メモリセル領域の素子分離領域
をパターニングする工程よりも後で行うことにより、メ
モリセル領域形成途中まで周辺回路領域を平坦に保つこ
とができ、メモリセル領域を形成する工程で発生するエ
ッチング残りや基板のダメージを防ぐことができ歩留ま
りが向上する。
ターニングする工程を、メモリセル領域の素子分離領域
をパターニングする工程よりも後で行うことにより、メ
モリセル領域形成途中まで周辺回路領域を平坦に保つこ
とができ、メモリセル領域を形成する工程で発生するエ
ッチング残りや基板のダメージを防ぐことができ歩留ま
りが向上する。
【００１７】さらに、周辺回路領域の素子分離絶縁膜を
厚くすることにより、メモリセル領域と周辺回路領域の
段差が軽減され、リソグラフィー工程やエッチング工程
の加工マージンが広がり歩留まりが向上する。
厚くすることにより、メモリセル領域と周辺回路領域の
段差が軽減され、リソグラフィー工程やエッチング工程
の加工マージンが広がり歩留まりが向上する。
【００１８】また、素子分離絶縁膜の側面がなだらかな
一定の傾斜を有している。このため、素子分離境界段差
部の上部に成長される多結晶シリコン膜等のエッチング
に際し残渣を取り除きやすい。また、周辺回路領域にお
ける素子分離絶縁膜の傾斜がメモリセル領域の素子分離
絶縁膜の傾斜よりも緩く形成されている。このため、微
細に設計され活性領域に多結晶シリコンが埋め込まれる
メモリセル領域においてのみエッチング条件を最適化し
ても、周辺回路領域でのエッチング残りが生じない。
一定の傾斜を有している。このため、素子分離境界段差
部の上部に成長される多結晶シリコン膜等のエッチング
に際し残渣を取り除きやすい。また、周辺回路領域にお
ける素子分離絶縁膜の傾斜がメモリセル領域の素子分離
絶縁膜の傾斜よりも緩く形成されている。このため、微
細に設計され活性領域に多結晶シリコンが埋め込まれる
メモリセル領域においてのみエッチング条件を最適化し
ても、周辺回路領域でのエッチング残りが生じない。
【００１９】さらに、半導体基板表面上にシリコン酸化
膜を形成し、素子分離領域をマスク材で被覆し、このマ
スク材をマスクとしてシリコン酸化膜をテーパ（傾斜）
が付く条件を用いて除去することにより素子分離絶縁膜
を形成している。このため、シリコン酸化膜サイドウォ
ールの形成を不要とし、工程の削減が図れる。
膜を形成し、素子分離領域をマスク材で被覆し、このマ
スク材をマスクとしてシリコン酸化膜をテーパ（傾斜）
が付く条件を用いて除去することにより素子分離絶縁膜
を形成している。このため、シリコン酸化膜サイドウォ
ールの形成を不要とし、工程の削減が図れる。
【００２０】また、メモリセル領域と周辺回路領域とで
別々にパターニングを行っているため、周辺回路領域に
おける素子分離シリコン酸化膜側面の傾斜角度を、メモ
リセル領域における素子分離シリコン酸化膜側面の傾斜
角度よりも小さくすることが容易に可能となる。
別々にパターニングを行っているため、周辺回路領域に
おける素子分離シリコン酸化膜側面の傾斜角度を、メモ
リセル領域における素子分離シリコン酸化膜側面の傾斜
角度よりも小さくすることが容易に可能となる。
【００２１】これらの方法を用いて形成された半導体装
置は、素子特性が良く、信頼性が高いものとなる。
置は、素子特性が良く、信頼性が高いものとなる。
【００２２】
【発明の実施の形態】次に、本発明の第１の実施例につ
いて図面を参照して詳細に説明する。図１から図４まで
の図面は、本半導体装置の断面を示す図面である。図５
は、その装置の平面を示す図面であり、平面図における
Ａ線およびＢ線は、断面図におけるＡ断面（メモリセル
のソース及びドレインに垂直な断面）およびＢ断面（メ
モリセルのソース及びドレインに平行（コントロールゲ
ートに垂直）な断面）をそれぞれ示す。また、図６およ
び図７は、図１〜図５に示される装置のうちメモリセル
領域で使用されるマスクレイアウトを示す図面である。
なお、「レジスト」とはポジ型感光性レジストのことで
あり、光リソグラフィー工程において、マスクが残しパ
ターンである場合はレジストが残され、マスクが抜きパ
ターンである場合はレジストが除去される様にパターン
が転写される。
いて図面を参照して詳細に説明する。図１から図４まで
の図面は、本半導体装置の断面を示す図面である。図５
は、その装置の平面を示す図面であり、平面図における
Ａ線およびＢ線は、断面図におけるＡ断面（メモリセル
のソース及びドレインに垂直な断面）およびＢ断面（メ
モリセルのソース及びドレインに平行（コントロールゲ
ートに垂直）な断面）をそれぞれ示す。また、図６およ
び図７は、図１〜図５に示される装置のうちメモリセル
領域で使用されるマスクレイアウトを示す図面である。
なお、「レジスト」とはポジ型感光性レジストのことで
あり、光リソグラフィー工程において、マスクが残しパ
ターンである場合はレジストが残され、マスクが抜きパ
ターンである場合はレジストが除去される様にパターン
が転写される。
【００２３】まず、図１（ａ）に示すように、Ｐ型の不
純物がドープされたシリコン基板表面に、メモリセル領
域において図６（ａ）に示される、互いに平行な短冊上
のマスク（抜き）ＢＮ＋を用いて、光リソグラフィーに
よりレジストをパターニングする（なお、周辺回路領域
のマスクは図示せず、以下同様）。続いて、このレジス
トをマスクにして砒素イオンを注入エネルギー５０ｋｅ
Ｖ、注入ドーズ５Ｅ１５ｃｍ−２にて注入した後、９０
０℃、３０分の熱処理を行い、埋込拡散層１０１を形成
する。この埋込拡散層１０１はビット線であると同時
に、各セルのソースおよびドレインとなる。次に、減圧
ＣＶＤ法により膜厚１００〜４００、例えば３００ｎｍ
の酸化シリコン膜を堆積し、図６（ｂ）に示される、互
いに平行な短冊状のマスク（抜き）ＡＣＴを用いて、光
リソグラフィーによりレジストをパターニングする。続
いて、このレジストをマスクにして異方性ドライエッチ
ングにより、酸化シリコン膜をパターニングして１０２
を得る。これにより、素子分離酸化膜が形成される。
純物がドープされたシリコン基板表面に、メモリセル領
域において図６（ａ）に示される、互いに平行な短冊上
のマスク（抜き）ＢＮ＋を用いて、光リソグラフィーに
よりレジストをパターニングする（なお、周辺回路領域
のマスクは図示せず、以下同様）。続いて、このレジス
トをマスクにして砒素イオンを注入エネルギー５０ｋｅ
Ｖ、注入ドーズ５Ｅ１５ｃｍ−２にて注入した後、９０
０℃、３０分の熱処理を行い、埋込拡散層１０１を形成
する。この埋込拡散層１０１はビット線であると同時
に、各セルのソースおよびドレインとなる。次に、減圧
ＣＶＤ法により膜厚１００〜４００、例えば３００ｎｍ
の酸化シリコン膜を堆積し、図６（ｂ）に示される、互
いに平行な短冊状のマスク（抜き）ＡＣＴを用いて、光
リソグラフィーによりレジストをパターニングする。続
いて、このレジストをマスクにして異方性ドライエッチ
ングにより、酸化シリコン膜をパターニングして１０２
を得る。これにより、素子分離酸化膜が形成される。
【００２４】続いて、図１（ｂ）に示すように、膜厚１
００ｎｍの酸化シリコン膜を減圧ＣＶＤ法により堆積
し、異方性ドライエッチングによりエッチバックするこ
とにより、互いに平行な短冊状に形成された酸化シリコ
ン膜１０２の側壁に酸化シリコン膜のサイドウォール２
０３を形成する。
００ｎｍの酸化シリコン膜を減圧ＣＶＤ法により堆積
し、異方性ドライエッチングによりエッチバックするこ
とにより、互いに平行な短冊状に形成された酸化シリコ
ン膜１０２の側壁に酸化シリコン膜のサイドウォール２
０３を形成する。
【００２５】さらに、熱酸化により膜厚２０ｎｍのゲー
ト酸化膜１０４を形成した後、減圧ＣＶＤ法により燐の
ドープされた膜厚２００ｎｍの多結晶シリコン膜を堆積
する。続いて、図６（ｃ）に示す互いに平行な短冊状の
マスク（残し）ｐｏｌｙ１を用いて、光リソグラフィー
によりレジストをパターニングする。続いて、このレジ
ストをマスクにして、異方性ドライエッチングにより、
図１（ｃ）に示すように多結晶シリコン膜１０５をパタ
ーニングする。これによって、浮遊ゲート電極となるべ
き多結晶シリコン膜の列方向（ビット線方向）のパター
ニングがされたことになる。このとき、周辺はシリコン
酸化膜１０２で覆われているので周辺領域の基板ダメー
ジやエッチング残りを心配する必要がない。
ト酸化膜１０４を形成した後、減圧ＣＶＤ法により燐の
ドープされた膜厚２００ｎｍの多結晶シリコン膜を堆積
する。続いて、図６（ｃ）に示す互いに平行な短冊状の
マスク（残し）ｐｏｌｙ１を用いて、光リソグラフィー
によりレジストをパターニングする。続いて、このレジ
ストをマスクにして、異方性ドライエッチングにより、
図１（ｃ）に示すように多結晶シリコン膜１０５をパタ
ーニングする。これによって、浮遊ゲート電極となるべ
き多結晶シリコン膜の列方向（ビット線方向）のパター
ニングがされたことになる。このとき、周辺はシリコン
酸化膜１０２で覆われているので周辺領域の基板ダメー
ジやエッチング残りを心配する必要がない。
【００２６】続いて図１（ｄ）に示すように、互いに平
行な短冊状にパターニングされた多結晶シリコン膜１０
５の間にあり、これと垂直でかつ互いに平行な短冊状に
パターニングされた酸化シリコン膜１０２によって限定
されるシリコン基板表面上の領域に残る酸化シリコン膜
１０４を完全に除去した後、この領域のシリコン基板表
面および互いに平行な短冊状にパターニングされた多結
晶シリコン膜１０５の表面に減圧ＣＶＤ法および熱酸化
を順次行って、膜厚２００ｎｍの酸化シリコン膜１０６
を形成する。さらに、減圧ＣＶＤ法により、膜厚２５０
ｎｍの多結晶シリコン膜１０７および膜厚２００ｎｍの
酸化シリコン膜１０８を成長する。なお、このとき多結
晶シリコン１０７にはリーンドープ拡散が施される。
行な短冊状にパターニングされた多結晶シリコン膜１０
５の間にあり、これと垂直でかつ互いに平行な短冊状に
パターニングされた酸化シリコン膜１０２によって限定
されるシリコン基板表面上の領域に残る酸化シリコン膜
１０４を完全に除去した後、この領域のシリコン基板表
面および互いに平行な短冊状にパターニングされた多結
晶シリコン膜１０５の表面に減圧ＣＶＤ法および熱酸化
を順次行って、膜厚２００ｎｍの酸化シリコン膜１０６
を形成する。さらに、減圧ＣＶＤ法により、膜厚２５０
ｎｍの多結晶シリコン膜１０７および膜厚２００ｎｍの
酸化シリコン膜１０８を成長する。なお、このとき多結
晶シリコン１０７にはリーンドープ拡散が施される。
【００２７】続いて、図２（ａ）に示すように、図６
（ｄ）に示される、ビット線１０１に垂直で、かつ互い
に平行な短冊状のマスク（残し）ＣＧを用いて、光リソ
グラフィーによりレジストをパターニングする。続い
て、このレジストをマスクにして、異方性ドライエッチ
ングにより、酸化シリコン膜１０８および多結晶シリコ
ン膜１０７を自己整合的に順次パターニングする。ここ
でパターニングされた第２の多結晶シリコン膜１１０
は、ワード線となると同時に、各セルの制御ゲート電極
となる。
（ｄ）に示される、ビット線１０１に垂直で、かつ互い
に平行な短冊状のマスク（残し）ＣＧを用いて、光リソ
グラフィーによりレジストをパターニングする。続い
て、このレジストをマスクにして、異方性ドライエッチ
ングにより、酸化シリコン膜１０８および多結晶シリコ
ン膜１０７を自己整合的に順次パターニングする。ここ
でパターニングされた第２の多結晶シリコン膜１１０
は、ワード線となると同時に、各セルの制御ゲート電極
となる。
【００２８】次に、図２（ａ）に示すように膜厚１００
ｎｍ程度の酸化シリコン膜を成長し、周辺領域の素子分
離マスクを用いて光リソグラフィーによって、レジスト
１１１を形成する。次いで、周辺領域に堆積されている
酸化シリコン膜１０２をパターニングして、周辺素子分
離のフィールド絶縁膜を得る。なお、この面々から明ら
かなように、周辺素子分離のフィールド絶縁膜の膜厚
は、酸化シリコン膜２１１の膜厚分だけ、メモリセル素
子分離膜２０２よりも厚くなっている。
ｎｍ程度の酸化シリコン膜を成長し、周辺領域の素子分
離マスクを用いて光リソグラフィーによって、レジスト
１１１を形成する。次いで、周辺領域に堆積されている
酸化シリコン膜１０２をパターニングして、周辺素子分
離のフィールド絶縁膜を得る。なお、この面々から明ら
かなように、周辺素子分離のフィールド絶縁膜の膜厚
は、酸化シリコン膜２１１の膜厚分だけ、メモリセル素
子分離膜２０２よりも厚くなっている。
【００２９】次に、図２（ｃ）に示すように、全面にシ
リコン酸化膜をＣＶＤ法により堆積した後、シリコン酸
化膜をエッチバックし、コントロールゲート及び周辺回
路領域の素子分離酸化膜の側壁に酸化膜サイドウォール
１１２を形成する。
リコン酸化膜をＣＶＤ法により堆積した後、シリコン酸
化膜をエッチバックし、コントロールゲート及び周辺回
路領域の素子分離酸化膜の側壁に酸化膜サイドウォール
１１２を形成する。
【００３０】さらに、図２（ｄ）に示すように、周辺領
域をレジストで覆い、酸化シリコン膜１０９・多結晶ポ
リシリコン膜１１０のサイドウォール１１２をマスクと
して、第２の多結晶シリコン膜１１０と自己整合的に多
結晶シリコン膜１０５をパターニングして、浮遊ゲート
電極１１４を得る。すなわち、本エッチングによって、
浮遊ゲート電極のワード方向のパターニングを行ったこ
とになる。
域をレジストで覆い、酸化シリコン膜１０９・多結晶ポ
リシリコン膜１１０のサイドウォール１１２をマスクと
して、第２の多結晶シリコン膜１１０と自己整合的に多
結晶シリコン膜１０５をパターニングして、浮遊ゲート
電極１１４を得る。すなわち、本エッチングによって、
浮遊ゲート電極のワード方向のパターニングを行ったこ
とになる。
【００３１】続いて、図３（ａ）に示すように、浮遊ゲ
ート電極１１４およびシリコン基板の露出した部分を熱
酸化により、それぞれトンネル酸化シリコン膜１１５お
よび酸化シリコン膜１１６（１１７）を形成する。
ート電極１１４およびシリコン基板の露出した部分を熱
酸化により、それぞれトンネル酸化シリコン膜１１５お
よび酸化シリコン膜１１６（１１７）を形成する。
【００３２】さらに、図３（ｂ）に示すように、多結晶
シリコン膜を成長し、図７（ａ）に示される、互いに平
行でかつワード線一本置きにワード線と平行に配置され
るマスク（残し）ＥＧを用いて、光リソグラフィーによ
りレジストをパターニングする。続いて、このレジスト
をマスクにして、異方性ドライエッチングにより、多結
晶シリコン膜をパターニングして、消去ゲート電極１１
８および周辺トランジスタのゲート電極１１９を形成す
る。
シリコン膜を成長し、図７（ａ）に示される、互いに平
行でかつワード線一本置きにワード線と平行に配置され
るマスク（残し）ＥＧを用いて、光リソグラフィーによ
りレジストをパターニングする。続いて、このレジスト
をマスクにして、異方性ドライエッチングにより、多結
晶シリコン膜をパターニングして、消去ゲート電極１１
８および周辺トランジスタのゲート電極１１９を形成す
る。
【００３３】さらに、図４に示されるように、周辺トラ
ンジスタに対するドレインおよびソース拡散層を形成
し、層間絶縁膜２２３を形成する。続いて、ゲート電極
あるいは拡散層にいたるコンタクト孔２２４を形成し、
最後に全面にアルミニウムを形成した後図７（ｂ）のマ
スク（残し）ｍｅｔを用いてエッチングを行いアルミ配
線層２２５を形成する。なお、この製法により提供され
る装置は、消去ゲートを備えるメモリセルである。図５
を用いて説明すると、図面右下の浮遊ゲート電極１１
４、上側、下側にあるビット線（ソース・ドレイン領
域）１０１、制御ゲート１１０から一つのメモリセルが
構成されている。また、図５における拡性化領域は、素
子分離領域１２０により区画されている。
ンジスタに対するドレインおよびソース拡散層を形成
し、層間絶縁膜２２３を形成する。続いて、ゲート電極
あるいは拡散層にいたるコンタクト孔２２４を形成し、
最後に全面にアルミニウムを形成した後図７（ｂ）のマ
スク（残し）ｍｅｔを用いてエッチングを行いアルミ配
線層２２５を形成する。なお、この製法により提供され
る装置は、消去ゲートを備えるメモリセルである。図５
を用いて説明すると、図面右下の浮遊ゲート電極１１
４、上側、下側にあるビット線（ソース・ドレイン領
域）１０１、制御ゲート１１０から一つのメモリセルが
構成されている。また、図５における拡性化領域は、素
子分離領域１２０により区画されている。
【００３４】図８は、図１〜図７に示される半導体装置
の概略回路図である。
の概略回路図である。
【００３５】番号６３〜７２はメモリセルトランシスタ
を示す。各ワード線１１０は、ワード線デコーダ９９に
よりそのレベルをコントロールされ、消去ゲート１１８
は、消去ゲートデコーダ９５によりそのレベルをコント
ロールされる。各メモリセルＴｒのソース／ドレイン
は、各ビット線デコーダ／センスアンプ８５とビット線
バイアス電圧８３に接続される。次に、本発明の第２の
実施例について図面を参照して詳細に説明する。図９か
ら図１１までのＡ断面はメモリセルのソース及びドレイ
ンに垂直な断面を示し、Ｂ断面はメモリセルのソース及
びドレインに平行（コントロールゲートに垂直）な断面
を示すものとする。なお、この断面は、図１で示される
断面と同一である。
を示す。各ワード線１１０は、ワード線デコーダ９９に
よりそのレベルをコントロールされ、消去ゲート１１８
は、消去ゲートデコーダ９５によりそのレベルをコント
ロールされる。各メモリセルＴｒのソース／ドレイン
は、各ビット線デコーダ／センスアンプ８５とビット線
バイアス電圧８３に接続される。次に、本発明の第２の
実施例について図面を参照して詳細に説明する。図９か
ら図１１までのＡ断面はメモリセルのソース及びドレイ
ンに垂直な断面を示し、Ｂ断面はメモリセルのソース及
びドレインに平行（コントロールゲートに垂直）な断面
を示すものとする。なお、この断面は、図１で示される
断面と同一である。
【００３６】まず、図９（ａ）に示すように、メモリセ
ルのソース、ドレインとなるｎ型不純物拡散層２０１を
形成後、表面に１０００〜４０００のシリコン酸化膜２
０２をＣＶＤ法により堆積し、先にメモリセル領域のみ
シリコン酸化膜２０２をパターニングし、素子分離酸化
膜を形成する。次に、図９（ｂ）に示すように、溝の幅
の半分以下の膜厚のシリコン酸化膜をＣＶＤ法により堆
積し、異方性エッチングでエッチバックすることによっ
て、シリコン酸化膜の側面に酸化膜サイドウォール２０
３を形成する。次に、図９（ｃ）に示すように、メモリ
セルのゲート酸化膜２０４を形成した後、リンドープさ
れた多結晶シリコン２０５をＣＶＤ法により素子分離間
が埋め込まれる程度に堆積し、パターニングする。次
に、図４（ｄ）に示すように、熱酸化法によりシリコン
酸化膜２０６を形成した後、多結晶シリコン２０７をＣ
ＶＤ法により堆積してリン拡散を行い、さらに、シリコ
ン酸化膜２０８を熱酸化法またはＣＶＤ法により形成す
る。次に、図１０（ａ）に示すようにシリコン酸化膜２
０８をパターニングし、酸化膜マスク２０９を形成し、
それをマスクにして多結晶シリコン２０７をエッチング
することにより、コントロールゲート２１０を形成す
る。次に、図１０（ｂ）に示すようにシリコン酸化膜２
１１をＣＶＤ法により堆積した後、メモリセル領域と周
辺回路領域の素子分離領域をレジスト２１２で覆い、シ
リコン酸化膜２１１及び２０２をエッチングする。この
とき、シリコン酸化膜のエッチングには、例えば、四フ
ッ化炭素（ＣＦ4）と三フッ化水素化炭素（ＣＨＦ3）と
の混合ガスをプラズマ化した雰囲気を用いることによ
り、エッチング後の断面形状が順テーパーになるような
エッチングを行う。次に、図１０（ｃ）に示すように、
熱酸化法またはＣＶＤ法により周辺回路の高耐圧トラン
ジスタのゲート酸化膜２１３の一部を形成した後、通常
トランジスタ領域以外を覆うレジスト２１４を設け、シ
リコン酸化膜２１３をエッチング除去する。次に、図１
０（ｄ）に示すように、レジスト２１５で周辺回路領域
を覆い、メモリセル領域のシリコン酸化膜をエッチバッ
クし、コントロールゲートの側壁に酸化膜サイドウォー
ル２１６を形成した後、シリコン酸化膜をマスクに、多
結晶シリコンをエッチングしてそれぞれのメモリセルの
フローティングゲート２１７を分離する。次に、図１１
（ａ）に示すように、熱酸化法またはＣＶＤ法またはそ
の組み合わせにより、トンネル酸化膜２１８及び周辺ゲ
ート酸化膜２１９及び高耐圧トランジスタのゲート酸化
膜２２０を形成する。次に、図１１（ｂ）に示すよう
に、多結晶シリコンを堆積し、パターニングしてイレー
ズゲート２２１及び周辺ゲート２２２をエッチングして
形成する。その後、全面に層間絶縁膜２２３を堆積した
後、通常フラッシュＥＥＰＲＯＭの製造方法を用いて、
コンタクト孔を設け、金属配線を施せばフラッシュＥＥ
ＰＲＯＭが形成できる。この実施例では、周辺回路領域
の素子分離絶縁膜をメモリセル領域より厚く形成してい
るため、段差が軽減され、後工程のリソグラフィー工程
やエッチング工程におけるマージンが広くなる。
ルのソース、ドレインとなるｎ型不純物拡散層２０１を
形成後、表面に１０００〜４０００のシリコン酸化膜２
０２をＣＶＤ法により堆積し、先にメモリセル領域のみ
シリコン酸化膜２０２をパターニングし、素子分離酸化
膜を形成する。次に、図９（ｂ）に示すように、溝の幅
の半分以下の膜厚のシリコン酸化膜をＣＶＤ法により堆
積し、異方性エッチングでエッチバックすることによっ
て、シリコン酸化膜の側面に酸化膜サイドウォール２０
３を形成する。次に、図９（ｃ）に示すように、メモリ
セルのゲート酸化膜２０４を形成した後、リンドープさ
れた多結晶シリコン２０５をＣＶＤ法により素子分離間
が埋め込まれる程度に堆積し、パターニングする。次
に、図４（ｄ）に示すように、熱酸化法によりシリコン
酸化膜２０６を形成した後、多結晶シリコン２０７をＣ
ＶＤ法により堆積してリン拡散を行い、さらに、シリコ
ン酸化膜２０８を熱酸化法またはＣＶＤ法により形成す
る。次に、図１０（ａ）に示すようにシリコン酸化膜２
０８をパターニングし、酸化膜マスク２０９を形成し、
それをマスクにして多結晶シリコン２０７をエッチング
することにより、コントロールゲート２１０を形成す
る。次に、図１０（ｂ）に示すようにシリコン酸化膜２
１１をＣＶＤ法により堆積した後、メモリセル領域と周
辺回路領域の素子分離領域をレジスト２１２で覆い、シ
リコン酸化膜２１１及び２０２をエッチングする。この
とき、シリコン酸化膜のエッチングには、例えば、四フ
ッ化炭素（ＣＦ4）と三フッ化水素化炭素（ＣＨＦ3）と
の混合ガスをプラズマ化した雰囲気を用いることによ
り、エッチング後の断面形状が順テーパーになるような
エッチングを行う。次に、図１０（ｃ）に示すように、
熱酸化法またはＣＶＤ法により周辺回路の高耐圧トラン
ジスタのゲート酸化膜２１３の一部を形成した後、通常
トランジスタ領域以外を覆うレジスト２１４を設け、シ
リコン酸化膜２１３をエッチング除去する。次に、図１
０（ｄ）に示すように、レジスト２１５で周辺回路領域
を覆い、メモリセル領域のシリコン酸化膜をエッチバッ
クし、コントロールゲートの側壁に酸化膜サイドウォー
ル２１６を形成した後、シリコン酸化膜をマスクに、多
結晶シリコンをエッチングしてそれぞれのメモリセルの
フローティングゲート２１７を分離する。次に、図１１
（ａ）に示すように、熱酸化法またはＣＶＤ法またはそ
の組み合わせにより、トンネル酸化膜２１８及び周辺ゲ
ート酸化膜２１９及び高耐圧トランジスタのゲート酸化
膜２２０を形成する。次に、図１１（ｂ）に示すよう
に、多結晶シリコンを堆積し、パターニングしてイレー
ズゲート２２１及び周辺ゲート２２２をエッチングして
形成する。その後、全面に層間絶縁膜２２３を堆積した
後、通常フラッシュＥＥＰＲＯＭの製造方法を用いて、
コンタクト孔を設け、金属配線を施せばフラッシュＥＥ
ＰＲＯＭが形成できる。この実施例では、周辺回路領域
の素子分離絶縁膜をメモリセル領域より厚く形成してい
るため、段差が軽減され、後工程のリソグラフィー工程
やエッチング工程におけるマージンが広くなる。
【００３７】次に、本発明の第３の実施例について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００３８】図１２は実施例３に係わる半導体記憶装置
の素子分離絶縁膜を形成する製造方法を示す断面図であ
る。
の素子分離絶縁膜を形成する製造方法を示す断面図であ
る。
【００３９】はじめに、図１２（ａ）に示すように、シ
リコン基板３００表面にＣＶＤ法または熱酸化法にてシ
リコン酸化膜３０１を形成し、光リソグラフィー技術に
より感光性レジスト３０２を素子分離領域を覆うように
パターニングする。
リコン基板３００表面にＣＶＤ法または熱酸化法にてシ
リコン酸化膜３０１を形成し、光リソグラフィー技術に
より感光性レジスト３０２を素子分離領域を覆うように
パターニングする。
【００４０】次いで、感光性レジスト３０２をマスクに
して、シリコン酸化膜３０１のドライエッチングを行
う。このとき、例えば、ＣＦ４とＣＨＦ３との混合ガス
を圧力５Ｐａ下で流量比ＣＦ４／ＣＨＦ３＝１０／２０
にて流し、間隔１．９ｍｍの平行平板電極に１０００Ｗ
の高周波を印加することによってプラズマ化する条件を
用いると、広い活性領域をもつ周辺回路領域での傾斜角
（θ２）を緩やかにし、狭い一定の幅の活性領域をもつ
メモリセル領域での傾斜角（θ１）を急にするような加
工が可能となる（θ２＜θ１）（図７（ｂ））。例え
ば、メモリセルの活性領域幅が０．４μｍの場合はθ１
＝８０〜８２°、周辺回路領域の活性領域幅が１μｍ以
上の場合は６９°＜θ２＜７５°なる結果を得ている。
このような被エッチング物質のエッチング側面にテーパ
ー形状をもたらすエッチングは、エッチングに際して感
光性レジストとプラズマ中のラジカルが反応してできた
生成物が被エッチング物質側面に堆積しそこでのエッチ
ングを抑制すると考えられており、この生成物の堆積量
が多いほどテーパー形状は大きくなると説明されてい
る。本実施例では、周辺回路領域のようにエッチングパ
ターンが生成物の平均自由工程より十分長いときは大き
なテーパーがつくが、メモリセル領域のようにエッチン
グパターンが生成物の平均自由工程と同程度となる生成
物の被エッチング物質側面に対する付着量が少なくなり
テーパーはつかなるなる。
して、シリコン酸化膜３０１のドライエッチングを行
う。このとき、例えば、ＣＦ４とＣＨＦ３との混合ガス
を圧力５Ｐａ下で流量比ＣＦ４／ＣＨＦ３＝１０／２０
にて流し、間隔１．９ｍｍの平行平板電極に１０００Ｗ
の高周波を印加することによってプラズマ化する条件を
用いると、広い活性領域をもつ周辺回路領域での傾斜角
（θ２）を緩やかにし、狭い一定の幅の活性領域をもつ
メモリセル領域での傾斜角（θ１）を急にするような加
工が可能となる（θ２＜θ１）（図７（ｂ））。例え
ば、メモリセルの活性領域幅が０．４μｍの場合はθ１
＝８０〜８２°、周辺回路領域の活性領域幅が１μｍ以
上の場合は６９°＜θ２＜７５°なる結果を得ている。
このような被エッチング物質のエッチング側面にテーパ
ー形状をもたらすエッチングは、エッチングに際して感
光性レジストとプラズマ中のラジカルが反応してできた
生成物が被エッチング物質側面に堆積しそこでのエッチ
ングを抑制すると考えられており、この生成物の堆積量
が多いほどテーパー形状は大きくなると説明されてい
る。本実施例では、周辺回路領域のようにエッチングパ
ターンが生成物の平均自由工程より十分長いときは大き
なテーパーがつくが、メモリセル領域のようにエッチン
グパターンが生成物の平均自由工程と同程度となる生成
物の被エッチング物質側面に対する付着量が少なくなり
テーパーはつかなるなる。
【００４１】このように周辺回路領域での素子分離絶縁
膜の側面テーパー形状をメモリセル領域での素子分離絶
縁膜の側面テーパー形状よりも緩やかに形成することに
より、周辺回路領域における多結晶シリコン膜のエッチ
ング工程においての残渣の発生をさらに少なくすること
ができる。
膜の側面テーパー形状をメモリセル領域での素子分離絶
縁膜の側面テーパー形状よりも緩やかに形成することに
より、周辺回路領域における多結晶シリコン膜のエッチ
ング工程においての残渣の発生をさらに少なくすること
ができる。
【００４２】次に、本発明の第４の実施例について図面
を参照して説明する。図１３は半導体記憶装置の素子分
離絶縁膜を形成する別の製造方法を示している。
を参照して説明する。図１３は半導体記憶装置の素子分
離絶縁膜を形成する別の製造方法を示している。
【００４３】はじめに、図１３（ａ）に示すように、シ
リコン基板４００表面にＣＶＤにてシリコン酸化膜４０
１を形成し、光リソグラフィー工程により感光性レジス
ト４０２をメモリセル領域における素子分離領域と周辺
回路領域を覆うようにパターニングする。
リコン基板４００表面にＣＶＤにてシリコン酸化膜４０
１を形成し、光リソグラフィー工程により感光性レジス
ト４０２をメモリセル領域における素子分離領域と周辺
回路領域を覆うようにパターニングする。
【００４４】次いで、感光性レジスト４０２をマスクに
して、例えば、四フッ化炭素（ＣＦ４）と二フッ化二水
素化炭素（ＣＨ２Ｆ２）との混合ガスをプラズマ化した
雰囲気にシリコン酸化膜４０１を晒すことにより、除去
側面が一定の傾斜形状（テーパー）をもつようにシリコ
ン酸化膜４０１をエッチング除去することができる（第
１のドライエッチング）。続いて、感光性レジスト４０
２を剥離すると、図１３（ｂ）に示すような側面にテー
パーを有するメモリセル領域の素子分離酸化膜４０３が
得られる。
して、例えば、四フッ化炭素（ＣＦ４）と二フッ化二水
素化炭素（ＣＨ２Ｆ２）との混合ガスをプラズマ化した
雰囲気にシリコン酸化膜４０１を晒すことにより、除去
側面が一定の傾斜形状（テーパー）をもつようにシリコ
ン酸化膜４０１をエッチング除去することができる（第
１のドライエッチング）。続いて、感光性レジスト４０
２を剥離すると、図１３（ｂ）に示すような側面にテー
パーを有するメモリセル領域の素子分離酸化膜４０３が
得られる。
【００４５】さらに、図１３（ｃ）に示すように、光リ
ソグラフィー工程により感光性レジスト４０４を周辺回
路領域における素子分離領域とメモリセル領域を覆うよ
うにパターニングする。
ソグラフィー工程により感光性レジスト４０４を周辺回
路領域における素子分離領域とメモリセル領域を覆うよ
うにパターニングする。
【００４６】続いて、感光性レジスト４０４をマスクに
して、例えば、ＣＦ４とＣＨ２Ｆ２との混合ガスをプラ
ズマ化した雰囲気にシリコン酸化膜４０１を晒すことに
より、テーパーをもつようにシリコン酸化膜４０１をエ
ッチング除去することができる（第２のドライエッチン
グ）。続いて、感光性レジスト４０４を剥離すると、図
８（ｄ）に示すような側面にテーパーを有する周辺回路
領域の素子分離酸化膜４０５が得られる。
して、例えば、ＣＦ４とＣＨ２Ｆ２との混合ガスをプラ
ズマ化した雰囲気にシリコン酸化膜４０１を晒すことに
より、テーパーをもつようにシリコン酸化膜４０１をエ
ッチング除去することができる（第２のドライエッチン
グ）。続いて、感光性レジスト４０４を剥離すると、図
８（ｄ）に示すような側面にテーパーを有する周辺回路
領域の素子分離酸化膜４０５が得られる。
【００４７】このようにして形成された素子分離酸化膜
側面のテーパー形状は、シリコン酸化膜を垂直にエッチ
ングした後にシリコン酸化膜のサイドウォールを形成し
て作る図９にて説明した素子分離酸化膜側面の断面形状
よりも緩やかであり、上部構造体をエッチング加工する
際に発生する残渣を低減することができる。
側面のテーパー形状は、シリコン酸化膜を垂直にエッチ
ングした後にシリコン酸化膜のサイドウォールを形成し
て作る図９にて説明した素子分離酸化膜側面の断面形状
よりも緩やかであり、上部構造体をエッチング加工する
際に発生する残渣を低減することができる。
【００４８】さらに、メモリセル領域の素子分離酸化膜
を形成する第１のドライエッチングと周辺回路領域の素
子分離酸化膜を形成する第２のドライエッチングとにお
いて、エッチング条件を変えることにより素子分離酸化
膜側面のテーパー形状をメモリセル領域に比べ周辺回路
領域で緩やかになるようにすることができる。例えば、
ＣＦ４とＣＨ２Ｆ２との混合ガスをプラズマ化するとき
の圧力を、第１のドライエッチングに際しては２０ｍＴ
ｏｒｒ、第２のドライエッチングに際しては５ｍＴｏｒ
ｒで行うと、周辺回路領域での傾斜角（θ２）を緩やか
にし、メモリセル領域での傾斜角（θ１）を急にするよ
うな加工が可能となる（θ２＜θ１）。活性領域幅が
０．５〜２μｍの範囲においては、第１のドライエッチ
ングにより形成される傾斜角（θ１）は８０〜８４°、
第２のドライエッチングにより形成される傾斜角（θ
２）は７０〜７５°の大きさを取る。第１及び第２のド
ライエッチングに際しては感光性レジストとプラズマ中
のラジカルが反応してできた生成物が被エッチング物質
側面に堆積してエッチングを抑制するために被エッチン
グ物質側面はテーパー形状を取ると考えられているが、
第２のドライエッチングにおいて圧力を低くすると生成
物の平均自由工程が被エッチングパターンに比べ十分長
くなり、被エッチング物質側面への生成物の堆積量が多
くなり、テーパー形状を取り易くなると理解することが
できる。
を形成する第１のドライエッチングと周辺回路領域の素
子分離酸化膜を形成する第２のドライエッチングとにお
いて、エッチング条件を変えることにより素子分離酸化
膜側面のテーパー形状をメモリセル領域に比べ周辺回路
領域で緩やかになるようにすることができる。例えば、
ＣＦ４とＣＨ２Ｆ２との混合ガスをプラズマ化するとき
の圧力を、第１のドライエッチングに際しては２０ｍＴ
ｏｒｒ、第２のドライエッチングに際しては５ｍＴｏｒ
ｒで行うと、周辺回路領域での傾斜角（θ２）を緩やか
にし、メモリセル領域での傾斜角（θ１）を急にするよ
うな加工が可能となる（θ２＜θ１）。活性領域幅が
０．５〜２μｍの範囲においては、第１のドライエッチ
ングにより形成される傾斜角（θ１）は８０〜８４°、
第２のドライエッチングにより形成される傾斜角（θ
２）は７０〜７５°の大きさを取る。第１及び第２のド
ライエッチングに際しては感光性レジストとプラズマ中
のラジカルが反応してできた生成物が被エッチング物質
側面に堆積してエッチングを抑制するために被エッチン
グ物質側面はテーパー形状を取ると考えられているが、
第２のドライエッチングにおいて圧力を低くすると生成
物の平均自由工程が被エッチングパターンに比べ十分長
くなり、被エッチング物質側面への生成物の堆積量が多
くなり、テーパー形状を取り易くなると理解することが
できる。
【００４９】本実施例における長所は、周辺回路領域で
の素子分離領域の設計寸法がメモリセル領域での素子分
離領域の設計寸法と同程度に厳しくても、メモリセル領
域と周辺回路領域とで別々に素子分離絶縁膜を形成する
ことによって設計寸法に左右されず周辺回路領域の素子
分離絶縁膜側面のテーパーを大きく取ることができるこ
とである。
の素子分離領域の設計寸法がメモリセル領域での素子分
離領域の設計寸法と同程度に厳しくても、メモリセル領
域と周辺回路領域とで別々に素子分離絶縁膜を形成する
ことによって設計寸法に左右されず周辺回路領域の素子
分離絶縁膜側面のテーパーを大きく取ることができるこ
とである。
【００５０】また、実施例３及び実施例４においては、
素子分離酸化膜を形成するためのドライエッチングの反
応ガスとしてＣＦ４ とＣＨＦ３ との混合ガスやＣＦ
４とＣＨ２Ｆ２との混合ガスを使うことを例示したが、
プラズマ化した際にシリコン酸化膜をエッチングするあ
らゆるガスにおいてシリコン酸化膜の側壁がテーパー状
になるようなエッチング条件を見いだすことができる。
最も広く用いられている反応ガスとしては化学式ＣＦ
４、ＣＨＦ３、ＣＨ２Ｆ２、Ｃ４Ｆ８、ＣＯ、ＳＦ６、
Ａｒで著される物質の組み合わせからなる混合ガスであ
り、いずれの組み合わせにおいても、圧力、混合ガス流
量、混合ガス流量比、プラズマ発生電圧等のプロセスパ
ラメータを最適化することによりシリコン酸化膜を側壁
がテーパー状になるようにエッチングをすることが可能
である。
素子分離酸化膜を形成するためのドライエッチングの反
応ガスとしてＣＦ４ とＣＨＦ３ との混合ガスやＣＦ
４とＣＨ２Ｆ２との混合ガスを使うことを例示したが、
プラズマ化した際にシリコン酸化膜をエッチングするあ
らゆるガスにおいてシリコン酸化膜の側壁がテーパー状
になるようなエッチング条件を見いだすことができる。
最も広く用いられている反応ガスとしては化学式ＣＦ
４、ＣＨＦ３、ＣＨ２Ｆ２、Ｃ４Ｆ８、ＣＯ、ＳＦ６、
Ａｒで著される物質の組み合わせからなる混合ガスであ
り、いずれの組み合わせにおいても、圧力、混合ガス流
量、混合ガス流量比、プラズマ発生電圧等のプロセスパ
ラメータを最適化することによりシリコン酸化膜を側壁
がテーパー状になるようにエッチングをすることが可能
である。
【００５１】ここでは、半導体記憶装置としてフラッシ
ュＥＥＰＲＯＭを例にあげその製造方法を示したが、こ
れに限られるものではない。また、ここに示した他にも
種々の変形が考えられる。
ュＥＥＰＲＯＭを例にあげその製造方法を示したが、こ
れに限られるものではない。また、ここに示した他にも
種々の変形が考えられる。
【００５２】次に、本発明の第５の実施例について図面
を参照して詳細に説明する。図１４は半導体記憶素子の
メモリーセル領域の形成に対する別の製造方法を示して
いる。
を参照して詳細に説明する。図１４は半導体記憶素子の
メモリーセル領域の形成に対する別の製造方法を示して
いる。
【００５３】はじめに、図１４（ａ）に示すように、シ
リコン基板５００の表面に５０ｎｍのシリコン酸化膜５
５０、１４０ｎｍのシリコン窒化膜５５１をＣＶＤ法に
より堆積し、将来周辺回路領域及びメモリーセル領域内
でセグメントトランジスタとなる領域を残してシリコン
窒化膜５５１を除去する。次に、図１４（ｂ）に示すよ
うに、熱酸化を行い、シリコン酸化膜が露出した領域に
６００ｎｍの厚い酸化膜５５２を形成する。次に、図１
４（ｃ）に示すようにシリコン窒化膜５５１及びシリコ
ン酸化膜５５０，５５２を除去した後で、シリコン基板
５００の表面に５０ｎｍの酸化膜５５３を熱酸化法によ
って形成する。次に、基板全面にボロンを５０ｋｅＶ、
１６Ｅ１２ｃｍ２の条件でイオン注入する。
リコン基板５００の表面に５０ｎｍのシリコン酸化膜５
５０、１４０ｎｍのシリコン窒化膜５５１をＣＶＤ法に
より堆積し、将来周辺回路領域及びメモリーセル領域内
でセグメントトランジスタとなる領域を残してシリコン
窒化膜５５１を除去する。次に、図１４（ｂ）に示すよ
うに、熱酸化を行い、シリコン酸化膜が露出した領域に
６００ｎｍの厚い酸化膜５５２を形成する。次に、図１
４（ｃ）に示すようにシリコン窒化膜５５１及びシリコ
ン酸化膜５５０，５５２を除去した後で、シリコン基板
５００の表面に５０ｎｍの酸化膜５５３を熱酸化法によ
って形成する。次に、基板全面にボロンを５０ｋｅＶ、
１６Ｅ１２ｃｍ２の条件でイオン注入する。
【００５４】次に、図１４（ｄ）に示すように基板全面
にレジスト５５４を堆積し、リンをイオン注入する部分
のレジストを選択的に除去した後に、リンを１００ｋｅ
Ｖ、６Ｅ１２ｃｍ−２の条件でイオン注入する。次に、
図１４（ｅ）に示すようにシリコン酸化膜５５３を除去
する。ここでＮウエル５６１，５６２及びＰウエル５６
３は将来高耐圧トランジスタを形成する領域で、Ｐウエ
ル５６４は将来周辺回路のｐチャネルトランジスタを形
成する領域であり、Ｐウエル５６５は将来メモリセル領
域となる部分である。
にレジスト５５４を堆積し、リンをイオン注入する部分
のレジストを選択的に除去した後に、リンを１００ｋｅ
Ｖ、６Ｅ１２ｃｍ−２の条件でイオン注入する。次に、
図１４（ｅ）に示すようにシリコン酸化膜５５３を除去
する。ここでＮウエル５６１，５６２及びＰウエル５６
３は将来高耐圧トランジスタを形成する領域で、Ｐウエ
ル５６４は将来周辺回路のｐチャネルトランジスタを形
成する領域であり、Ｐウエル５６５は将来メモリセル領
域となる部分である。
【００５５】次に、１００ｎｍ〜４００ｎｍの酸化膜を
ＣＶＤ法で堆積し、実施例１，２，３の製造方法でメモ
リセル領域と周辺回路領域を形成することで図１４
（ｆ）の半導体装置が形成される。ここで高耐圧トラン
ジスタ５７１及びセグメントトランジスタ５７２は周辺
領域のトランジスタ５７３を形成する際、同時に形成さ
れる。
ＣＶＤ法で堆積し、実施例１，２，３の製造方法でメモ
リセル領域と周辺回路領域を形成することで図１４
（ｆ）の半導体装置が形成される。ここで高耐圧トラン
ジスタ５７１及びセグメントトランジスタ５７２は周辺
領域のトランジスタ５７３を形成する際、同時に形成さ
れる。
【００５６】セグメントトランジスタは５７２は、セル
が複数の領域に分割された分割セル構造の際必要となる
分割されたセルを制御するためのトランジスタであり、
セルが分割されていない場合は不要である。
が複数の領域に分割された分割セル構造の際必要となる
分割されたセルを制御するためのトランジスタであり、
セルが分割されていない場合は不要である。
【００５７】本実施例によれば、メモリセルを形成する
領域が周辺回路領域、高耐圧トランジスタ及び、セグメ
ントトランジスタの形成される領域より低い位置にある
ため、セルトランジスタと他の周辺回路領域に形成され
るトランジスタ、高耐圧トランジスタ及び、セグメント
トランジスタとの段差が低減されるため、ＰＲ時の段差
によるＰＲ膜の不均一性・焦点深度のズレに起因するパ
ターン寸法偏差等の問題が生じることがない。
領域が周辺回路領域、高耐圧トランジスタ及び、セグメ
ントトランジスタの形成される領域より低い位置にある
ため、セルトランジスタと他の周辺回路領域に形成され
るトランジスタ、高耐圧トランジスタ及び、セグメント
トランジスタとの段差が低減されるため、ＰＲ時の段差
によるＰＲ膜の不均一性・焦点深度のズレに起因するパ
ターン寸法偏差等の問題が生じることがない。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
素子分離領域の上部に形成される多結晶シリコン等薄膜
のエッチング加工におけるプロセス条件のマージンが広
くなり、残渣や下地の損傷が大幅に低減でき、歩留まり
が向上する。
素子分離領域の上部に形成される多結晶シリコン等薄膜
のエッチング加工におけるプロセス条件のマージンが広
くなり、残渣や下地の損傷が大幅に低減でき、歩留まり
が向上する。
【００５９】また、第５の実施例のように、メモリセル
を形成する領域が周辺回路領域、高耐圧トランジスタ及
び、セグメントトランジスタの形成される領域より低い
位置にあるため、セルトランジスタと他の周辺回路領域
に形成されるトランジスタ、高耐圧トランジスタ及び、
セグメントトランジスタとの段差が低減されるため、Ｐ
Ｒ時の段差によるＰＲ膜の不均一性・焦点深度のズレに
起因するパターン寸法偏差等の問題が生じることがな
い。
を形成する領域が周辺回路領域、高耐圧トランジスタ及
び、セグメントトランジスタの形成される領域より低い
位置にあるため、セルトランジスタと他の周辺回路領域
に形成されるトランジスタ、高耐圧トランジスタ及び、
セグメントトランジスタとの段差が低減されるため、Ｐ
Ｒ時の段差によるＰＲ膜の不均一性・焦点深度のズレに
起因するパターン寸法偏差等の問題が生じることがな
い。
【００６０】さらに、素子特性が良く、信頼性の高い半
導体装置が得られる。
導体装置が得られる。
【図１】本発明の第１の実施例の製造方法を説明する工
程断面図。
程断面図。
【図２】図１につづく本発明の第１の実施例の製造方法
を説明する工程断面図。
を説明する工程断面図。
【図３】図２につづく本発明の第１の実施例の製造方法
を説明する工程断面図。
を説明する工程断面図。
【図４】図３につづく本発明の第１の実施例の製造方法
を説明する工程断面図。
を説明する工程断面図。
【図５】本発明の第１の実施例の平面図。
【図６】本発明の第１の実施例のマスクレイアウトを示
す平面図。
す平面図。
【図７】図６につづく本発明の第１の実施例のマスクレ
イアウトを示す平面図。
イアウトを示す平面図。
【図８】本発明の概略回路図。
【図９】本発明の第２の実施例の製造方法を説明する工
程断面図。
程断面図。
【図１０】図４につづく本発明の第２の実施例の製造方
法を説明する工程断面図。
法を説明する工程断面図。
【図１１】図５につづく本発明の第２の実施例の製造方
法を説明する工程断面図。
法を説明する工程断面図。
【図１２】本発明の第３の実施例の製造方法を説明する
工程断面図。
工程断面図。
【図１３】本発明の第３の実施例の製造方法を説明する
工程断面図。
工程断面図。
【図１４】本発明の第５の実施例の製造方法を説明する
工程断面図。
工程断面図。
【図１５】従来の素子分離の製造方法を説明する工程断
面図。
面図。
【図１６】従来の問題点を説明する工程断面図。
１０１，２０１ ｎ型不純物拡散層 １０２，１０６，１０８，２０２，２０６，２０８，２
１１ シリコン酸化膜 １０３，１１２，２０３，２１６ 酸化膜サイドウォ
ール １０４，２０４ メモリセルのゲート酸化膜 １０５，１０７，２０５，２０７ 多結晶シリコン １０９，２０９ 酸化膜マスク １１０，２１０ コントロールゲート １１１，１１３，２１２，２１４，２１５ レジスト １１４，２１７ フローティングゲート １１５，１１６，１１７，２１３，２１８，２１９，２
２０ ゲート酸化膜 １１８，２２１ イレーズゲート １１９，２２２ 周辺トランジスタのゲート ２２３ 層間絶縁膜 ３００，４００ シリコン基板 ３０１，４０１ シリコン酸化膜 ３０２，４０２，４０４ 感光性レジスト ３０３，４０３，４０５ 素子分離 ９００，１０００ シリコン基板 ９０１，９０３，１００１ シリコン酸化膜 ９０２ 感光性レジスト ９０４，１００２ サイドウオール １００３ ゲート酸化膜 １００４，１００６，１００８ 多結晶シリコン １００５ シリコン酸化膜 １００７ コントロールゲート
１１ シリコン酸化膜 １０３，１１２，２０３，２１６ 酸化膜サイドウォ
ール １０４，２０４ メモリセルのゲート酸化膜 １０５，１０７，２０５，２０７ 多結晶シリコン １０９，２０９ 酸化膜マスク １１０，２１０ コントロールゲート １１１，１１３，２１２，２１４，２１５ レジスト １１４，２１７ フローティングゲート １１５，１１６，１１７，２１３，２１８，２１９，２
２０ ゲート酸化膜 １１８，２２１ イレーズゲート １１９，２２２ 周辺トランジスタのゲート ２２３ 層間絶縁膜 ３００，４００ シリコン基板 ３０１，４０１ シリコン酸化膜 ３０２，４０２，４０４ 感光性レジスト ３０３，４０３，４０５ 素子分離 ９００，１０００ シリコン基板 ９０１，９０３，１００１ シリコン酸化膜 ９０２ 感光性レジスト ９０４，１００２ サイドウオール １００３ ゲート酸化膜 １００４，１００６，１００８ 多結晶シリコン １００５ シリコン酸化膜 １００７ コントロールゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792
Claims (20)
- 【請求項１】 活性領域の幅が狭い第１の領域と、活性
領域の幅が広い第２の領域を有する半導体装置の製造方
法において、 半導体基板表面に絶縁膜を形成する工程と、 前記第１の領域の素子分離領域を被覆する第１のマスク
材を形成する工程と、 前記第１のマスク材をマスクとして前記絶縁膜を除去す
る第１の除去工程と、 前記第２の領域の素子分離領域を被覆する第２のマスク
材を形成する工程と、 前記第２のマスク材をマスクとして前記絶縁膜を除去す
る第２の除去工程とを有し、前記第１の除去工程と前記
第２の除去工程を別々に行うことを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記第２の除去工程が、前記第１の除去
工程の後で行われることを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項３】 少なくとも前記第２の除去工程におい
て、前記絶縁膜が傾斜を有するように除去されることを
特徴とする請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記素子領域と周辺回路領域とを有する
半導体装置の製造方法において、 半導体基板表面に絶縁膜を形成する工程と、 前記記憶素子領域の素子分離領域を被覆する第１のマス
ク材を形成する工程と、 前記第１のマスク材をマスクとして前記絶縁膜を除去す
る第１の除去工程と、 前記周辺回路領域の素子分離領域を被覆する第２のマス
ク材を形成する工程と、 前記第２のマスク材をマスクとして前記絶縁膜を除去す
る第２の除去工程とを有し、前記第２の除去工程が、前
記第１の除去工程の後で行われることを特徴とする半導
体装置の製造方法。 - 【請求項５】 少なくとも前記第２の除去工程におい
て、前記絶縁膜が傾斜を有するように除去されることを
特徴とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記半導体装置は、多層の電極からなる
記憶素子を有し、前記第２の除去工程は、前記記憶素子
の下層の電極を形成後に行われることを特徴とする請求
項４記載の半導体装置の製造方法。 - 【請求項７】 記憶素子領域と周辺回路領域とを有する
半導体装置の製造方法において、 半導体基板表面に絶縁膜を設ける工程と、前記周辺回路
領域の前記絶縁膜が有する傾斜が、前記記憶素子領域の
前記絶縁膜が有する傾斜よりも緩くなるように前記絶縁
膜の一部を除去する工程とにより、素子分離絶縁膜を形
成することを特徴とする半導体装置の製造方法。 - 【請求項８】 記憶素子領域と周辺回路領域とを有し、
半導体基板表面に設けた絶縁膜を一部除去することによ
り素子分離絶縁膜を形成する半導体装置の製造方法にお
いて、 前記記憶素子領域の前記素子分離絶縁膜より、前記周辺
回路領域の前記素子分離絶縁膜が厚く形成されることを
特徴とする半導体装置の製造方法。 - 【請求項９】 半導体基板表面に絶縁膜を形成し、一部
を除去することにより素子分離絶縁膜を形成する半導体
装置の製造方法において、 前記素子分離絶縁膜が傾斜を有するように除去されるこ
とを特徴とする半導体装置の製造方法。 - 【請求項１０】 前記半導体装置は、活性領域の幅の広
い領域と狭い領域を有し、前記素子分離絶縁膜の傾斜
が、前記活性領域の幅が狭い領域で急峻に、広い領域で
緩くなるよう除去されることを特徴とする請求項９記載
の半導体装置の製造方法。 - 【請求項１１】 半導体基板表面上の絶縁膜の一部を除
去することにより形成した素子分離絶縁膜を有する半導
体装置において、 前記絶縁膜が傾斜を有することを特徴とする半導体装
置。 - 【請求項１２】 前記半導体装置は活性領域の幅の広い
領域と狭い領域とを有し、前記絶縁膜の傾斜が前記活性
領域の幅の狭い領域で急峻であり、広い領域で緩いこと
を特徴とする請求項１１記載の半導体装置。 - 【請求項１３】 記憶素子領域と周辺回路領域とを有す
る半導体装置において、半導体基板表面上の絶縁膜の一
部を傾斜を有するように除去することにより形成した素
子分離絶縁膜を有し、前記周辺回路領域の前記絶縁膜の
傾斜は、前記記憶素子領域の前記絶縁膜の傾斜よりも緩
いことを特徴とする半導体装置。 - 【請求項１４】 記憶素子領域と周辺回路領域とを有す
る半導体装置において、半導体基板表面上の絶縁膜の一
部を除去することにより形成した素子分離絶縁膜を有
し、前記記憶素子領域の前記絶縁膜より、前記周辺回路
領域の前記絶縁膜が厚く形成されることを特徴とする半
導体装置。 - 【請求項１５】 多層の電極からなる記憶素子群と周辺
回路領域とを有する半導体装置の製造方法において、 前記記憶素子群の下層の電極を形成する工程は、絶縁膜
により前記周辺回路領域を平坦にして行われることを特
徴とする半導体装置の製造方法。 - 【請求項１６】 前記絶縁膜は、前記記憶素子群の素子
分離絶縁膜より厚く形成されることを特徴とする請求項
１５記載の半導体装置の製造方法。 - 【請求項１７】 前記絶縁膜を一部除去することによ
り、前記周辺回路領域の素子分離絶縁膜を形成すること
を特徴とする請求項１５記載の半導体装置の製造方法。 - 【請求項１８】 前記絶縁膜を傾斜を有するように一部
除去することにより、前記周辺回路領域の素子分離絶縁
膜を形成することを特徴とする請求項１６記載の半導体
装置の製造方法。 - 【請求項１９】 請求項４記載の半導体装置の製造方法
において、半導体基板に前記絶縁膜を形成する前に前記
記憶素子形成領域に凹部を形成することを特徴とする半
導体装置の製造方法。 - 【請求項２０】 請求項１４記載の半導体装置におい
て、前記記憶素子領域を形成する半導体基板の表面が、
前記周辺回路領域を形成する半導体基板の平面よりも低
いことを特徴とする半導体装置。
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