KR19980018838A - 분리 절연막 테이퍼된 반도체 디바이스 및 그 제조 방법 (Semiconductor Device with Isolation Insulating Film Tapered and Method of Manufacturing the Same) - Google Patents

분리 절연막 테이퍼된 반도체 디바이스 및 그 제조 방법 (Semiconductor Device with Isolation Insulating Film Tapered and Method of Manufacturing the Same) Download PDF

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요시아끼 히사무네
고지 가나모리
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가네꼬 히사시
닛본덴기 가부시끼가이샤
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Abstract

본 발명의 반도체 장치의 제조 방법에 있어서, 반도체 기판 상에 절연막이 형성된다. 이어서, 제1 영역 내의 절연막 상의 제1 마스크가 형성되고, 제1 영역 내의 절연막을 분리하기 위해서 제1 마스크를 사용하여 절연막이 제거된다. 이 경우에 있어서, 제1 영역에 형성될 소자는 제1 활성 영역을 갖는다. 또한, 제2 마스크가 제2 영역 내의 절연막 상에 형성된다. 제2 마스크는 제1 마스크와는 다르다. 이 절연막은 제2 영역 내의 절연막을 분리하기 위한 제2 마스크를 사용하여 제거된다. 이 경우에 있어서는 제1 영역에 형성될 제1 소자가 제2 영역에 형성될 제2 소자의 제2 활성 영역보다 좁은 제1 활성 영역을 갖는다. 일반적으로, 제1 영역 내의 절연막이 제거되고 그 후에 제2 영역 내의 절연막이 제거된다.

Description

분리 절연막 테이퍼된 반도체 디바이스 및 그 제조 방법
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것으로, 분리 절연막이 테이퍼된 반도체 디바이스 및 그 제조 방법에 관한 것이다.
반도체 메모리 디바이스는 칩 상의 메모리 셀 영역 및 주변 회로 영역에 각각 배치되어 있는 기억 소자 또는 메모리 셀 및 주변 회로의 그룹을 갖는다. 또한, 반도체 메모리 디바이스의 사이즈는 메모리 셀 영역의 사이즈에 주로 의존한다. 이러한 이유로, 일반적으로 메모리 셀 영역 내의 메모리 셀이 주변 회로보다 미세한 패턴을 갖는 방식으로 설계된다. DRAM, SRAM 및 플래시 EEPROM과 같은 반도체 메모리 디바이스에 있어서, 메모리 셀이 소형으로 제조되도록 최근 고 집적도가 시도되고 있다.
이러한 반도체 메모리 디바이스에 있어서, 메모리 셀 소자 및 주변 회로 소자를 올바르게 동작시키기 위해, 상호 이웃한 소자들을 물리적으로 전기적으로 분리하기 위한 절연막이 요구된다. 이에 따라, 이러한 절연막의 형성 기법은 중요하다. 소자들 간을 분리하기 위한 영역은 절연 영역으로서 언급되며, 절연 영역 내에 형성되는 절연막은 분리 절연막으로서 언급된다.
이러한 반도체 디바이스의 분리 절연막은 일반적으로 실리콘(LOCOS)법의 국부 산화법에 의해 형성된다. 즉, 약 50 ㎚의 막 두께를 갖는 실리콘 산화막 및 약 100 내지 400 ㎚의 막 두께를 갖는 질화실리콘은 반도체 기판의 표면 상에 이러한 순서로 적층된다. 그 후, 분리 영역 상의 질화실리콘막은 포토리소그래피법 및 건식 에칭법을 이용하여 제거된다. 그 후, 열 산화법은 분리 영역 내의 분리 절연막으로서 실리콘 산화막(필드 산화막)을 형성하도록 행해진다.
하지만, LOCOS법에 있어서, 분리 절연막이 분리 영역 및 활성 영역 간의 경계부의 활성 영역으로 립되어 있는 곳에서 버드 비크(bird beak) 현상이 발생된다. 이는 소자 패턴의 미세 형성을 방해한다.
상술한 문제점을 해결하기 위해 일본 공개 공보(JP-A-Heisei 4-340767)에 새로운 분리법이 제안되어 있다. 패턴의 미세 형성에 적합한 새로운 분리법에 있어서, 먼저, 실리콘 기판의 표면 상에 균일한 막 두께의 실리콘 산화막이 형성된다. 그 후, 활성 영역 상의 실리콘 산화막이 포토리소그래피법 및 건식 에칭법에 의해 패턴 및 제거된다. 따라서, 분리 절연막이 형성된다.
분리 절연막의 제조 방법에 관해 도 1a 내지 1e를 참조하여 설명하고자 한다.
도 1a에 도시된 바와 같이, 균일한 막 두께의 실리콘 산화막 층(901)은 먼저 실리콘 기판(900)의 표면 상에 화학적 기상법(CVD)이나 열 산화법에 의해 형성된다.
다음으로, 도 1b에 도시된 바와 같이, 포토리소그래피법을 이용하여 분리 영역 상에 포토 레지스트층이 패턴되어, 포토 레지스트 패턴(902)을 형성하게 된다. 계속해서, 활성 영역 상의 실리콘 산화막 층(901)은 마스크로서 포토 레지스트 패턴(902)을 사용하는 건식 에칭법에 의해 제거되어, 실리콘 산화막 패턴(901a)을 발생시키게 된다.
다음으로, 도 1c에 도시된 바와 같이, 포토 레지스트 패턴(902)이 박리된다.
그 후, 도 1d에 도시된 바와 같이, 저압 화학 기상(LP-CVD)법을 이용하여, 피복도(coverage)가 우수한 실리콘 산화막 층(903)이 기판의 표면 상에 성장한다. 결과적으로, 인접한 산화실리콘 패턴(901a)의 분리부는 리소그래피법에 기초하여 결정된 분리부보다 작게 제한되어, 미세 패턴을 갖는 소자를 형성하게 된다. 따라서, 회로의 속도 상승이 실현된다.
그 후, 도 1e에 도시된 바와 같이, 이방성 건식 에칭법에 의해 실리콘 산화막 층(903)이 에칭 백되어, 실리콘 산화막 패턴(901a)의 에칭 측벽 상에 측벽 절연막(904)을 형성하게 된다.
여기에서, 어떠한 버드 비크도 없이 절연막들 사이에 미세 패턴을 가진 소자가 형성될 수 있다.
하지만, 도 1a 내지 1e에 도시된 방법을 이용하여 절연 산화막이 형성된 후에 메모리 셀 소자 및 주변 회로 소자가 형성될 경우, 다음과 같은 문제가 발생된다. 이하, 그 문제점에 관하여 도 2a 내지 2d를 참조하여 설명하고자 한다.
도 2a에 도시된 바와 같이, 도 1a 내지 1e에 도시된 것과 같은 공정으로, 분리 절연막으로서 실리콘 기판(1000) 상에 측벽 절연막(1002)을 가진 실리콘 산화막(1001)이 형성된다.
그 후, 도 2b에 도시된 바와 같이, 열 산화법을 이용하여 게이트 산화막 층(1003)이 형성된 후, 기판의 표면 상에 폴리실리콘 층(1004)이 피착된 다음, 인 이온이 주입된다.
또, 도 2c에 도시된 바와 같이, 열 산화법에 의해 실리콘 산화막 층(1005)이 형성된 후, 폴리실리콘 층(1006)이 피착되고, 인 이온이 주입된다.
다음, 도 2d에 도시된 바와 같이, 폴리실리콘 층(1006)이 에칭되어 제어 게이트(1007)를 형성하게 된다. 이 때, 분리 절연막에 기인하여 주변 회로 영역에 스팁 단계들이 있기 때문에, 폴리실리콘막(1006)의 막 두께의 차는 상단 평탄부 및 하단부 사이에 있다. 이 상태에서 에칭이 균일하게 행해지도록 제안되더라도, 폴리실리콘막(1008)은 위 단계들의 측벽 상에 남아 있게 될 것이다. 이 경우, 폴리실리콘 층(1004)이 메모리 셀 영역 내의 분리 절연막들 사이를 완전하게 충전하기 때문에 평평한 표면을 갖게 된다. 따라서, 상기 에칭 잔여물이 남아 있지 않게 된다.
이러한 에칭 잔여물은 이 단계에 후속 처리에서 에칭될 경우에 마스크로서 작용한다. 이 상태에서 폴리실리콘 층(1004)이 에칭될 경우, 더 많은 에칭 잔여물이 그 단계부에 남아 있게 된다. 에칭 잔여물은 입자 및 생산 수율의 감소를 야기시킨다. 이러한 이유로, 오버 에칭이 행해져 에칭 잔여물을 제거하게 될 경우, 하부층이 손상될 가능성이 있다. 전기 누설의 문제 및 단락 회로의 형성을 야기시켜, 생산 수율을 저하시키는 결과를 낳게 된다.
또한, 2층 또는 3층 폴리실리콘막의 게이트 전극은 일반적으로 메모리 셀 영역 내에 사용된다. 따라서, 메모리 셀 영역 및 주변 회로 영역 간의 단차(step)는 크다. 이 때문에, 제조 방식에 있어 리소그래피 공정 및 에칭 공정의 제조 마진이 작아, 생산 수율을 감소시키게 되는 문제가 있다.
본 발명은 상기 환경의 관점에서 이루어진다. 본 발명의 목적은 분리 절연막이 메모리 셀 영역 및 주변 회로 영역에 분리하여 형성될 수 있는 반도체 디바이스 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 분리 절연막이 메모리 셀 내에서 더욱 형성가능한 반도체 디바이스 및 그 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 분리 절연막이 설계상의 크기에 영향을 받지 않고서 테이퍼 부분은 갖는 반도체 디바이스 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 양상을 달성하기 위하여, 반도체 디바이스 제조 방법은
반도체 기판 상에 절연막을 형성하는 단계;
제1 영역 내의 절연막 상에 제1 마스크의 제1 형성을 행하는 단계;
제1 영역 내의 분리 절연막에 대한 제1 마스크를 사용하여 절연막의 제1 제거를 행하는 단계를 포함하되, 제1 영역 내에 형성될 소자는 제1 활성 영역을 갖고;
제2 영역 내의 절연막 상에 제2 마스크의 제2 형성을 행하는 단계를 포함하되, 제2 마스크는 제1 마스크와 다르고;
제2 영역 내의 분리 절연막에 대한 제2 마스크를 사용하여 절연막의 제2 제거를 행하는 단계를 포함하되, 제1 영역 내에 형성될 제1 소자는 제2 영역 내에 형성될 제2 소자의 제2 활성 영역보다 협소한 제1 활성 영역을 갖는다. 제2 제거를 행하는 단계는 제1 제거를 행하는 단계 이후에 행해지는 것이 바람직하다.
제1 제거를 행하는 단계는 건식 에칭법을 사용하여 행해진다. 이 경우, CF4, CHF3, CH2F2, C4F8, CO, SF6및 Ar 중 적어도 두 가지의 혼합 가스가 에칭 가스로서 사용될 수 있다. 또한, 압력, 혼합 가스 유동률, 적어도 두 가스의 혼합비, 및 플라즈마 생성 전압은 제1 제거를 행하는 단계 및 제2 제거를 행하는 단계에서 각각 적절하게 조정된다. 예를 들면, 제1 제거를 행하는 단계에서의 압력은 제2 제거를 행하는 단계에서보다 낮다.
부가적으로, 제1 제거를 행하는 단계는 제1 각도 범위의 테이퍼를 갖도록 제1 영역 내에 분리 절연막을 형성하는 단계를 포함한다. 이 경우, 제2 제거를 행하는 단계는 제 1 각도 범위보다 작은 제2 각도 범위의 테이퍼를 갖도록 제2 영역 내에 분리 절연막을 형성하는 단계를 포함한다. 제1 각도는 80 내지 90 도의 범위에 있으며, 제2 각도는 60 내지 80 도의 범위에 있을 수 있다.
아울러, 제2 영역 내의 분리 절연막은 제1 영역 내의 분리 절연막보다 높다. 이 경우, 그 방법은 제2 제거를 행하는 단계 이전에 절연막 상에 다른 절연막을 형성하는 단계를 더 포함한다. 다른 절연막을 형성하는 단계는 제1 소자의 형성시에 형성된다.
본 발명의 다른 양상을 달성하기 위하여, 반도체 디바이스의 제조 방법은
반도체 기판 상에 절연막을 형성하는 단계;
제1 영역 내의 분리 절연막이 제2 영역 내의 분리 절연막의 테이퍼 부분의 제2 각도보다 가파른 제1 각도의 테이퍼 부분을 갖도록 절연막으로부터 제1 및 제2 영역 내에 분리 절연막을 형성하는 단계를 포함하되, 제1 영역 내에 형성될 제1 소자는 제2 영역 내에 형성될 제2 소자의 제2 활성 영역보다 협소한 제1 활성 영역을 가지며;
제1 영역 내의 분리 절연막들 사이에 제1 소자를 형성하는 단계; 및
제2 영역 내의 분리 절연막들 사이에 제2 소자를 형성하는 단계
를 포함한다.
본 발명의 또 다른 양상을 달성하기 위하여, 반도체 디바이스는 제1 영역 내의 분리 절연막이 제2 영역 내의 분리 절연막의 테이퍼 부분의 제2 각도보다 가파른 제1 각도의 테이퍼 부분을 갖도록 반도체 기판 상에 제1 및 제2 영역 내의 분리 절연막, 반도체 기판 상에서 제1 영역 내의 분리 절연막들 사이에 형성되는 제1 소자, 및 반도체 기판 상에서 제2 영역 내의 분리 절연막들 사이에 형성되는 제2 소자를 포함하되, 제1 소자는 제2 소자의 제2 활성 영역보다 협소한 제1 활성 영역을 갖는다.
도 1a 내지 1e는 절연막을 제조하는 제1 종래 방법을 예시한 단면도.
도 2a 내지 2d는 제2 종래 방법을 예시한 단면도.
도 3a(1) 및 3a(2) 내지 3j(1) 및 3j(2)는 본 발명의 제1 실시예에 따른 반도체 디바이스 제조 방법을 예시한 단면도.
도 4a(1) 및 4a(2) 내지 4k(1) 및 4k(2)는 본 발명의 제2 실시예에 따른 반도체 디바이스 제조 방법을 도시한 단면도.
도 5a 및 5b는 본 발명의 제3 실시예에 따른 반도체 디바이스 제조 방법을 예시한 단면도.
도 6a 내지 6d는 본 발명의 제4 실시예에 따른 반도체 디바이스 제조 방법을 예시한 단면도.
도 7은 본 발명의 제4 실시예에 따른 반도체 디바이스 제조 방법을 예시한 평면도.
도 8 내지 13은 본 발명의 제2 실시예에 따른 반도체 디바이스 제조 방법을 예시한 평면도.
도 14a 내지 14f는 본 발명의 제5 실시예에 따른 반도체 디바이스 제조 방법을 예시한 단면도.
도면의 주요 부분에 대한 부호의 설명
102 : 실리콘 산화막 층
103 : 측벽 산화막
107 : 폴리실리콘막
109 : 산화막 마스크
110 : 제어 게이트
111 : 포토 레지스트 패턴
116 : 게이트 산화막
300, 400 및 500 : 실리콘 기판
다음으로, 본 발명의 반도체 디바이스에 관하여 수반되는 도면을 참조하여 이하 상세하게 설명하고자 한다.
도 3a(1) 및 도 3a(2) 내지 3j(1) 및 3j(2)는 본 발명의 제1 실시예에 따른 반도체 디바이스의 제조 방법을 예시한 단면도이다. 이 도면들 중, 도 3a(1), 3b(1) 내지 3j(1)은 반도체 디바이스의 메모리 셀의 소스 및 드레인을 교차하는 방향으로의 단면도이다. 또한, 도 3a(2), 3b(2) 내지 3j(2)는 반도체 디바이스의 메모리 셀의 소스 또는 드레인을 따른 방향으로의 단면도이다.
먼저, 도 3a(1) 및 3a(2)에 도시된 바와 같이, n형 불순물 확산층(101)은 메모리 셀 영역에서 메모리 셀의 소스 및 드레인으로서 형성된다. 그 후, 실리콘 산화막 층(102)은 1000∼4000 ㎛의 막 두께를 갖도록 CVD법에 의해 반도체 기판의 표면 상에 형성된다. 계속해서, 메모리 셀 영역 내의 실리콘 산화막 층(102)은 분리 산화막(102a)을 형성하도록 먼저 패턴된다.
다음, 도 3b(1) 및 3b(2)에 도시된 바와 같이, 실리콘 산화막 층은 메모리 셀 영역 내의 인접한 분리 산화막들(102a) 간의 분리부의 1/2 보다 작은 막 두께를 갖도록 CVD법에 의해 피착된다. 그 후, 피착된 실리콘 산화막은 이방성 에칭법에 의해 에칭 백된다. 결과적으로, 측벽 산화막(103)은 주변 회로 영역에서 분리 절연막(102a) 및 실리콘 산화막 층(102)의 각 측벽에 형성된다.
다음, 도 3c(1) 및 3c(2)에 도시된 바와 같이, 각 메모리 셀의 게이트 산화막(104)이 형성된 후, 도핑된 인 이온을 갖는 폴리실리콘막 층은 분리 산화막이 폴리실리콘막 층에 의해 매립되도록 CVD법에 의해 피착된다. 동시에, 주변 회로 영역이 실리콘 산화막 층(102)으로 도포되므로, 주변 회로 영역 내에 어떠한 기판 손상 및 어떠한 에칭 잔류물에 대해서도 염려할 필요가 없다.
그 후, 도 3d(1) 및 3d(2)에 도시된 바와 같이, 실리콘 산화막(106)이 열 산화법에 의해 형성된 후, 폴리실리콘막 층(107)이 CVD법에 의해 피착된 다음, 인 이온이 주입된다. 또한, 실리콘 산화막 층(108)은 열 산화법 또는 CVD법에 의해 형성된다.
그 후, 도 3e(1) 및 3e(2)에 도시된 바와 같이, 실리콘 산화막 층(108)은 산화막 마스크(109)를 형성하도록 패턴된다. 계속해서, 폴리실리콘막(107)은 산화막 마스크(109)를 사용하여 에칭된다. 결과적으로, 제어 게이트(110)가 형성된다.
그 후, 도 3f(1) 및 3f(2)에 도시된 바와 같이, 주변 회로 영역에서 메모리 셀 영역 및 분리 영역은 포토 레지스트 패턴(111)에 의해 도포된다. 그 후, 주변 회로 영역 내의 실리콘 산화막 층(102)은 마스크로서 포토 레지스트 패턴(111)을 사용하여 에칭된다.
그 후, 도 3g(1) 및 3g(2)에 도시된 바와 같이, 포토 레지스트 패턴(111)이 제거된 후, 실리콘 산화막은 기판의 표면 상에 CVD법에 의해 피착된다. 피착된 실리콘 산화막이 에칭 백된다. 결과적으로, 주변 회로 영역 내의 각 분리 산화막의 측벽 및 제어 게이트 상에 형성된다.
그 후, 도 3h(1) 및 3h(2)에 도시된 바와 같이, 주변 회로 영역은 포토 레지스트 패턴(113)에 의해 도포된다. 폴리실리콘막 층(107)은 각 메모리 셀의 유동(floating) 게이트(114)를 분리하기 위해 마스크로서 산화막(109) 및 측벽 산화막(112)을 사용하여 에칭된다.
그 후, 도 3i(1) 및 3i(2)에 도시된 바와 같이, 터널 산화막(115), 주변 회로 소자에 대한 게이트 산화막(116), 및 높은 강복 전압의 트랜지스터의 게이트 산화막(117)은 열 산화법, CVD법, 또는 이들의 조합에 의해 형성된다.
그 후, 도 3j(1) 및 3j(2)에 도시된 바와 같이, 폴리실리콘막은 소거 게이트(118) 및 주변 회로 소자 게이트(119)를 형성하도록 피착 및 패턴된다.
그 후, 본 발명의 제2 실시예에 따른 반도체 디바이스의 제조 방법에 관하여 도 4a(1) 및 4a(2) 내지 4k(1) 및 4k(2)를 참조하여 이하 상세하게 설명하고자 한다. 도 4a(1) 및 4a(2) 내지 4k(1) 및 4k(2)는 본 발명의 제2 실시예에 따른 제조 방법을 예시한 단면도이다. 이들 도면에서, 도 4a(1), 4b(2) 내지 4k(1)은 반도체 디바이스의 메모리 셀의 소스 및 드레인을 교차하는 방향, 즉, 반도체 디바이스가 도 7에 도시된 평면도에서의 A-A'선을 따라 절단될 경우의 단면도이다. 또한, 도 4a(2), 4b(2) 내지 4k(2)는 반도체 디바이스의 메모리 셀의 소스 또는 드레인을 따른 방향, 즉, 반도체 디바이스가 도 7에 도시된 평면도에서의 B-B'선을 따라 절단될 경우의 단면도이다.
먼저, 도 4a(1) 및 4a(2)에 도시된 바와 같이, 메모리 셀의 소스 및 드레인 영역으로서 n형 불순물 확산층(101)이 형성된다. 즉, p형 불순물이 도핑되어 있는 실리콘 기판 상에 포토 레지스트층이 형성된다. 그 후, 포토 레지스트층은 도 8에 도시된 바와 같이, 마스크에 대해 평행 스트라이프 방식으로 패턴된다. 이러한 마스크를 사용하여, 50KeV의 주입 에너지 및 5×1015㎝-2의 주입 처리량으로 이방성 이온이 주입된다. 그 후, 제1 실시예에서와 같이 30분동안 900도의 온도에서 열처리가 행해져 매립 확산층(101)이 형성된다. 이 매립 확산층(101)은 각 메모리 셀 트랜지스터들의 소스 및 드레인이며, 확산층들(101)중 하나는 비트라인으로서 작용한다.
이어서, 반도체 기판의 표면에 300nm의 두께를 갖는 실리콘 산화물 막층(202)이 저압 CVD법에 의해서 피착된다. 그후에 도 9에 도시한 바와 같이 제1 실시예와 마찬가지로 메모리 셀 영역 내의 피착된 실리콘 산화물 막층만이 패턴되어 분리 산화물 막(202a)을 형성한다.
이어서, 도 4b(1) 및 도 4b(2)에 도시한 바와 같이, 메모리 셀 영역 내에서 분리 산화물 막들(202)간의 깊이의 폭의 절반 , 즉 100nm보다 작은 막 두께를 가진 실리콘 산화물 막이 저압 CVD법에 의해서 피착된다. 이어서, 피착된 실리콘 산화물 막이 이방성 에칭법에 의해서 에칭 백된다 이에 따라서, 메모리 셀 영역 내의 실리콘 산화물 막(202a) 및 주변 회로 영역 내의 실리콘 산화물 막(202)의 각각의 측벽들상에 측벽 산화물 막(203)이 형성된다.
이어서, 도 4c(1) 및 도 4c(2)에 도시한 바와 같이, 열 처리에 의해서 20nm의 막 두께를 가진 메모리 셀 각각의 게이트 산화물 막(204)이 형성된다. 이어서, 인 이온으로 도핑되고 막 두께가 200nm인 폴리실리콘 층이 CVD에 의해서 피착되어 디치를 충전하고 분리 산화물 막(202a)을 커버한다. 이어서, 도 10에 도시한 바와 같이, 제1 실시예에서와 같이 피착된 폴리실리콘 막층이 패턴되어 폴리실리콘 막(205)을 형성한다. 결국, 부유 게이트용의 폴리실리콘 막(205)이 컬럼 방향으로 패턴된다.
이어서, 도 4d(1) 및 도 4d(2)에 도시한 바와 같이, 실리콘 산화물 막(202a)에 의해 한정된 실리콘 기판 면상의 실리콘 산화물 막(204)이 완전히 제거된다. 그후에 저압 CVD법 및 열 산화법에 의해서 메모리 셀 영역 내에서의 엘리먼트로서 폴리실리콘 막(205)상에 실리콘 산화물 막(206)이 형성된다. 이어서, 250nm두께의 폴리실리콘 막 층(207)이 저압 CVD법에 의해 기판 상의 메모리 셀 영역 및 주변 회로 영역 내에서 피착된다. 이어서, 인 이온이 주입된다. 게다가, 200nm두께의 실리콘 산화물 막 층(208)이 CVD법 혹은 열 산화법에 의해서 기판상의 메모리 셀영역 및 주변 회로 영역 내에 형성된다.
이어서, 도 4e(1) 및 도 4e(2)에 도시한 바와 같이,비트라인에 수직한 병렬 스트라이프의 형태로 포토 레지스트층이 형성되어 패턴된다. 이어서, 포토 레지스트 패턴을 사용해서 실리콘 산화물 막층(208)을 패턴해서 메모리 셀 영역에 산화물 막 마스크(209)을 형성한다. 폴리실리콘 막층(207)은 산화물 막 마스크(209)를 사용해서 패턴된 실리콘 산화물 막과 자동 정렬 방식으로 에칭된다. 이에 따라 도 11에 도시한 바와 같이 제1 실시예와 마찬 가지로 메모리 셀 영역 내에 메모리 셀들의 워드라인 및 제어 게이트(210)가 형성된다.
이어서, 도 4f(1) 및 도 4f(2)에 도시한 바와 같이, 100nm의 막 두께를 가진 실리콘 산화물 막층(211)이 CVD에 의해서 기판상의 메모리 셀 영역 및 주변 회로 영역 내에 피착된다. 이어서, 메모리 셀 영역 및 주변 회로 영역 내의 분리영역들이 포토 레지스트 패턴(212)에 의해서 커버된다. 이어서, 실리콘 산화물 막층(211 , 202)이 포토 레지스트 패턴(212)을 마스크로 사용해서 에칭된다.
이때에, 주변 회로 영역 내의 분리 영역은 실리콘 산화물 막층(211)으로 인해서 메모리 셀 영역 내의 분리 영역보다 높다.
또, 예를 들면, 4불화 탄소(CF4) 및 3불화 탄화 수소(CHF3)의 혼합 가스의 플라즈마 분위기가 실리콘 산화물 막의 에칭에 사용된다. 결국, 주변 회로영역 내의 실리콘 산화물 막(202a)이 정상 테이퍼의 단면 형상을 갖도록 에칭이 행해진다.
이어서, 도 4g(1) 및 도 4g(2)에 도시한 바와 같이, 게이트 산화물 막(213)이 열 산화법 혹은 CVD법에 의해서 주변 회로 영역 내에 형성된다. 이어서, 포토 레지스트 층 패턴(214)이 주변 회로 영역 내의 정상 트랜지스터용 영역을 제외하고 메모리 셀 영역 및 주변 회로 영역을 커버하도록 제공된다. 정상 트랜지스터용 실리콘 산화물 막(213)은 에칭되어 제거된다. 그 후에 포토 레지스트층(214)이 제거된다.
이어서, 도 4h(1) 및 도 4h(2)에 도시한 바와 같이 주변 회로 영역이 포토 레지스트 층(215)에 의해 커버되고, 그후에 메모리 셀 영역 내의 포토 레지스트층(211)이 에칭 백된다. 이어서, 제어 게이트의 각각의 측벽 상에 측벽 산화물 막(216)이 형성된 후에 폴리실리콘 막(205)이 실리콘 산화물 막(216 , 209)을 마스크로서 사용하여 자동 정렬 방식으로 에칭되어 워드 라인을 따른 방향으로 각 메모리 셀의 부유 게이트(217)를 분리한다.
이어서, 도 4i(1) 및 도 4i(2)에 도시한 바와 같이, 터널 산화물 막(218), 정상 트랜지스터용 게이트 산화물 막(219) 및 높은 강복 전압 트랜지스터의 게이트 산화물 막(220)이 열 산화법 혹은 CVD법,혹은 이들의 결합에 의해서 형성된다.
이어서, 도 4j(1) 및 도 4j(2)에 도시한 바와 같이, 실리콘 막층이 피착된다. 이어서, 포토 레지스트층이 매 두 개의 워드 라인 마다 워드라인에 평행한 패턴을 갖도록 형성된 후에 패턴된다. 이어서, 도 12에 도시한 바와 같이 제1 실시예와 마찬가지로 패턴된 포토레지스트를 마스크로서 사용하는 에칭방법에 의해서 폴리실리콘 막층이 패턴되어 메모리 셀 상에는 이레이즈 게이트(221)를, 그리고 주변 회로 소자의 게이트(222)를 형성한다.
이어서, 도 4k(1) 및 4k(2)에 도시한 바와 같이 주변 회로 영역의 트랜지스터들 각각의 소스 및 드레인 영역들이 형성된다. 이어서, 전면에 층간 절연막(223)이 피착된다. 그후에 확산층 및 게이트 전극에 대한 콘택트 홀이 플래시 EEPROM의 일반적인 제조 방법에 의해서 형성된다. 이어서, 알루미늄의 금속 배선이 도 13에 도시한 바와 같이 형성된다. 이러한 방식으로 플래시 EEPROM이 완성된다.
제2 실시예에서는 주변 회로 영역 내의 분리 절연막이 메모리셀 영역의 막 두께보다 두꺼운 막 두께를 갖도록 형성되므로, 하부부분이 크게 형성되어 단차가 감소된다. 또한, 후속 사진 및 식각 공정에서의 마진이 확대될 수 있다.
이어서, 본 발명의 제3 실시예에 따른 반도체 장치를 제조하는 방법에 대하여 이하 도 5a 및 도 5b를 참조해서 상세히 설명한다. 도 5a 및 도 5b는 반도체 장치를 제조하는 방법을 나타내는 단면도이다.
먼저, 도 5a에 도시한 바와 같이, 실리콘 산화물 막(301)이 CVD 혹은 열 산화법에 의해서 실리콘 기판(300)의 표면에 형성된다. 이어서, 사진 석판 방법에 의해서 메모리 셀 영역 및 주변 회로 영역에 분리 영역을 커버링하는 패턴(302)을 갖도록 실리콘 산화물 막(301)상에 포토 레지스트 층이 형성되어 패턴된다. 이어서, 포토 레지스트 패턴(302)을 마스크로서 사용하여 실리콘 산화물 막(302)에 대해서 건식 에칭법이 실시된다.
이때에, 예를 들면, CH4및 CHF3의 혼합 가스가 5Pa의 압력 하에 CH4/CHF3=10/20의 유동비로 유동되고 플라즈마는 분리 거리가 1.9mm인 평행한 판 전극 사이에 1000W의 고주파 전력을 인가함으로써 발생된다. 이경우에는, 도 5b에 도시한 바와 같이 분리 절연막이 좁은 활성 영역을 가진 메모리 셀 영역에서는 급 경사각(θ1)을 갖고, 넓은 활성 영역을 가진 주변 회로 영역에서는 완만한 경사각(θ2 : θ2 ＜ θ1)을 갖는 것이 가능하게 이루어 질 수 있다.
예를 들면, 메모리 셀의 활성 영역폭이 0.4μm일때 θ1=80 내지 82도의 결과가 얻어졌고, 주변 회로 영역의 활성 영역의 폭이 1 μm이상일때 69。 ＜ θ2 ＜ 75。의 결과가 얻어졌다.
에칭될 대상에 대해 테이퍼 형상을 형성하는 에칭에 있어서는, 포토 레지스트의 반응 및 플라즈마 내에서의 기(Radical)에 의해서 생성된 부산물이 에칭될 대상의 측벽 상에 피착되어 에칭을 제한하는 것으로 생각할 수 있다. 또한, 부산물의 피착량이 많을수록 테이퍼의 형태가 크게됨을 생각할 수 있다. 제3 실시예에서는 주변 회로 영역에 테이퍼가 크게 형성되어 있는데 그이유는 주변 회로 영역 내의 분리 절연막이 부산물의 평균 자유 경로보다 실질적으로 크기 때문이다. 그러나, 메모리 셀 영역에서는 테이퍼가 작게 형성되어 있는데 그이유는 메모리 셀 영역 내의 분리 절연막들 간의 분리거리가 부산물의 평균 자유경로많큼 길기 때문이다. 결과적으로 대상에 대한 부산물의 피착량이 적다.
이러한 방식으로 주변 회로 영역 내의 분리 절연막의 측면 테이퍼 형태가 메모리 셀 영역 내의 분리 절연막의 측면 테이퍼 형태보다 완만하다. 따라서, 에칭 공정에서의 폴리실리콘 막의 나머지는 주변 회로 영역에서 적게 이루어 질 수 있다.
이어서, 본 발명의 제4 실시예에 따른 반도체 장치를 제조하는 방법에 대해서 도 6a 내지 도 6d를 참조하여 이하 상세히 설명한다. 도 6a 내지 도 6d는 본 발명의 제4 실시예에 따른 반도체 장치를 제조하는 방법을 나타내는 단면도이다.
먼저, 도 6a에 도시한 바와 같이, 실리콘 산화물 막 층(401)이 CVD법에 의해서 실리콘 기판(400)의 표면에 형성된다. 이어서, 포토레지스트 층이 사진 석판 공정에 의해서 패턴되어 메모리 셀 영역 및 주변 회로 영역 내의 분리 영역을 커버링하는 마스크(402)를 형성한다.
이어서, 도 6b에 도시한 바와 같이, 실리콘 산화물 막(401)이 포토 레지스트 마스크(402)를 사용해서 예를 들면, 4불화 탄소(CF4) 및 불화 메틸렌(CH2F2)의 혼합 가스의 플라즈마 분위기에 노출된다. 이에 따라서, 메모리 셀 영역 내의 실리콘 산화물 막층(401)이 에칭되어 메모리 셀 영역 내에 분리 절연막(403)을 형성한다(제1 건식 에칭). 분리 절연막(403)의 각각의 에칭된 측면부분은 테이퍼 형태의 경사각을 갖는다. 이어서, 포토 레지스트 마스크(402)가 박리된다.
또, 도 6c에 도시한 바와 같이, 포토레지스트 사진 석판 공정에 의해서 형성 및 패턴되어 주변 회로 영역 및 메모리 셀 영역 내에 분리영역을 커버링하는 마스크(404)를 형성한다.
이어서, 도 6d에 도시한 바와 같이, 주변 회로 영역 내의 실리콘 산화물 막층(401)이 포토레지스트 마스크(404)를 사용해서 예를 들면, 4불화 탄소(CF4) 및 불화 메틸렌(CH2F2)의 혼합 가스의 플라즈마 분위기에 노출된다. 이에 따라서, 실리콘 산화물 막(401)이 에칭되어 테이퍼를 갖는다(제2 건식 에칭). 이어서, 포토 레지스트 마스크(404)가 박리되고, 측면에 테이퍼 단면을 갖는 분리 산화물 막(405)이 주변 회로 영역 내에 형성된다.
종래의 분리 산화물 막은 도 1a 내지 도 1e를 참조하여 설명한 바와 같이 실리콘 산화물 막을 수직으로 에칭한 연후에 측벽 실리콘 산화물 막을 형성함으로써 형성된다. 한편, 이 실시예에서 형성된 분리 산화물 막이 종래의 분리 산화물 막보다 테이퍼 형상이 완만하다. 또한, 상부 구조가 에칭될때 생성되는 잔류물이 감소될 수 있다.
또한, 에칭 조건은 분리 산화물 막이 메모리 셀 영역 내에 형성되는 제1 건식 에칭 공정과 분리 산화물 막이 주변 회로 영역 내에 형성되는 제2 건식 에칭 공정 간에서 스위치된다. 결국, 주변 회로 영역에서의 분리 산화물 막의 측 단면의 테이퍼 형상이 메모리 셀 영역에서의 분리 산화물 막의 측 단면의 테이퍼 형상과 비교할때 더 완만하게 이루어질 수 있다.
예를 들면, 플라즈마가 CF4및 CH2F2의 혼합 가스로부터 발생될 때의 압력은 제1 건식 에칭 공정에서는 20mTorr로 세트되고, 제2 건식 에칭 공정에서는 5mTorr로 세트된다. 이 경우에는 메모리 셀 영역에서는 급 경사각(θ1)을 갖고,주변 회로 영역에서는 완만한 경사각(θ2 :θ2 〈 θ1)을 갖도록 분리 산화물 막을 처리하는 것이 가능하게 이루어 질 수 있다.
활성 영역 폭이 0.5 내지 2μm일때 제1 건식 에칭 공정에서 형성된 경사각θ1이 80 내지 90도이고, 제2 건식 에칭 공정에서 형성된 경사각(θ2)은 60 내지 80。이다.
상술한 바와 같이, 제1 및 제2 건식 에칭 공정의 경우에, 포토 레지스트의 반응 및 플라즈마 내에서의 기(Radical)에 의해서 생성된 부산물이 대상의 측벽 상에 피착되어 에칭을 제한하는 것으로 생각할 수 있다. 결국, 대상이 테이퍼된 측 단면을 갖는다. 또한, 제2 건식 에칭 공정에서는 테이퍼의 형태를 용이하게 형성하기 위해서 대상의 측 단면 상에 부산물의 양을 많게 하는데 그이유는 부산물의 평균 자유 경로가 압력이 감소되었을 때에 분리 산화물 막들 간의 분리거리보다 충분히 길게 되어야 하기때문이다.
이 실시예의 특징은 주변 회로 영역 내의 분리영역의 설계의 크기가 메모리 셀 영역 내의 분리 영역의 설계의 크기 많큼 엄격하더라도 분리 절연막들이 메모리 셀 영역 및 주변 회로 영역 내에 분리되어 형성되어 있으므로 주변 회로 영역 내에서의 분리 절연막의 측 단면의 테이퍼가 설계의 크기의 영향에 크게 의존하지않고 취해질 수 잇다는 점에 있다.
제3 및 제4 실시예들에 있어서, CH4및 CHF3의 혼합 가스, 혹은 CH4및 CH2F4의 혼합 가스가 건식 에칭시에 분리 산화물 막을 형성하는데 반응 가스로서 사용된다. 그러나, 플라즈마 상태에서 실리콘 산화물 막을 에칭하는 가스들의 거의 대부분은 에칭 조건이 실리콘 산화물 막의 측벽이 테이퍼 형상을 갖도록 가해짐을 알 수 있다. 가장 널리 사용되는 반응성 가스는 CH4, CHF3, CH2F3, C4F8, CO, SF6, 및 Ar의 2 또는 그 이상의 혼합 가스이다.
어떤 혼합 가스라도, 압력, 혼합 가스 유동비, 혼합비, 플라즈마 발생 전압등과 같은 처리 파라미터를 최적화함으로써 측벽이 테이퍼 형상을 갖도록 실리콘 산화물 막을 에칭하는 것이 가능하다.
상술한 실시예들에서는 반도체 메모리 장치의 일예로서 플래시 EEPROM을 제조하는 방법에 대한 설명이었다. 그러나, 본 발명은 이것에 제한되지 않는다. 또한, 상술한 실시예에 제공된 방법 및 구조 외에도 여러가지 변형 실시예가 고려될 수 있다.
이어서, 본 발명의 제5 실시예에 따른 반도체 장치를 제조하는 방법에 대하여 이하 설명한다. 도 14a 내지 14f는 제5 실시예로의 반도체 장치를 제조하는 방법을 나타내는 단면도이다.
먼저, 도 14a를 참조하여 설명하면, 실리콘 산화물 막(550) 및 실리콘 질화물 막(551)이 실리콘 기판(500) 상에 CVD법에 의해서 50nm 내지 140nm의 막 두께를 갖도록 상기 순서에 의해서 형성된다. 이어서, 실리콘 질화물 막(551)이 메모리 셀 영역 및 주변 회로 영역으로부터 세그먼트 트랜지스터용 영역을 제외하고 제거된다.
이어서, 도 14b에 도시한 바와 같이, 실리콘 질화물 막(551)이 제거된 영역 상에 600nm의 두꺼운 산화막을 형성하도록 열 산화처리가 실시된다.
이어서, 도 14c에 도시한 바와 같이, 실리콘 질화물 막(551) 및 실리콘 산화물 막(550, 552)이 제거된다. 이어서, 실리콘 산화물 막(553)이 50nm의 막 두께를 갖도록 열산화법에 의해서 형성된다. 이어서, 붕소 이온이 50KeV의 주입 에너지 및 6 x 1012㎝-2의 도우즈량의 조건에서 전면에 주입된다.
이어서, 도 14d에 도시한 바와 같이, 포토 레지스트 층(554)가 전면에 형성되고 인 이온이 주입된 영역으로부터 선택적으로 제거된다. 이어서, 인 이온이 패턴된 포토 레지스트를 마스크로서 사용해서 100KeV의 주입 에너지 및 6 x 1012㎝-2의 도우즈량의 조건에서 주입된다.
이어서, 도 14e에 도시한 바와 같이, 포토 레지스트 층(554) 및 실리콘 산화물 막(553)이 제거된다. 이 경우에 , N 웰(561, 562) 및 P웰(563)의 영역이 형성될 고 강복 전압 트랜지스터용 영역이다. P웰 영역(564)은 형성될 P채널 트랜지스터용 영역이고, P 웰 영역(565)은 형성될 메모리 셀 트랜지스터용 영역이다.
이어서, 실리콘 산화물 막이 100 내지 400nm의 막 두께를 갖도록 CVD법에 의해서 형성되고, 그 후에 메모리 셀 및 주변 회로가 제1, 제2, 혹은 제3 실시예의 제조 방법에 따라 형성된다. 결국, 도 14f에 도시된 반도체 장치가 형성된다. 이경우에 고 강복 트랜지스터(571) 및 세그먼트 트랜지스터(572)가 주변 회로 영역 내의 트랜지스터(573)와 동시에 형성된다. 메모리 셀 어레이가 복수의 셀 영역으로 분할될 때에 세그먼트 트랜지스터(572)가 분할된 셀 영역을 제어하는데 사용된다. 따라서, 세그먼트 트랜지스터는 메모리 셀 어레이가 분할되지 않는 경우에는 필요하지 않다.
본 발명에 따르면, 메모리 셀 영역은 주변 회로 영역 및 형성될 고 강복 트랜지스터 및 세그먼트 트랜지스터의 영역보다 낮은 위치에 위치설정된다. 따라서, 메모리 셀 영역 내의 메모리 셀 트랜지스터와 주변 회로 영역 및 형성될 고 강복 트랜지스터 및 세그먼트 트랜지스터의 영역 내의 트랜지스터들 간의 단차가 감소될 수 있다. 결국, 포토 레지스트 막의 요철로 인한 패턴 변위나 초점 깊이의 변위 문제가 제거될 수 있다.
본 발명을 보다 쉽게 이해하기 위해 양호한 실시예에 관하여 설명하였으나, 본 발명은 본 발명의 원리 및 첨부된 특허 청구의 범위 내에서 여러가지 방식으로 실시될 수 있다. 그러므로, 본 발명은 첨부된 특허 청구의 범위에 기재된 본 발명의 원리를 벗어나지 않고 실시할 수 있는 실시예에 모든 가능한 변형을 포함하고 있다.
상술한 바와 같이, 본 발명에 따르면, 분리 영역의 상부 부분 상에 형성되는 폴리실리콘막과 같은 박막의 에칭 공정의 경우에서 처리 조건의 마진이 확대될 수 있다. 또한, 나머지 공정 및 하부층의 손상이 크게 감소되어 제조 수율이 향상된다. 그 외에도 소자 특성이 향상되어 고 신뢰성의 반도체 장치를 제조할 수 있다.

Claims (23)

  1. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 절연막을 형성하는 단계,
    제1 영역 내의 상기 절연막 상에 제1 마스크의 형성을 실시하는 단계,
    상기 제1 영역 내의 분리 절연막을 형성하기 위해 상기 제1 마스크를 사용하여 상기 절연막의 제거를 실시하는 단계로서, 상기 제1 영역에 형성될 소자는 제1 활성 영역을 갖는 단계,
    제2 영역 내의 상기 절연막 상에 상기 제1 마스크와는 다른 제2 마스크의 형성을 실시하는 단계, 및
    상기 제2 영역 내의 분리 절연막을 형성하기 위해 상기 제2 마스크를 사용하여 상기 절연막의 제거를 실시하는 단계로서, 상기 제1 영역 내에 형성될 제1 소자는 상기 제2 영역에 형성될 제2 소자의 제2 활성 영역보다 좁은 제1 활성 영역을 갖는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 제2 마스크를 사용하여 상기 절연막의 제거를 실시하는 단계는 상기 제1 마스크를 사용하여 상기 절연막의 제거를 실시하는 단계 후에 실시되는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제2항에 있어서, 상기 제2 마스크를 사용하여 상기 절연막의 제거를 실시하는 단계 및 상기 제1 마스크를 사용하여 상기 절연막의 제거를 실시하는 단계는 건식 에칭법을 사용하여 실시되는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제3항에 있어서, 에칭 가스는 CF4, CHF3, CH2F2, C4F8, CO, SF6, 및 Ar 중 적어도 2개의 혼합 가스인 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제4항에 있어서, 압력, 혼합 가스 유동 속도, 상기 적어도 2개의 가스의 혼합비, 및 플라즈마 발생 전압등의 에칭 조건들은 상기 제2 마스크를 사용하여 상기 절연막의 제거를 실시하는 단계 및 상기 제1 마스크를 사용하여 상기 절연막의 제거를 실시하는 단계에서 각각 최적으로 조정되는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제5항에 있어서, 상기 제1 마스크를 사용하여 상기 절연막의 제거를 실시하는 단계에서의 압력은 상기 제2 마스크를 사용하여 상기 절연막의 제거를 실시하는 단계에서의 압력보다 낮은 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제2항 내지 제6항 중 어느 하나의 항에 있어서, 상기 제1 마스크를 사용하여 상기 절연막의 제거를 실시하는 단계는 상기 제1 영역 내의 상기 분리 절연막을 제1 각도 범위의 테이퍼를 갖도록 형성하는 단계를 포함하며,
    상기 제2 마스크를 사용하여 상기 절연막의 제거를 실시하는 단계는 상기 제2 영역 내의 상기 분리 절연막을 상기 제1 각도 범위보다 작은 제2 각도 범위의 테이퍼를 갖도록 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제7항에 있어서, 상기 제1 각도 범위는 80 내지 90도이고, 상기 제2 각도 범위는 60 내지 80도인 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제2항 내지 제6항 중 어느 하나의 항에 있어서, 상기 제2 영역 내의 상기 분리 절연막은 상기 제1 영역 내의 상기 분리 절연막보다 높은 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제9항에 있어서, 상기 제2 마스크를 사용하여 상기 절연막의 제거를 실시하는 단계 전에 다른 절연막을 상기 절연막 상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제10항에 있어서, 상기 다른 절연막을 형성하는 단계는 상기 제1 소자의 형성 동안 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제2항 내지 제6항 중 어느 하나의 항에 있어서, 상기 절연막을 형성하는 단계 전에 상기 제1 영역을 위해서 상기 반도체 기판의 표면을 디깅(digging)하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 절연막을 형성하는 단계,
    상기 절연막으로부터 제1 및 제2 영역 내에 분리 절연막을 형성해서 상기 제1 영역 내의 상기 분리 절연막이 상기 제2 영역 내의 상기 분리 절연막의 테이퍼 부분의 제2 각도보다 급격한(steep) 테이퍼 부분을 갖도록 하는 단계로서, 상기 제1 영역에 형성될 제1 소자는 상기 제2 영역에 형성될 제2 소자의 제2 활성 영역보다 좁은 제1 활성 영역을 갖는 단계,
    상기 제1 영역 내의 상기 분리 절연막들 사이에 상기 제1 소자를 형성하는 단계, 및
    상기 제2 영역 내의 상기 분리 절연막들 사이에 상기 제2 소자를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제13항에 있어서, 상기 분리 절연막을 형성하는 단계는,
    상기 절연막 상에 마스크를 형성하는 단계, 및
    혼합 에칭 가스를 사용하는 건식 에칭법에 의해서 상기 마스크를 사용하여 상기 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 제14항에 있어서, 상기 혼합 에칭 가스는 CF4, CHF3, CH2F2, C4F8, CO, SF6, 및 Ar 중 적어도 2개의 혼합 가스인 것을 특징으로 하는 반도체 장치 제조 방법.
  16. 제15항에 있어서, 압력, 혼합 가스 유동 속도, 상기 적어도 2개의 가스의 혼합비, 및 플라즈마 발생 전압등의 에칭 조건들은 상기 제거 단계에서 최적으로 조정되는 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 제13항 내지 제16항 중 어느 하나의 항에 있어서, 상기 제1 각도 범위는 80 내지 90도이고, 상기 제2 각도 범위는 60 내지 80도인 것을 특징으로 하는 반도체 장치 제조 방법.
  18. 제13항 내지 제16항 중 어느 하나의 항에 있어서, 상기 제2 영역 내의 상기 분리 절연막은 상기 제1 소자를 형성하는 단계 동안 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  19. 제13항 내지 제16항 중 어느 하나의 항에 있어서, 절연막을 형성하는 단계전에 상기 제1 영역을 위해서 상기 반도체 기판의 표면을 디깅하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  20. 반도체 장치에 있어서,
    반도체 기판상의 제1 및 제2 영역 내에 형성된 분리 절연막으로서, 상기 제1 영역 내의 상기 분리 절연막은 상기 제2 영역 내의 상기 분리 절연막의 테이퍼 부분의 제2 각도보다 급격한 제1 각도의 테이퍼 부분을 갖는 분리 절연막,
    상기 반도체 기판상의 상기 제1 영역 내의 상기 분리 절연막들 간에 형성된 제1 소자, 및
    상기 반도체 기판상의 상기 제2 영역 내의 상기 분리 절연막들 간에 형성된 제2 소자를 구비하되, 상기 제1 소자는 상기 제2 소자의 제2 활성 영역보다 좁은 제1 활성 영역을 갖는 것을 특징으로 하는 반도체 장치.
  21. 제20항에 있어서, 상기 제2 영역 내의 상기 분리 절연막은 상기 제1 영역 내의 상기 분리 절연막보다 높은 것을 특징으로 하는 반도체 장치.
  22. 제20항에 있어서, 상기 반도체 장치는 플래시 메모리이고, 상기 제1 소자는 메모리 셀이고, 상기 제2 소자는 주변 회로 소자인 것을 특징으로 하는 반도체 장치.
  23. 제20항 내지 제22항 중 어느 하나의 항에 있어서, 상기 제1 영역은 상기 반도체 기판 내에 소정의 깊이 만큼 파여있는 것을 특징으로 하는 반도체 장치.
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