KR100280526B1 - 반도체 메모리 제조방법 - Google Patents

반도체 메모리 제조방법 Download PDF

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Abstract

본 발명은 반도체 메모리 제조방법에 관한 것으로, 종래 반도체 메모리 제조방법은 콘택홀을 형성하여 플러그 형성영역을 정의하여 반도체 메모리의 집적도가 심화되는 경우 게이트에 손상을 주게되어 소자 특성이 열화되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판에 필드산화막을 형성하여 소자형성영역을 정의하고, 그 소자형성영역에 셀 트랜지스터를 형성함과 아울러 상기 기판에 인접한 필드산화막의 상부에 단차 제거용 게이트를 형성하는 단계와; 상기 셀 트랜지스터의 상부전면에 절연막을 증착하고, 그 절연막을 패터닝하여 상기 셀 트랜지스터의 게이트 및 단차 제거용 게이트의 상부중앙을 노출시킨 다음, 상기 노출된 셀 트랜지스터의 게이트와 단차 제거용 게이트의 상부에 플러그 분리패턴을 형성하는 단계와; 상기 절연막을 제거하여 플러그가 형성될 셀 트랜지스터의 드레인과 공통 소스 및 게이트의 상부주변부를 노출시키는 단계와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 상기 게이트의 상부중앙에 형성된 분리패턴의 상부가 노출될 때까지 그 다결정실리콘을 평탄화하여 상기 셀 트랜지스터의 게이트, 단차 제거용 게이트 및 상기 각 게이트의 중앙상부에 위치하는 분리패턴에 의해 분리되는 플러그를 형성하는 단계를 포함하여 구성함으로써, 콘택홀을 형성하지 않고 플러그를 형성하게 되어 반도체 메모리의 집적도가 심화되는 경우에도 게이트에 손상을 주는 것을 방지할 수 있게 되어 반도체 메모리의 특성을 향상시킴과 아울러 신뢰성을 향상시키는 효과가 있다.

Description

반도체 메모리 제조방법
본 발명은 반도체 메모리 제조방법에 관한 것으로, 특히 반도체 메모리의 집적화가 심화됨에 따라 노광기술의 한계로 인한 인접 콘택홀간의 분리영역을 노광한계 이하로 분리하여 공정 마진을 확보하는데 적당하도록 한 반도체 메모리 제조방법에 관한 것이다.
일반적으로, 반도체 메모리는 비트라인과 셀 트랜시터의 공통 소스를 연결하는 플러그 및 커패시터와 셀 트랜지스터의 드레인을 연결하는 플러그를 노광기술에 의존한 콘택홀을 형성하고, 그 콘택홀 내에 위치하는 다결정실리콘 플러그를 제조하여 사용하여, 소자의 집적화가 심화되어 게이트간의 간격이 좁아지는 경우, 노광에 의한 콘택홀 형성은 한계가 있으며, 플러그의 상부면을 크게 형성할 수 없어 상기 플러그의 상부에 비트라인 또는 커패시터 하부전극을 형성하는 경우 어라인 마진이 부족하여 정확한 연결이 이루어지지 않는 경우가 발생할 수 있으며, 이와 같은 종래 플러그 형성방법을 포함하는 종래 반도체 메모리 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1은 종래 반도체 메모리의 일실시 평면도로서, 이에 도시한 바와 같이 기판(1)에 필드산화막(2)을 증착하여 "ㅗ"형의 소자형성영역을 정의하고, 상기 기판(1)과 필드산화막(2)의 상부에서 상기 소자형성영역에 대해 세로방향으로 형성된 다수의 게이트(G1~G4) 및 그 게이트(G1~G4)의 사이에 위치하는 소자형성영역에 형성한 플러그(3)를 포함하여 구성된다.
도2a 내지 도2c는 상기 도1에 있어서, A-A'방향의 단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 형성하여 소자형성영역을 정의하고, 그 소자형성영역에 게이트(G1,G2)와 공통 소스를 포함하는 셀 트랜지스터를 형성하는 단계(도2a)와; 상기 셀 트랜지스터의 상부에 제 1절연막(4)을 증착하고, 사진식각공정을 통해 콘택홀을 형성하여 상기 셀 트랜지스터의 소스 및 드레인영역을 노출시킨 후, 다결정실리콘을 증착하고 평탄화하여 상기 셀 트랜지스터의 공통 소스와 셀 트랜지스터 각각의 드레인에 접속되는 플러그(3)를 형성하는 단계(도2b)와; 상기 제 1절연막(4)과 플러그(3)의 상부전면에 제 2절연막(5)을 증착하고, 사진식각공정을 통해 상기 제 2절연막(5)에 콘택홀을 형성하여 상기 셀 트랜지스터의 공통 소스에 접속되는 플러그(3)의 상부를 노출시킨 후, 금속을 증착하고 패터닝하여 상기 노출된 플러그(3)에 접속되는 비트라인(6)을 형성하는 단계(도2c)와; 상기 제 2절연막(5) 및 비트라인(6)의 상부에 제 3절연막(7)을 증착하고, 사진식각공정을 통해 상기 제 3절연막(7)과 그 하부의 제 2절연막(5)에 콘택홀을 형성하여 상기 셀 트랜지스터의 드레인에 접속되는 플러그(3)의 상부를 노출시키는 단계(도2d)를 포함하여 구성된다.
이하, 상기와 같이 구성된 종래 반도체 메모리 제조방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 형성하여 상기 도1에 도시한 "ㅗ"자형의 소자형성영역을 정의한다.
그 다음, 상기 기판(1)과 필드산화막(2)의 상부전면에 게이트산화막, 다결정실리콘, 질화막을 순차적으로 증착하고, 패터닝하여 상기 기판(1)과 인접한 필드산화막(2)의 상부에 게이트(G3,G4)를 형성하고, 상기 기판(1) 즉, 소자형성영역의 상부에 상호 소정거리 이격되는 게이트(G1,G2)를 형성한 다음, 저농도 소스 및 드레인을 형성한다.
그 다음, 상기 게이트(G1~G4)의 측면에 질화막 측벽을 형성하고, 고농도 소스 및 드레인을 기판(1)에 형성하여 공통 소스를 갖는 두 모스 트랜지스터인 셀 트랜지스터를 형성한다.
그 다음, 도2b에 도시한 바와 같이 상기 셀 트랜지스터의 상부전면에 제 1절연막(4)을 증착하고, 사진식각공정을 통해 상기 제 1절연막(4)에 콘택홀을 형성하여 셀 트랜지스터의 공통 소스와 드레인을 노출시킨다.
그 다음, 상기 제 1절연막(4)과 셀 트랜지스터의 공통 소스 및 셀 트랜지스터의 드레인 상부에 다결정실리콘을 증착하고, 평탄화 및 패터닝하여 상기 게이트(G1~G4)의 사이에 위치하는 플러그(3)를 형성한다.
그 다음, 도2c에 도시한 바와 같이 상기 플러그(3)과 제 1절연막(4)의 상부에 제 2절연막(5)을 증착하고, 다시 사진식각공정을 통해 상기 제 2절연막(5)에 콘택홀을 형성하여 상기 게이트(G1,G2)의 사이 즉, 공통 소스의 상부에 형성한 플러그(3)의 상부를 노출시키는 콘택홀을 형성한다.
그 다음, 상기 노출된 플러그(3)와 상기 제 2절연막(5)의 상부전면에 금속을 증착하고, 패터닝하여 도1에 도시한 바와 같이 상기 제 2절연막(5)의 상부에 형성한 콘택홀의 상부에 위치하는 비트라인(6)을 형성한다.
그 다음, 도2d에 도시한 바와 같이 상기 제 2절연막(5)과 비트라인(6)의 상부전면에 제 3절연막(7)을 증착하고 다시 사진식각공정을 통해 상기 제 3절연막(7)과 제 2절연막(5)에 콘택홀을 형성하여 상기 셀 트랜지스터의 드레인에 접속되는 플러그(3)의 상부면을 노출시킨다.
이와 같은 과정으로, 상기 제 3절연막(7)에 콘택홀을 형성한 후, 상기 콘택홀내에 위치하는 커패시터 제조용 플러그를 형성하고, 그 커패시터 제조용 플러그에 접하는 커패시터를 형성하게 된다.
그러나, 상기와 같은 종래 반도체 메모리 제조방법은 사진식각공정을 통해 플러그의 형성위치 및 플러그와 접속되는 비트라인 및 커패시터 제조용 콘택홀을 형성하여, 반도체 메모리의 집적도가 심화되어 사진식각공정을 통해 정의할 수 있는 크기 이하로 셀 트랜지스터의 게이트간의 이격거리가 정의되는 경우, 콘택홀의 형성과정에서 워드라인인 셀 트랜지스터의 게이트에 손상을 줄 수 있으며, 플러그의 크기가 작게 형성되어 그 플러그에 접속되는 비트라인과 커패시터 플러그 형성시 어라인 마진이 줄어들게 되어 미스어라인이 발생할 요소가 많아, 반도체 메모리의 특성이 저하됨과 아울러 그 신뢰성이 저하되는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 워드라인인 셀 트랜지스터의 게이트를 보호하고, 셀 트랜지스터의 공통 소스와 비트라인, 셀 트랜지스터의 드레인과 커패시터 플러그를 접속하기 위한 플러그의 상부를 상대적으로 넓게 형성할 수 있는 반도체 메모리 제조방법을 제공함에 그 목적이 있다.
도1은 종래 반도체 메모리의 평면도.
도2a 내지 도2d는 도1에 있어서, A-A' 방향의 단면에 따른 제조공정 수순단면도.
도3은 본 발명 반도체 메모리의 평면도.
도4a 내지 도4g는 도3에 있어서, A-A' 방향의 단면을 보인 제조공정 수순단면도.
도5a 내지 도5g는 도3에 있어서, B-B' 방향의 단면을 보인 제조공정 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
1:기판 2:필드산화막
4:제 1절연막 5:측벽
6:질화막 7:플러그
상기와 같은 목적은 기판에 필드산화막을 형성하여 소자형성영역을 정의하고, 그 소자형성영역에 셀 트랜지스터를 형성함과 아울러 상기 기판에 인접한 필드산화막의 상부에 단차 제거용 게이트를 형성하는 셀 트랜지스터 형성단계와; 상기 셀 트랜지스터의 상부전면에 절연막을 증착하고, 그 절연막을 패터닝하여 상기 셀 트랜지스터의 게이트 및 단차 제거용 게이트의 상부중앙을 노출시킨 다음, 상기 노출된 셀 트랜지스터의 게이트와 단차 제거용 게이트의 상부에 플러그 분리패턴을 형성하는 분리패턴 형성단계와; 상기 절연막을 제거하여 플러그가 형성될 셀 트랜지스터의 드레인과 공통 소스 및 게이트의 상부주변부를 노출시키는 플러그영역 정의단계와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 상기 게이트의 상부중앙에 형성된 분리패턴의 상부가 노출될 때까지 그 다결정실리콘을 평탄화하여 상기 셀 트랜지스터의 게이트, 단차 제거용 게이트 및 상기 각 게이트의 중앙상부에 위치하는 분리패턴에 의해 분리되는 플러그를 형성하는 플러그 형성단계를 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명 반도체 메모리 제조방법을 통해 제조한 반도체 메모리의 평면도로서, 종래 도1에 도시한 기술의 구성과의 차이점은 사진식각공정에 의한 콘택홀을 형성하지 않고 직접 플러그 형성영역을 정의한 것에 있다.
도4a 내지 도4g는 도3에 있어서, A-A'방향의 단면을 보인 제조공정 수순단면도이고, 도5a 내지 도5g는 도3에 있어서, B-B'방향의 단면을 보인 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 증착하여 'ㅗ'형의 소자형성영역의 정의하고, 그 소자형성영역에 게이트(G1,G2)를 포함하는 셀 트랜지스터 및 상기 기판(1)에 인접한 필드산화막(2)의 상부에 게이트(G3,G4)를 형성한 후, 상기 셀 트랜지스터가 형성된 기판(1) 및 필드산화막의 상부에 제 1절연막(4)을 증착하는 단계(도4a, 도5a)와; 사진식각공정을 통해 상기 제 1절연막(4)의 일부를 식각하여 상기 상기 게이트(G1~G4)의 상부를 노출시킨 다음, 상기 게이트(G1~G4)의 상부와 잔존하는 제 1절연막(4)의 상부에 제 2절연막(5)을 증착하는 단계(도4b, 도5b)와; 상기 증착된 제 2절연막(5)을 건식식각하여 상기 제 1절연막(4) 패턴의 측면에 측벽(5)을 형성하는 단계(도4c, 도5c)와; 상기 측벽(5)과, 제 1절연막(4) 및 노출된 게이트(G1~G4)의 상부에 질화막(6)를 증착하는 단계(도4d, 도5d)와; 사진식각공정을 통해 상기 게이트(G3,G4)의 상부에 위치하는 질화막(6)만을 남겨두고 나머지 질화막(6)을 식각하여 상기 제 1절연막(4)과 제 2절연막 측벽(5)을 노출시킨 후, 습식식각을 통해 상기 노출된 제 1절연막(4)과 측벽(5)을 선택적으로 제거하는 단계(도4e, 도5e)와; 상기 게이트(G3,G4)의 상부에 잔존하는 제 1절연막(4)과 측벽(5)을 제거하고, 상기 게이트(G3,G4)의 상부에 잔존하는 질화막(6)을 평탄화하여 상기 게이트(G3,G4)의 상부에 제 1절연막(4)과 측벽(5)을 잔존시키고, 모든 게이트(G1~G4)의 상부중앙에 질화막(6) 패턴을 잔존시키는 단계(도4f, 도5f)와; 상기 게이트(G1~G4)의 상부전면과 그 상부의 질화막(6) 패턴의 상부에 다결정실리콘을 증착하고, 평탄화하여 상기 질화막(6) 패턴에 의해 상호 분리되는 플러그(7)를 형성하는 단계(도4g, 도5g)를 포함하여 구성된다.
이하, 상기와 같은 본 발명 반도체 메모리 제조방법을 좀 더 상세히 설명한다.
먼저, 도4a 내지 도5a에 도시한 바와 같이 기판(1)에 필드산화막(2)을 형성하여 도3에 도시한 바와 같이 'ㅗ'형의 소자형성영역의 정의한다. 이후에 위로 돌출된 소자형성영역에는 비트라인이 접속되고, 좌우로 돌출된 소자형성영역에는 커패시터가 접속된다.
그 다음, 상기 기판(1)과 필드산화막(2)의 상부전면에 게이트산화막, 다결정실리콘, 질화막을 순차적으로 증착한 후, 사진식각공정을 통해 게이트(G1~G4)를 형성한 후, 그 게이트의 측면 기판(1) 하부에 저농도 소스 및 드레인을 형성한 후, 상기 게이트(G1~G4) 및 상기 저농도 소스 및 드레인의 전면에 질화막을 증착한다. 이때의 질화막은 상기 게이트(G1~G4)의 측벽 역할을 함과 아울러 기판(1)에 불순물 이온을 이온주입하는 경우 이온주입의 버퍼로 작용하게 되며, 설명의 편이상 이 질화막도 게이트(G1~G4)의 일부로 포함하여 설명한다.
그 다음, 상기 게이트(G1~G4)의 측면 기판(1)하부에 고농도 소스 및 드레인을 형성하여 공통 소스를 갖으며, 게이트(G1,G2)를 포함하는 셀 트랜지스터를 형성함과 아울러, 상기 기판(1)과 인접한 필드산화막(2)의 상부에 게이트(G3),(G4)를 형성하여 이후에 커패시터 형성과정에서 하부에 발생하는 단차를 최소화한다.
그 다음, 상기 셀 트랜지스터의 상부전면에 제 1절연막(4)을 증착한다.
그 다음, 도4b 및 도5b에 도시한 바와 같이 상기 제 1절연막(4)의 상부에 포토레지스트(도면미도시)를 도포하고, 노광 및 현상하여 상기 게이트(G1~G4)의 상부에 형성된 제 1절연막(4)의 상부를 노출시키는 패턴을 형성하고, 그 패턴이 형성된 포토레지스트를 식각마스크로 사용하는 식각공정으로, 제 1절연막(4)을 식각하여 상기 질화막에 둘러쌓인 게이트(G1~G4)를 노출시킨다.
그 다음, 상기 게이트(G1~G4)의 상부와 셀 트랜지스터의 드레인 및 공통 소스의 상부에 잔존하는 제 1절연막(4)의 상부전면에 제 2절연막(5)을 증착한다.
그 다음, 도4c 및 도5c에 도시한 바와 같이 상기 제 2절연막(5)을 건식식각하여 상기 잔존하는 제 1절연막(4) 패턴의 측면에 제 2절연막 측벽(5)을 형성한다. 이때, 상기 제 2절연막 측벽(5)의 사이에는 상기 게이트(G1~G4)의 중앙상부가 일부 노출된 상태가 된다.
그 다음, 도4d 및 도5d에 도시한 바와 같이 상기 측벽(5)과 제 1절연막(4) 패턴 및 노출된 게이트(G1~G4)의 상부에 질화막(6)을 증착한다. 이때의 질화막(6)은 상기 게이트(G1~G4)의 상부중앙에 얇은패턴을 형성하여, 이후에 형성될 플러그를 절연하며, 게이트에 의해 분리되는 영역보다 작은 공간을 차지하여 실제적으로 플러그의 상부면을 넓게 형성할 수 있도록 하기 위한 것이다.
그 다음, 도4e 및 도5e에 도시한 바와 같이 상기 질화막(6)의 일부를 평탄화하여 상기 셀 트랜지스터의 공통 소스 및 드레인과 게이트(G1,G2)의 상부에 위치하는 제 1절연막(4) 패턴 및 그 측면의 측벽(5)을 노출시킨다. 이때, 노출된 측벽(5)의 사이에는 상기 질화막(6) 패턴이 잔존한다. 즉, 게이트(G1,G2)의 상부중앙에 상기 측벽(5)의 높이와 동일한 높이의 질화막(6) 패턴이 잔존하게 된다.
그 다음, 상기 노출된 제 1절연막(4) 및 그 측면의 측벽(5)을 선택적으로 식각한다. 이때 게이트(G1~G4)와 소스 및 드레인 영역은 질화막에 의해 보호되어 선택적 식각이 가능하다.
그 다음, 도4f 및 도5f에 도시한 바와 같이 상기 게이트(G3,G4)의 상부측에서 상기 평탄화되지 않은 질화막(6)의 측면에서 측면이 노출된 제 1절연막(4)을 식각하고, 그 측면의 측벽(5) 또한 식각한다.
그 다음, 상기 게이트(G3,G4)의 상부에서 평탄화되지 않은 질화막(6)을 건식식각하여 상기 게이트(G3,G4)에 잔존하는 측벽(5)의 측면, 즉 게이트(G3,G4)의 상부중앙에 질화막(6)을 형성한다. 이때, 상기 게이트(G1~G4)의 상부 및 측면에 위치하는 질화막의 일부도 식각되며, 상기 셀 트랜지스터의 드레인 및 공통 소스의 상부에 위치하는 질화막도 제거된다.
그 다음, 도4g 및 도5g에 도시한 바와 같이 상기 게이트(G1~G4)의 상부중앙에 소정 높이로 질화막(6) 패턴이 잔존하며, 드레인 및 공통 소스가 노출된 셀 트랜지스터의 상부전면에 다결정실리콘을 증착하고, 상기 질화막(6) 패턴이 노출될 때까지 평탄화하여 게이트(G1~G4)와 게이트(G1~G4) 상부에 위치하는 질화막(6) 패턴에 의해 분리되는 플러그(7)를 형성하게 된다.
이와 같이 형성된 플러그(7)는 그 상부가 종래 게이트에 의해서만 분리되는 플러그에 비해 넓게 형성되어 이후의 공정에서 비트라인 및 커패시터 형성을 위한 어라인 공정의 마진을 향상시켜 공정의 신뢰성 및 반도체 메모리의 특성 향상을 꾀할 수 있으며, 플러그가 형성될 위치 즉 게이트 사이에 콘택홀을 형성하지 않음으로써, 집적화가 심화되는 경우에도 안정적으로 플러그를 형성할 수 있게 된다.
상기한 바와 같이 본 발명 반도체 메모리 제조방법은 셀 트랜지스터의 상부에 절연막을 형성하고, 그 셀 트랜지스터의 상부중앙에 절연막을 식각한 후, 그 식각된 위치에 질화막 패턴을 형성한 다음, 상기 절연막을 제거하여 상기 셀 트랜지스터의 드레인 및 공통 소스를 노출시킨 후, 상기 게이트상에 형성한 질화막 패턴에 의해 분리되는 플러그를 형성함으로써, 상대적으로 플러그의 상부면을 넓게 형성하여 이후의 공정인 비트라인과 커패시터 형성과정의 공정 마진을 향상시켜 반도체 메모리의 특성 및 신뢰성을 향상시키는 효과와 아울러 플러그 형성위치를 절연막에 의해 정의하고, 그 절연막을 선택적으로 식각하여 직접적인 사진식각공정에 의한 콘택홀을 형성하지 않음으로써, 반도체 메모리의 집적도가 심화되는 경우에도 게이트에 손상을 주지않고 플러그를 형성할 수 있게 되어 메모리의 특성을 향상시키는 효과가 있다.

Claims (4)

  1. 기판에 필드산화막을 형성하여 소자형성영역을 정의하고, 그 소자형성영역에 셀 트랜지스터를 형성함과 아울러 상기 기판에 인접한 필드산화막의 상부에 단차 제거용 게이트를 형성하는 셀 트랜지스터 형성단계와; 상기 셀 트랜지스터의 상부전면에 절연막을 증착하고, 그 절연막을 패터닝하여 상기 셀 트랜지스터의 게이트 및 단차 제거용 게이트의 상부중앙을 노출시킨 다음, 상기 노출된 셀 트랜지스터의 게이트와 단차 제거용 게이트의 상부에 플러그 분리패턴을 형성하는 분리패턴 형성단계와; 상기 절연막을 제거하여 플러그가 형성될 셀 트랜지스터의 드레인과 공통 소스 및 게이트의 상부주변부를 노출시키는 플러그영역 정의단계와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 상기 게이트의 상부중앙에 형성된 분리패턴의 상부가 노출될 때까지 그 다결정실리콘을 평탄화하여 상기 셀 트랜지스터의 게이트, 단차 제거용 게이트 및 상기 각 게이트의 중앙상부에 위치하는 분리패턴에 의해 분리되는 플러그를 형성하는 플러그 형성단계를 포함하여 된 것을 특징으로 하는 반도체 메모리 제조방법.
  2. 제 1항에 있어서, 상기 셀 트랜지스터의 게이트와 단차제거용 게이트 및 셀 트랜지스터의 드레인과 공통 소스의 상부전면에 질화막을 증착한 후, 분리패턴 형성단계를 수행하는 것을 특징으로 하는 반도체 메모리 제조방법.
  3. 제 1항에 있어서, 상기 분리패턴 형성단계는 셀 트랜지스터 및 단차제거용 게이트의 상부전면에 제 1절연막을 증착하는 절연막 증착단계와; 상기 제 1절연막을 패터닝하여 상기 셀 트랜지스터의 게이트 및 단차제거용 게이트의 상부를 노출시키는 게이트 노출단계와; 상기 제 1절연막 및 게이트의 상부에 제 2절연막을 증착하고, 건식식각하여 상기 제 1절연막의 측면에 위치하며, 게이트의 상부중앙을 노출시키는 제 2절연막 측벽을 형성하는 측벽형성단계와; 상기 측벽의 사이에 노출된 게이트의 상부와 제 1절연층 및 측벽의 상부에 상기 제 1 및 제 2절연막과 선택적식각이 가능한 제 3절연물질을 증착하고, 평탄화하여 각 게이트의 상부중앙에 위치하는 플러그 분리패턴을 형성하는 플러그 상부영역 확장단계로 이루어진 것을 특징으로 하는 반도체 메모리 제조방법.
  4. 제 1항 또는 제 3항에 있어서, 상기 분리패턴은 질화막 패턴인 것을 특징으로 하는 반도체 메모리 제조방법.
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