KR100238194B1 - 반도체메모리장치의 커패시터 및 그 제조방법 - Google Patents

Abstract

본 발명은 충분한 용량을 확보할 수 있는 반도체메모리장치의 커패시터 및 이의 제조방법에 관한 것이다.

본 발명에 의하면, 반도체기판에 형성된 트렌치, 상기 트렌치 입구의 주변을 따라 형성된 제1도전체와 상기 트렌치 내벽에 형성되어 내벽의 연장선방향으로 일정높이를 가지며 상기 제1도전체와 상기 트렌치 입구부분에서 연결된 원통형의 제2도전체로 이루어진 커패시터 제1전극, 상기 커패시터 제1전극표면에 형성된 유전체막, 및 상기 유전체막상에 형성된 커패시터 제2전극으로 이루어진 것을 특징으로 하는 반도체메모리장치의 커패시터가 제공된다.

이에 따라 본 발명에 의하면 한정된 영역에서 충분한 커패시터의 용량확보가 가능한 반도체메모리장치의 커패시터를 형성할 수 있다.

Description

반도체메모리장치의 커패시터 및 그 제조방법

제1도 내지 제5도는 종래 스택-트렌치 병합형 커패시터를 갖춘 메모리셀의 제조공정을 도시한 공정순서도.

제6도는 본 발명의 일실시예에 의한 반도체메모리장치의 커패시터 구조를 도시한 단면도.

제7도 내지 제13도는 본 발명의 일실시예에 의한 커패시터를 갖춘 반도체메모리장치의 커패시터 제조공정을 도시한 공정순서도.

제14도 내지 제16도는 본 발명의 다른 실시예에 의한 커패시터를 갖춘 반도체메모리장치의 제조공정을 도시한 공정순서도.

제17도는 본 발명의 반도체메모리장치의 커패시터의 스토리지전극 구조를 입체적으로 도시한 도면.

본 발명은 고집적 반도체메모리장치의 커패시터 및 그 제조방법에 관한 것으로, 특히 충분한 용량을 확보할 수 있는 반도체메모리장치의 커패시터 및 이의 제조방법에 관한 것이다.

최근 반도체 제조기술의 발달과 메모리장치의 응용분야가 확대되어 감에 따라 대용량의 메모리소자 개발이 진척되고 있으며, 특히 1개의 메모리셀을 1개의 트렌지스터와 1개의 커패시터로 구성한 DRAM(Dynamic Random Access Memory)의 괄목할 만한 기술의 발전으로 고집적화, 고밀도화, 고기능화가 이루어져 왔다.

상기 메모리장치의 고집적, 고밀도화에 의해 설계치법(Design Rule)의 축소로 셀영역이 감소됨에 따라 충분한 커패시턴스의 확보가 큰 문제로 대두되었다. 이와 같은 미세한 셀영역에 큰 용량의 커패시터를 형성하기 위해서는 커패시터의 절연막의 박막화 및 커패시터의 실효면적을 증대시키는 구조로의 개량이 불가피하다.

상기와 같이 커패시터의 실효면적을 증대시키는 종래의 방법으로 트렌치형 커패시터의 셀의 3차원적 구조가 널리 공지되어 있는 바, 상기 종래의 트렌치 커패시터의 제조공정은 실리콘기판을 이방성식각하여 그 측벽의 실효면적을 커패시터영역으로 활용하는 것으로서, 좁은 영역에서 상대적으로 충분한 커패시턴스를 확보할 수 있다.

상기 트렌치 커패시터와 종래의 스택구조의 커패시터를 병합한 스택-트렌치 병합형 커패시터 셀의 제조방법을 제1도 내지 제5도를 참조하여 설명하면 다음과 같다.

제1도는 반도체기판(1)상에 트랜지스터의 형성공정을 도시한 것으로서, 먼저 반도체기판(1)상에 선택산화법에 의한 필드산화막(2)을 성장시켜 액티브영역을 정의한다. 이 액티브영역상에 게이트산화막을 개재시켜 트렌지스터의 게이트전극(3)이 되는 불순물이 도핑된 제1다결정실리콘층을 형성하고 동시에 상기 필드산화막(2)상의 소정부분에 인접하는 메모리셀의 게이트전극과 연결되는 제1도전층(4), 예컨대 불순물이 도핑된 제1다결정실리콘층을 형성한다. 그리고 상기 게이트전극(3) 양측의 반도체기판 표면에 이온주입을 통해 소오스영역(5) 및 드레인영역(6)을 형성하고, 전 표면상에 500~3000Å정도의 제1절연층(7), 예컨대 CVD산화막을 침적한다.

제2도는 개구부(8)의 형성공정을 도시한 것으로, 상기 제1절연층(7)위에 마스크패턴을 적용한 통상적인 사진식각법에 의해 상기 소오스영역(5)을 노출시키는 개구부(8)을 형성한다.

제3도는 트렌치(9)의 형성공정을 도시한 것으로, 상기 개구부를 통하여 반도체기판을 에칭함으로써 트렌치(9)를 형성한다.

제4도는 커패시터의 제1전극으로 사용되는 제2도전층(10)의 형성공정을 도시한 것으로, 상기 제1절연층(7)상에 커패시터의 제1전극으로 사용되는 500~3000Å정도의 제2도전층(10), 예컨대 불순물이 도핑된 제2다결정실리콘을 침적하고 전극패턴을 형성한다.

제5도는 유전체막(11), 커패시터의 제2전극으로 사용되는 제3도전층(12) 및 제2절연층(13)의 형성공정을 도시한 것으로, 상기 제2도전층(10)위에 유전체막(11)을 형성하고 커패시터의 제2전극으로 사용되는 제3도전층(13) 및 제2절연층(12)을 형성한다.

이와 같은 스택-트렌치 병합형 커패시터를 갖춘 반도체메모리장치 또는 트렌치 커패시터를 갖춘 반도체메모리장치(1990년 12월호 니케이 마이크로디바이스에 소개되어 있음)에 있어서, 고집적 DRAM셀의 동작에 필요한 충분한 커패시터용량을 확보하기 위해서는 트렌치를 깊게 파야 한다. 그러나 상기한 바와 같이 종래의 트렌치구조는 이방성식각을 이용하여 형성하기 때문에 트렌치 깊이를 늘림에 있어 기술적으로 어려운 문제점이 있다. 또한, 트렌치를 깊게 형성할 경우 종횡비(Aspect Ratio)의 증가로 인해 트렌치내부에 보이드등과 같은 원치않는 결함이 발생하여 디바이스의 신뢰도를 떨어뜨리는 결과를 초래하므로 충분한 깊이의 트렌치를 형성하기에는 여려운 문제가 있다.

따라서 본 발명의 목적은 충분한 용량을 확보할 수 있는 반도체메모리장치의 커패시터를 제공하는데 있다.

본 발명의 다른 목적은 상기한 반도체메모리장치의 커패시터의 제조방법을 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명에 따른 반도체메모리장치의 커패시터는 반도체기판에 형성된 트렌치, 상기 트렌치 입구의 주변을 따라 형성된 제1도전체와 상기 트렌치 내벽에 형성되어 내벽의 연장선방향으로 일정높이를 가지며 상기 제1도전체와 상기 트렌치 입구부분에서 연결된 원통형의 제2도전체로 이루어진 커패시터 제1전극, 상기 커패시터 제1전극표면에 형성된 유전체막, 및 상기 유전체막상에 형성된 커패시터 제2전극으로 이루어진 것을 특징으로 한다.

상기 다른 목적을 달성하기 위해 본 발명의 반도체메모리장치의 커패시터 제조방법은 반도체기판상에 제1절연막을 형성하는 공정, 상기 제1절연막상에 제1도전체 형성을 위한 제1도전층을 침적한 후 패터닝하는 공정, 상기 결과물상에 제2절연막을 형성하는 공정, 상기 제2절연막을 트렌치형성용 마스크를 적용한 사진식각공정에 의해 패터닝하는 공정, 상기 제2절연막을 마스크로 하여 상기 제1도전층 및 제1절연막을 식각한 후 이에 따라 노출되는 반도체기판을 소정깊이로 식각하여 트렌치를 형성하는 공정, 상기 결과물 상에 제2도전체 형성을 위한 제2도전층을 침적하는 공정, 상기 제2도전층 상부를 에치백하는 공정, 상기 제2절연막을 제거하는 공정, 상기 제1도전층 및 제2도전층표면에 유전체막을 형성하는 공정, 및 상기 유전체막상에 제3도전층을 형성하는 공정으로 이루어진 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제6도는 본 발명의 일실시예에 따른 반도체메모리장치의 커패시터부위를 나타낸 단면도이다.

도시한 바와 같이 본 발명에 의한 반도체메모리장치의 커패시터는 반도체기판(20)에 형서된 트렌치 입구 주위에 제1도전체(23)가 형성되고, 상기 트렌치 내벽에 제2도전체(26)가 형성되어 내벽의 연장선방향으로 일정높이가 돌출되어 형성되며 상기 트렌치 입구에서 상기 제1도전체와 연결되어 함께 커패시터의 제1전극인 스토리지전극을 형성하며, 상기 제1도전체(23)와 제2도전체(26)로 이루어진 커패시터 스토리지전극 표면에는 유전체막(27)이 형성되고 상기 유전체막(27)상에 커패시터의 제2전극인 플레이트전극(28)이 형성됨으로써 스토리지전극(23,26), 유전체막(27) 및 플레이트전극(28)을 구비하여 구성된다.

상기한 바와 같이 본 발명의 반도체메모리장치는 커패시터의 용량증대를 위해 트렌치를 깊게 형성하지 않고 트렌치내벽의 연장선 방향으로 일정높이의 돌출부를 갖는 원통형의 제2도전체와 상기 원통형의 도전체 측면의 둘레에 또다른 제1도전체를 형성하여 커패시터의 스토리지전극을 혀성하므로 트렌치를 깊이 형성할 경우 생기는 상기 종래의 문제점을 해결하는 한편, 충분한 커패시터용량도 확보할 수 있다.

다음에 제7도 내지 제13도를 참조하여 본 발명의 일실시예에 의한 반도체메모리장치의 제조방법을 설명한다.

먼저 제7도에 도시된 바와 같이 반도체기판(20)상에 필드산화막(21)을 형성하여 소자분리영역과 액티브영역을 구분한 다음, 결과물상에 제1절연막으로서, 예컨대 산화막(22)을 침적하고 이어서 상기 산화막(22)상에 제1도전체형성을 위한 제1도전층(23)으로서, 예컨대 다결정실리콘 또는 인시이튜 도핑된 다결정실리콘(In-situ doped polysilicon)중의 어느 하나를 500~5000Å두께로 침적한다. 이때, 반도체메모리장치의 게이트전극(도시하지 않음) 및 비트라인(도시하지 않음)을 상기 제1도전체를 형성하기 전에 형성해도 되고 제조공정에 따라 제1도전체형성후에 형성해도 된다.

이어서 제8도에 도시된 바와 같이 상기 제1도전층(23)을 사진식각공정에 의해 소정패턴으로 패터닝한 후, 결과물상에 제2절연막으로서 상기 제1절연막(22)과 건식식각에 대해 식각선택비(Selectivity)가 다른 막, 예컨대 SOG(Spin on Glass), BPSG(Borophosphorous Silicate Glass) 또는 CVD산화막중의 어느 하나를 5000~10000Å두께로 형성한 다음 트렌치형성용 마스크를 적용하여 상기 제2절연막(24)에 트렌치패턴을 형성한다.

이어서 제9도에 도시된 바와 같이 상기 트렌치패턴으로 패터닝된 제2절연막(24)을 마스크로 하여 상기 제1도전층(23)과 제1절연막(22)을 차례로 제거한 후, 이에 따라 노출된 반도체기판(20)을 0.1~10㎛ 범위내의 깊이로 식각하여 트렌치(25)를 형성한다.

다음에 제10도에 도시된 바와 같이 상기 결과물상에 제2도전체형성을 위한 제2도전층(26)으로서, 예컨대 폴리실리콘, 인시이튜 도핑된 폴리실리콘 또는 텅스텐(W)중의 어느 하나를 침적한 후, 제2도전층(26)이 형성된 트렌치내부를 매립물질(27), 예컨대 포토레지스트 또는 SOG(Spin on Glass)중의 어느 하나를 이요하여 매립한다.

이어서 제11도에 도시된 바와 같이 건식식각에 의한 에치백공정을 행하여 상부의 노출된 상기 제2도전층(26)을 제거한 다음 이어서 상기 매립물질을 제거한다.

다음에 제12도에 도시된 바와 같이 상기 제2절연막을 건식식각에 의해 제거한다.

이어서 제13도에 도시된 바와 같이 상기 결과물 전면에 유전체막(27)으로서, 예컨데 ONO(Oxide/Nitride/Oxide)막 또는 Ta205막을 형성한 후, 이 유전체막(27)상에 도전물질을 침적하고 소정패턴으로 패터닝하여 커패시터의 플레이트전극(28)을 형성한다.

제14도 내지 제16도는 본 발명의 다른 실시예에 의한 반도체메모리장치의 커패시터 제조방법을 나타낸 것으로, 먼저 제14도를 참조하면, 상기 제9도의 공정후에 제2도전층(26)을 침적한다.

이어서 제15도를 참조하면, 상기 제2도전층(26)이 형성된 트렌치내부를 매립하지 않고 곧바로 에치백공정을 행하여 상기 제2도전층(26)을 식각한다. 이때, 트렌치 바닥부분의 반도체기판이 노출된다.

다음에 제16도를 참조하면, 상기 일실시예와 동일하게 상기 결과물 전면에 유전체막(27)을 형성하고 이어서 상기 유전체막(27)상에 도전물질을 침적하고 이를 패터닝하여 커패시터 플레이트전극(28)을 형성한다.

제17도 (a)와 (b)는 상기 본 발명의 일실시예 및 다른 실시예에 따라 제조된 커패시터의 스토리지전극을 입체적으로 나타낸 도면으로, 종래의 트렌치형 커패시터, 원통형(Cylindrical) 커패시터, 스택 커패시터를 병합한 형태의 커패시터가 형성되므로 상기 종래의 각각의 형태의 커패시터에 비해 한정된 영역에서 충분한 용량의 확보가 가능하다.

상술한 바와 같이 본 발명에 의하면, 한정된 영역에서 충분한 커패시터의 용량확보가 가능한 반도체메모리장치의 커패시터를 형성할 수 있다.

Claims (11)

1. 반도체기판에 형성된 트렌치, 상기 트렌치 입구의 주변을 따라 형성된 제1도전체와 상기 트렌치 내벽에 형성되어 내벽의 연장선방향으로 일정높이를 가지며 상기 제1도전체와 상기 트렌치 입구부분에서 연결된 원통형의 제2도전체로 이루어진 커패시터 제1전극, 상기 커패시터 제1전극표면에 형성된 유전체막, 및 상기 유전체막상에 형성된 커패시터 제2전극으로 이루어진 것을 특징으로 하는 반도체메모리장치의 커패시터.
2. 제1항에 있어서, 상기 제2도전체는 바닥부분이 막힌 원통형임을 특징으로 하는 반도체메모리장치의 커패시터.
3. 제1항에 있어서, 상기 제2도전체는 바닥부분이 뚫린 원통형임을 특징으로 하는 반도체메모리장치의 커패시터.
4. 반도체기판상에 제1절연막을 형성하는 공정, 상기 제1절연막상에 제1도전체 형성을 위한 제1도전층을 침적한 후 패터닝하는 공정, 상기 결과물상에 제2절연막을 형성하는 공정, 상기 제2절연막을 트렌치형성용 마스크를 적용한 사진식각공정에 의해 패터닝하는 공정, 상기 제2절연막을 마스크로 하여 상기 제1도전층 및 제1절연막을 식각한 후 이에 따라 노출되는 반도체기판을 소정깊이로 식각하여 트렌치를 형성하는 공정, 상기 결과물상에 제2도전체 형성을 위한 제2도전층을 침적하는 공정, 상기 제2도전층 상부를 에치백하는 공정, 상기 제2절연막을 제거하는 공정, 상기 제1도전층 및 제2도전층표면에 유저체막을 형성하는 공정, 및 상기 유전체막상에 제3도전층을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체메모리장치의 커패시터 제조방법.
5. 제4항에 있어서, 상기 제2도전층을 침적하는 공정후에 상기 제2도전층이 형성된 상기 트렌치 내부를 매립물질로 매립하는 공정과 상기 제2도전층 상부를 에치백하는 공정후에 상기 매립물질을 제거하는 공정이 더 포함되는 것을 특징으로 하는 반도체메모리장치의 커패시터 제조방법.
6. 제5항에 있어서, 상기 매립물질은 SOG 또는 포토레지스트임을 특징으로 하는 반도체메모리장치의 커패시터 제조방법.
7. 제4항에 있어서, 상기 제1도전체는 폴리실리콘 또는 인시이튜 도핑된 폴리실리콘중의 어느 하나로 형성하는 것을 특징으로 하는 반도체메모리장치의 커패시터 제조방법.
8. 제4항에 있어서, 상기 제2절연막은 상기 제1절연막과 건식식각에 대한 식각선택비가 다른 물질로 형성하는 것을 특징으로 하는 반도체메모리장치의 커패시터 제조방법.
9. 제8항에 있어서, 상기 제2절연막은 SOG, BPSG, CVD산화막으로 형성하는 형성하는 것을 특징으로 하는 반도체메모리장치의 커패시터 제조방법.
10. 제4항에 있어서, 상기 제2도전체는 폴리실리콘, 인시이튜도핑된 폴리실리콘 또는 텅스텐 중의 어느 하나로 형성하는 것을 특징으로 하는 반도체메모리장치의 커패시터 제조방법.
11. 제4항에 있어서, 상기 제2절연막을 제거하는 공정은 건식식각에 의해 행하는 것을 특징으로 하는 반도체메모리장치의 커패시터 제조방법.