KR100474737B1 - 고집적화가 가능한 디램 셀 구조 및 제조 방법 - Google Patents

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Abstract

본 발명은 트랜치 타입의 커패시터와 연결되는 수직 원통형 디램 셀 구조 및 제조 방법에 관한 것이다. 즉, 본 발명은 디램 셀을 제조함에 있어서, 실리콘 기판내 원통형 트랜치를 형성하고 상기 트랜치내에 수직 원통형으로 형성되는 커패시터와 트랜티지스터 소자로 구성되는 디램 셀을 구현함으로써, 고집적화에 따른 워드 라인의 넓이 및 길이의 제약에서 벗어날 수 있어 반도체 소자의 고집적화가 가능하게 되는 이점이 있다.

Description

고집적화가 가능한 디램 셀 구조 및 제조 방법{DRAM FABRICATION CAPABLE OF HIGH INTEGRATION AND FABRICATION METHOD}
본 발명은 반도체 소자 제조에 관한 것으로, 특히 트랜치 타입의 커패시터와 연결되는 수직 원통형 디램 셀 구조 및 제조 방법에 관한 것이다.
통상적으로 디램은 하나의 트랜지스터와 하나의 커패시터로 구성되는 수많은 메모리셀의 조합으로 형성되는 소자로써, 기억 용량의 증가 요구에 따라 점점더 고집접화되는 추세에 있으며, 이에 따라 칩 내에 형성되는 메모리 셀의 크기를 축소시켜 한정된 공간내에 보다 많은 메모리셀을 형성할 수 있는 기술의 개발이 지속적으로 요구되어 왔다.
도 1은 종래 디램 셀 구조를 도시한 것이다. 상기 도 1에서 보여지는 바와 같이 종래 디램 셀구조는 통상적으로 실리콘 기판 상에 수평형으로 형성된 트랜지스터 소자와, 트랜지스터 소자 상부에 적층된 면에 형성되는 플레이트 전극과 스토리지 노드 전극으로 구성되는 커패시터 소자 형태의 디램 셀 구조를 형성하게 된다.
그러나, 상기 도 1에서와 같은 종래 수평형 디램 셀 구조에서는 메모리 셀의 축소에 따른 워드 라인의 넓이 및 길이가 집적도의 제약을 가하고 있어 일정 수준 이상의 고집적화에는 한계가 있으며, 또한 실리콘 기판위에 적층된 면에 형성되는 커패시터 또한 고집적화에 따른 소형화 구현시 원하는 용량을 얻을 만한 면적을 확보하기가 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 고집적화가 가능하도록 하는 트랜치 타입의 커패시터와 연결 설정된 수직 원통형 디램 셀 구조 및 제조 방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명은, 고집적화가 가능한 디램 셀 구조 및 제조 방법에 있어서, 실리콘 기판내 수직 원통형으로 형성되는 트랜치 하부 영역에 형성되는 트랜치 타입 커패시터와; 상기 트랜치 내 상기 트랜치 타입 커패시터 상부에 수직 원통형으로 형성되어 상기 커패시터와 연결되는 트랜지스터 소자;를 포함하는 디램 셀 구조를 구현하며, (a)실리콘 기판내 수직 원통형으로 트랜치를 형성하는 단계와; (b)상기 트랜치 하부 영역에 원통형의 플레이트 전극 및 스토리지 노드 전극을 갖는 트랜치 타입의 커패시터를 형성하는 단계와; (c)상기 트랜치 상부 영역에 상기 트랜치 타입의 커패시터와 연결되는 수직 원통형의 트랜지스터 셀 구조를 형성하는 단계;를 포함하는 디램 셀 제조 방법을 구현하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.
도 2는 본 발명의 실시 예에 따른 트랜치 타입의 커패서터를 구비하는 수직 원통형 디램 셀 제조를 위한 레이 아웃 예시도로서, 원형으로 패터닝되는 트랜치 마스크(Trench Mask)(200)와 분리 마스크(Isolation Mask)(202)를 이용하여 실리콘 기판(208) 상에 수직 원통형의 트랜치를 형성시키며, 오픈 마스크로 패터닝되는 워드 라인(Word-line) 마스크(206)와 비트라인(Bit-line) 마스크(204)를 이용하여 워드라인 콘텍을 다마신(Damascene) 방법을 이용하여 형성하고, 비트라인 콘텍 마스크(210)를 사용하여, 비트라인 콘텍 플러그를 형성한 후, 그 상부에 비트라인 전극물질을 증착(Deposition)하고 비트라인 형성용 마스크(204)를 사용하여 비트라인을 형성한다.
도 3a 내지 도 3m은 본 발명의 실시 예에 따른 트랜치 타입의 커패시터와 연결되며, 집적도를 높이기 위해 트랜지스터 소자를 실리콘 기판상에 수직 원통형으로 형성한 디램 셀의 제조 방법을 도시한 공정 수순도이다. 이하 상기 도 3a 및 도 3m을 참조하여 본 발명의 디램 셀 제조 공정을 상세히 설명하기로 한다. 한편, 이하 본 발명의 설명에 있어서는 설명의 편의상 n형 트랜지스터 소자를 이용한 디램 셀 제조 방법에 대해서 설명하고 있으나, p형 트랜지스터 소자 제작시에도 동일하게 적용된다.
상기 도 2에서와 같이 실리콘 기판 상에 수직 원통형 디램 셀 제조를 위한 트랜치를 형성하기 위해, 먼저 도 3a에서와 같이 실리콘 서브스트레이트(Substrate)(300)에 베리드 n-웰(Buried n-well)(302)을 형성시키고, 그 상부에 p 웰(304)을 형성시킨다. 그리고 실리콘 기판 상에 제1산화막(306), 제1질화막(308), 제2산화막(310)을 순차적으로 증착시킨 후, 상기 제2산화막(310)상에 트랜치 마스크 패터닝을 위한 포토레지스트층을 증착시킨다. 이어 트랜치를 형성을 위해 식각 하여야할 실리콘 기판 상 해당 위치에 증착된 포토레지스트를 포토리소그래피 공정 및 식각 공정을 통해 패터닝하여 트랜치 마스크(312)를 형성시키고, 상기 패터닝된 트랜치 마스크(312)를 이용하여 제2산화막(310), 제1질화막(308), 제1산화막(306)을 순차적으로 식각시킨다.
이어 도 3b에서와 같이 상기 트랜치 마스크(312)를 제거시키고, 제2산화막(310)을 식각 마스크로 하여 트랜치 형성 위치의 실리콘 기판을 식각하여 수직 원통형 디램 셀 제조를 위한 원통형 트랜치(318)를 형성시킨다. 이때 상기 트랜치 식각은 옥사이드와 실리콘의 높은 건식 식각 선택비를 이용하여 블랭킷(Blanket) 건식 식각 방법으로 수 ㎛ 이상 깊이로 수행한다. 그런 후, n형 불순물인 포스포러스(Phosphorous) 도핑된 LPTEOS 층(314)을 증착시키고, 포토레지스트를 코팅한 후 p 웰 영역(304) 바로 아래까지 에치백시킨 후, 포토레지스트를 제거한 다음 노출된 LPTEOS를 습식식각을 통해 제거하고, 제3산화막(316)을 증착시킨다.
그리고 상기 도 3c에서와 같이 어닐링(Annealing) 공정을 통해 상기 LPTEOS 층(314)에 도핑된 포스포러스를 실리콘 기판 내부로 확산시켜 베리드 n 웰 영역(302)에 플레이트 전극(320)을 형성한 후, 습식 식각을 통해 p-doped 된 LPTEOS 층(314)와 제3산화막(316)을 제거시킨다.
이어 도 3d 에서와 같이 상기 도 3c의 실리콘 기판 표면에 스토리지(Storage) 커패시터 절연막(322), 도핑된 폴리 실리콘으로 형성되는 스토리지 노드(Storage node)(324)를 순차적으로 증착시키고, 제4산화막(326)을 커패시터 형성된 트랜치 내부에 적층하여 트랜치 내부를 필링(Filling)한 후, 옥사이드와 폴리의 높은 식각 선택비를 이용하여 상기 제4산화막(326)을 플레이트 전극(320) 위에 까지 에치백시킨다.
그리고, 도 3e에서와 같이 상기 제4산화막(326) 상부, 트랜치 측벽에 제5산화막(328)을 수백 Å정도로 열적 산화시켜 형성시키고, 스토리지 노드 콘텍 플러그(Storage node contact plug)(330)를 순차적으로 적층하여 트랜치 내부를 필링하고, 에치백시킨 후, 제5산화막(328)을 습식 식각으로 제거시킨다.
이어 도 3f에서와 같이 상기 스토리지 노드 콘텍 플러그(330) 상부, 트랜치 측벽에 제6산화막(332)을 열적 산화시켜 얇게 형성시키고, 상기 스토리지노드 콘텍 플러그(330) 상부에 제7산화막(334)을 두껍게 적층시킨 후, 에치백하여 수백 Å이상의 절연막으로 형성시킨다. 그리고 상기 제6산화막(332) 내측 표면 위에 마스크 질화막(336)을 적층한 후, 에치백시킨다.
그리고 도 3g에서와 같이 상기 제7산화막(334)을 습식 식각시킨 후, 상기 제7산화막(334)이 식각된 스토리지 노드 콘텍 플러그 상부에 포스포러스 도핑된 폴리 실리콘(335)으로 트랜치 내부를 필링한 후, 에치백하여 폴리 커넥터(Poly connector)(338)를 형성시킨다.
이어 도 3h에서와 같이 상기 폴리 커넥터(338) 층에 대한 어닐링 공정을 수행하여 폴리 커넥터 물질로 사용된 폴리 실리콘에 도핑된 포스포러스가 접촉된 트랜치 측벽 실리콘 기판으로 확산되도록 하여 소오스(339)를 형성시킨다. 그런 후, 상기 마스크 질화막(336)을 습식 식각하여 제거하고, 상기 포스포러스 도핑된 폴리 실리콘으로 형성된 폴리 커넥터(338) 상부에 제8산화막(340)을 두껍게 증착시켜 트랜치 내부를 필링하고, 에치백시킨다. 그리고 상기 제8산화막(340) 상부 트랜치 측벽에 게이트 절연막(342)를 증착시키고, 상기 제8산화막(340) 상부 트랜치 내부를 폴리 실리콘으로 필링하여 게이트 전극(344)을 형성한 후, 임플란트 공정을 수행하여 상기 게이트 전극 양측 실리콘 기판 표면에 드레인(Drain)(346)을 형성시킨다.
이때 상기 게이트 전극(344)은 실리콘 기판 표면 위로 돌출 형성되도록 한 후, 도 3i에서와 같이 실리콘 기판 전면에 캡핑(Caping) 질화막을 증착시키고, 포토리소그래피 공정 및 식각 공정을 통하여 패터닝된 포토레지스트 분리 마스크(Isolation Mask)(350)를 이용하여 캡핑 질화막을 패터닝 제거시켜 드레인(346)을 노출시킨다.
이어 도 3j에서와 같이 상기 포토레지스트 분리 마스크(350)를 제거시키고, 상기 패터닝된 캡핑 질화막(348)을 하드 마스크로 하여 베리드 n 웰 영역(302) 이 노출될 때까지 실리콘 기판을 반응 이온 에칭(RIE: Reactive ion etching) 방식으로 건식 식각 시킨다. 상기 식각 공정은 인접 트랜치 내 형성되는 트랜지스터 소자간 분리를 위한 것으로, 상기 RIE 방식으로 베리드 n 웰 영역(302)까지 깊게 식각되어 형성된 소자 분리 홀에 소자 분리용 평탄화 산화막(352)을 두껍게 적층시키고, CMP 공정을 통해 실리콘 표면을 연마하여 평탄화시킨다. 이때 상기 RIE 방식을 이용한 실리콘 기판의 건식 식각은 상기한 바와 같이 베리드 n 웰 영역(302)이 노출될 때까지 수행하는 것이 바람직하나 자기정렬(Self-aligned) 형성된 소오스(339) 하부까지 식각이 수행되어도 무방하다.
그리고 도 3k에서와 같이 포토리소그래피 공정 및 식각 공정을 통하여 패터닝된 포토레지스트 위드 라인 마스크(354)를 이용하여 건식 식각 방법으로 상기 소자 분리용 평탄화 산화막(352) 및 캡핑 질화막(348)을 순차적으로 건식 식각하여 게이트 전극(344)이 노출되도록 하여 워드라인 콘텍홀(356)을 형성시킨다.
그리고 도 3l에서와 같이 포토레지스트 워드라인 마스크(354)를 제거시키고, 상기 워드라인 콘텍홀(356)에 폴리, 폴리전극 또는 텅스텐 등과 같은 워드라인 전극 물질을 필링한 후, CMP공정으로 평탄화를 수행하여 워드라인 콘텍(359)를 형성한 후, 상기 워드라인(359)위에 평탄화 산화막(358)을 증착시킨다. 이어 포토리소그래피 공정 및 식각 공정을 통하여 패터닝된 포토레지스트 비트라인 콘텍 형성용 마스크(360)를 이용하여 건식 식각 방법으로 평탄화 산화막(358)과 상기 소자 분리용 평탄화 산화막(352)을 순차적으로 건식 시각하여 드레인 영역이 노출될 때까지 식각시켜 비트라인 콘텍홀(362)을 형성시킨다.
그리고 도 3m에서와 같이 비트라인 콘텍홀(362)에 비트라인 전극 물질을 필링하고, CMP 공정으로 평탄화를 수행하여 콘텍 플러그(364)를 형성한 후, 그 상부에 비트라인 전극물질(366)을 증착하고, 비트라인 마스킹을 수행하여 상기 비트라인을 하부 워드라인(359)에 수직한 방향으로 형성되도록 한다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
이상에서 설명한 바와 같이, 본 발명은 디램 셀을 제조함에 있어서, 실리콘 기판내 원통형 트랜치를 형성하고 상기 트랜치내에 수직 원통형으로 형성되는 커패시터와 트랜티지스터 소자로 구성되는 디램 셀을 구현함으로써, 고집적화에 따른 워드 라인의 넓이 및 길이의 제약에서 벗어날 수 있어 반도체 소자의 고집적화가 가능하게 되는 이점이 있다.
도 1은 종래 디램 셀 구조 예시도,
도 2는 본 발명의 실시 예에 따른 수직 원통형 트랜치가 형성되는 실리콘 기판 예시도,
도 3a 내지 도 3m은 본 발명의 실시 예에 따른 수직 원통형 디램 셀 제조방법을 설명하기 위한 공정 수순도.

Claims (53)

  1. 고집적화가 가능한 디램 셀 구조에 있어서,
    실리콘 기판내 수직 원통형으로 식각 형성된 트랜치 하부 측벽 실리콘 기판에 확산되어 형성되는 플레이트 전극과; 상기 플레이트 전극이 형성된 트랜치 하부 측벽에 얇게 증착되어 상기 플레이트 전극과 접촉 형성되는 유전체와; 상기 유전체 위에 상기 플레이트 전극과 대응되도록 형성되는 스토리지 노드 전극;으로 이루어지는 트랜치 타입 커패시터와,
    상기 커패시터의 스토리지 전극 상부에 적층되는 스토리지 노드 콘텍 플러그와; 상기 트랜치 측벽 실리콘 기판 n, p웰 영역에 확산 형성되는 소오스와; 상기 스토리지 노드 콘텍 플러그 상부에 적층되어 상기 플러그와 소오스를 연결하는 폴리 커넥터와; 상기 폴리 커넥터 상부에 적층되어 게이트 전극과 폴리 커넥터를 분리시키는 질화막 혹은 산화막과; 상기 질화막 상부에 적층되며 워드라인과 연결되는 게이트 전극과; 상기 게이트 전극과 접촉되는 트랜치 측벽의 실리콘 기판에 증착되는 게이트 절연막과; 상기 실리콘 기판 상부면에 상기 게이트 전극 양측으로 임플란트 공정을 통해 형성되며, 비트라인과 연결되는 드레인;으로 이루어져 상기 트랜치 타입 커패시터 상부에 수직 원통형으로 형성되는 트랜지스터,
    를 포함하는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  2. 제1항에 있어서,
    상기 플레이트 전극은, 상기 트랜치 하부 측벽 실리콘 기판에 얇게 증착되는 LPTEOS 층에 대한 어닐잉 공정을 통해 상기 LPTEOS 층에 포함된 n형 불순물이 상기 실리콘 기판으로 확산되어 형성되도록 하는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  3. 제2항에 있어서,
    상기 LPTEOS 층 표면에는, 어닐링 공정 수행시 LPTEOS 층에 포함된 n형 분순물이 트랜치내로 유출되는 것을 방지시키기 위한 산화막이 코팅 증착되는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  4. 제3항에 있어서,
    상기 LPTEOS 층과 산화막은, 상기 어닐링 공정을 통한 플레이트 전극 형성 완료시 습식 식각으로 제거되도록 하는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  5. 제2항에 있어서,
    상기 플레이트 전극은, 실리콘 기판내 buried N 웰 영역에 생성되는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  6. 제1항에 있어서,
    상기 유전체는, 상기 플레이트 전극이 형성된 트랜치 하부 측벽에 전하 축적을 위한 커패시터 절연막을 생성하여 형성하는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  7. 제1항에 있어서,
    상기 스토리지 노드 전극은, 상기 트랜치 내 형성된 유전체 내측 표면 위로 상기 플레이트 전극과 대응되게 폴리 실리콘 층을 증착시켜 형성하는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  8. 제7항에 있어서,
    상기 스토리지 전극이 형성된 트랜치 내부에는, 산화막을 적층시키는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  9. 제1항에 있어서,
    상기 스토리지 노드 콘텍 플러그는, 상기 스토리지 노드 전극 상부 트랜치 측벽에 산화막을 얇게 증착시킨 후, 상기 산화막이 형성된 트랜치 내부를 콘텍용 도체 물질로 적층시켜 상기 스토리지 노드 전극과 연결 형성하는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  10. 제9항에 있어서,
    상기 스토리지 노드 콘텍 플러그는, 상기 트랜치 내 실리콘 기판의 buried N 웰 영역과 N 웰 영역에 걸쳐 형성되는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  11. 제9항에 있어서,
    상기 산화막은, 열적 산화를 통해 수백 Å이상으로 생성되는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  12. 제11항에 있어서,
    상기 산화막은, 상기 스토리지 노드 콘텍 플러그 생성 완료 후, 습식 식각을 통해 제거되도록 하는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  13. 제1항에 있어서,
    상기 폴리 커넥터는, 상기 트랜치 내 상기 스토리지 노드 콘텍 플러그 상부에 n형 불순물이 도핑된 폴리 실리콘을 적층시켜 상기 스토리지 노드 콘텍 플러그와 연결 형성하는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  14. 제1항에 있어서,
    상기 소오스는, 상기 폴리 커넥터로 사용되는 물질내 포함된 n형 불순물을 어닐링 공정을 통해 접촉된 트랜치 측벽 실리콘 기판으로 확산시켜 형성하는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  15. 제14항에 있어서,
    상기 소오스는, 상기 트랜치 내 실리콘 기판의 N 웰 영역에 확산 형성되는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  16. 제1항에 있어서,
    상기 게이트 전극은, 상기 커넥터와의 절연을 위한 질화막 상부 트랜치 내부에 폴리 실리콘을 적층시켜 형성하는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  17. 제16항에 있어서,
    상기 게이트 전극은, 상기 실리콘 기판의 표면 위로 수백 Å 이상 돌출되게 형성하는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  18. 제17항에 있어서,
    상기 게이트 전극은, 상기 게이트 전극 상부에 식각 형성되는 워드라인 콘텍홀을 통해 디램 셀의 워드 라인과 연결되는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  19. 제18항에 있어서,
    상기 워드라인 콘텍홀내에는, 폴리전극 또는 텅스텐 증착을 통한 워드라인 콘텍 플러그가 형성되어 게이트 전극과 워드라인간을 연결 설정하는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  20. 제1항에 있어서,
    상기 드레인은, 상기 드레인의 상부에 식각 형성되는 비트라인 콘텍홀을 통해 디램 셀의 비트 라인과 연결되는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  21. 제20항에 있어서,
    상기 비트라인 콘텍홀내에는, 폴리나 폴리전극 또는 텅스텐 증착을 통한 비트라인 콘텍 플러그가 형성되어 상기 워드라인 방향에 수직으로 지나가는 비트라인과 드레인간을 연결 설정하는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  22. 제20항에 있어서,
    상기 비트라인 하부에는, 인접 트랜치 내 수직 원통형으로 형성되는 트랜지스터 소자의 분리를 위해 상기 드레인 영역과 실리콘 기판 P 웰 영역간에 소자 분리막이 형성되는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  23. 제22항에 있어서,
    상기 소자 분리막은, 상기 드레인 영역과 실리콘 기판의 P 웰 영역에 식각 형성되는 소자 분리홀에 산화막을 적층시켜 단위 소자내에 SOI 구조를 형성하는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  24. 제22항에 있어서,
    상기 비트라인은, 인접 트랜치 내 형성된 두 개의 트랜지스터 소자의 드레인에 동시 연결되도록 형성되는 것을 특징으로 하는 고집적화가 가능한 디램 셀 구조.
  25. 고집적화가 가능한 디램 셀 제조 방법에 있어서,
    (a)실리콘 기판내 수직 원통형으로 트랜치를 형성하는 단계와;
    (b)상기 트랜치 하부 측벽 실리콘 기판에 플레이트 전극을 형성시키는 단계와;
    (c)상기 플레이트 전극이 형성된 트랜치 하부 측벽에 전하 축적을 위한 유전체를 형성시키는 단계와;
    (d)상기 유전체가 증착된 트랜치 하부 측벽에 상기 플레이트 전극과 대응되도록 스토리지 노드 전극을 형성시켜 트랜치 타입의 커패시터를 형성시키는 단계와;
    (e)상기 커패시터의 스토리지 노드 전극 상부에 스토리지 노드 콘텍 플러그를 형성시키는 단계와;
    (f)상기 스토리지 노드 콘텍 플러그 상부에 상기 플러그와 트랜지스터 소오스를 연결시키는 폴리 커넥터를 형성시키는 단계와;
    (g)상기 폴리 커넥터와 접촉되는 트랜치 측벽 실리콘 기판에 상기 폴리 커넥터와 연결되는 소오스를 형성시키는 단계와;
    (h)상기 폴리 커넥터 상부 트랜치내 적층되며, 워드라인과 연결되는 게이트 전극을 형성시키는 단계와;
    (i)상기 실리콘 기판 상부면 상기 게이트 전극 양측에 비트라인과 연결되는 드레인을 형성시켜 수직 원통형의 트랜지스터 셀 구조를 형성하는 단계;
    를 포함하는 고집적화가 가능한 디램 셀 제조 방법.
  26. 제25항에 있어서,
    상기 (a)단계는, (a1)실리콘 기판 상부 표면에 제1산화막, 나이트 라이드 질화막, 제2산화막을 순차적으로 증착시키는 단계와;
    (a2)상기 제2산화막 상부에 포토레지스트층을 증착시키는 단계와;
    (a3)상기 포토레지스트를 포토리소그래피 공정 및 식각 공정을 통해 패터닝하여 트랜치 마스크를 형성시키는 단계와;
    (a4)상기 패터닝된 트랜치 마스크를 이용하여 상기 제2산화막, 나이트 라이드 질화막, 제1산화막을 순착적으로 식각시키는 단계와;
    (a5)상기 제2산화막을 식각 하드 마스크로 이용하여 상기 트랜치 형성 위치의 실리콘 기판을 식각하여 원통형 트랜치를 형성시키는 단계;를 포함하는 것을 특징으로 하는 디램 셀 제조 방법.
  27. 제26항에 있어서,
    상기 (a5)단계에서의 트랜치 식각은, 옥사이드와 실리콘의 높은 건식 식각 선택비를 이용하여 블랭킷 건식 식각 방식으로 수 ㎛ 이상 깊이로 수행되는 것을 특징으로 하는 디램 셀 제조 방법.
  28. 제25항에 있어서,
    상기 (b)단계는, (b1)상기 트랜치 하부 측벽 실리콘 기판에 n형 불순물이 도핑된 LPTEOS 층을 증착시키는 단계와;
    (b2)상기 LPTEOS 층 상부에 포토레지스트로 코팅시킨 후 에치백시키고, 노출된 LPTEOS층을 습식식각으로 제거시키는 단계와;
    (b3)상기 코팅 형성된 포토레지스트막을 제거하고, 그 위에 산화막을 증착시키는 단계와;
    (b4)어닐링 공정을 수행하여 상기 LPTEOS 층에 포함된 n형 불순물을 트랜치 하부 측벽 실리콘 기판으로 확산시켜 플레이트 전극을 형성시키는 단계;를 포함하는 것을 특징으로 하는 디램 셀 제조 방법.
  29. 제28항에 있어서,
    상기 (b4)단계이후, (b5)습식 식각으로 상기 LPTEOS층과 상기 LPTEOS층 위에 코팅 형성한 산화막을 제거시키는 단계;를 더 포함하는 것을 특징으로 하는 디램 셀 제조 방법.
  30. 제28항에 있어서,
    상기 플레이트 전극은, 실리콘 기판내 buried N웰 영역에 형성되는 것을 특징으로 하는 디램 셀 제조 방법.
  31. 제25항에 있어서,
    상기 (c)단계는, 상기 플레이트 전극이 형성된 트랜치 하부 측벽에 전하 축적을 위한 커패시터 절연막을 형성시키는 단계인 것을 특징으로 하는 디램 셀 제조 방법.
  32. 제25항에 있어서,
    상기 (d)단계는, 상기 트랜치 내 형성된 유전체 위로 상기 플레이트 전극과 대응되게 n형 불순물이 도핑된 폴리 실리콘 층을 증착시키는 단계인 것을 특징으로 하는 디램 셀 제조 방법.
  33. 제25항에 있어서,
    상기 (d)단계는, (d1)상기 스토리지 노드 전극이 형성된 트랜치 내부에 산화막을 적층시켜 충진하는 단계와;
    (d2)옥사이드와 폴리의 높은 건식 식각 선택비를 이용하여 상기 트랜치내 충진된 산화막을 플레이트 전극 형성 위치까지 에치백시켜 트랜치 타입의 커패시터를 형성시키는 단계;를 더 포함하는 것을 특징으로 하는 디램 셀 제조 방법.
  34. 제25항에 있어서,
    상기 (e)단계는, (e1)상기 스토리지 노드 전극 상부 트랜치 측벽에 산화막을 증착시키는 단계와;
    (e2)상기 산화막이 형성된 트랜치 내 상기 스토리지 노드 전극 상부에 콘텍 플러그용 도체 물질을 적층시키는 단계와;
    (e3)상기 트랜치내 적층된 콘텍 플러그를 에치백시켜 스토리지 노드 콘텍 플러그를 형성시키는 단계;를 포함하는 것을 특징으로 하는 디램 셀 제조 방법.
  35. 제34항에 있어서,
    상기 산화막은, 열적 산화를 통해 수백 Å이상으로 형성되는 것을 특징으로 하는 디램 셀 제조 방법.
  36. 제34항에 있어서,
    상기 (e3)단계이후, (e4)상기 산화막을 습식 식각으로 제거시키는 단계;를 더 포함하는 것을 특징으로 하는 디램 셀 제조 방법.
  37. 제34항에 있어서,
    상기 스토리지 노드 콘텍 플러그는, 상기 트랜치 내 실리콘 기판의 bured N 웰영역과 P 웰 영역간에 형성되는 것을 특징으로 하는 디램 셀 제조 방법.
  38. 제25항에 있어서,
    상기 (f)단계는, (f1)상기 스토리지 노드 콘텍 플러그 상부 트랜치 측벽에 제1산화막을 증착시키는 단계와;
    (f2)상기 제1산화막이 형성된 트랜치 내 상기 콘텍 플러그 상부에 제2산화막을 적층시키는 단계와;
    (f3)상기 제2산화막을 수백 Å이상만 남도록 에치백시키는 단계와;
    (f4)상기 제2산화막 상부 트랜치 측벽에 형성된 제1산화막 표면 위로 마스크 질화막을 증착시키는 단계와;
    (f5)상기 마스크 질화막을 식각 마스크로 하여 상기 제2산화막을 습식 식각으로 제거시키는 단계와;
    (f6)상기 제거된 제2산화막 영역에 n형 도핑된 폴리 실리콘 혹은 PSG막을 적층시키고 에치백시켜 상기 콘텍 플러그와 연결되는 폴리 커넥터를 형성시키는 단계;를 포함하는 것을 특징으로 하는 디램 셀 제조 방법.
  39. 제25항에 있어서,
    상기 (g)단계에서의 소오스는, 상기 폴리 커넥터로 사용되는 물질내 포함된 n형 불순물 혹은 PSG막내의 p 포스포러스를 어닐링 공정을 통해 접촉된 트랜치 측벽 실리콘 기판으로 확산시켜 형성하는 것을 특징으로 하는 디램 셀 제조 방법.
  40. 제39항에 있어서,
    상기 폴리 커넥터 물질은, n형 불순물이 도핑된 폴리 실리콘인 것을 특징으로 하는 디램 셀 제조 방법.
  41. 제39항에 있어서,
    상기 소오스는, 상기 트랜치 내 실리콘 기판의 P 웰 영역에 확산 형성되는 것을 특징으로 하는 디램 셀 제조 방법.
  42. 제25항에 있어서,
    상기 (h)단계는, (h1)상기 폴리 커넥터 상부에 질화막 혹은 산화막을 두껍게 적층시키고 에치백하여 게이트와 커넥터 절연을 위한 절연막을 형성시키는 단계와;
    (h2)상기 절연막 상부 트랜치 측벽 실리콘 기판에 게이트 산화막을 열적으로 성장 혹은 게이트 절연막을 증착시키는 단계와;
    (h3)상기 게이트 산화막이 형성된 트랜치 내부에 폴리 실리콘을 적층시켜 게이트 전극을 형성시키는 단계;를 포함하는 것을 특징으로 하는 디램 셀 제조 방법.
  43. 제42항에 있어서,
    상기 게이트 전극은, 상기 실리콘 기판의 표면 위로 수백 Å 돌출되게 형성하는 것을 특징으로 하는 디램 셀 제조 방법.
  44. 제25항에 있어서,
    상기 (i)단계이후, (j)인접 트랜치 내 형성되는 트랜지스터 소자간 분리막을 형성시키는 단계와;
    (k)상기 게이트 전극에 워드라인을 연결시키는 단계;
    (l)상기 드레인에 비트라인을 연결시키는 단계;를 더 포함하는 것을 특징으로 하는 디램 셀 제조 방법.
  45. 제44항에 있어서,
    상기 (j)단계는, (j1)상기 게이트 전극에 캡핑 질화막을 증착시키는 단계와;
    (j2)상기 질화막 상부에 포토레지스트층을 증착시키는 단계와;
    (j3)상기 포토레지스트를 포토리소그래피 공정 및 식각 공정을 통해 패터닝하여 소자간 분리 마스크를 형성시키는 단계와;
    (j4)상기 분리 마스크를 이용하여 상기 질화막을 패터닝시키는 단계와;
    (j5)상기 패터닝된 질화막을 하드 마스크로 하여 실리콘 기판의 Buried N 웰 영역까지 식각시키는 단계와;
    (j6)상기 식각된 소자 분리 홀에 소자 분리용 산화막을 적층시킨 후, CMP 공정을 통해 실리콘 기판상 평탄화 시키는 단계;를 포함하는 것을 특징으로 하는 디램 셀 제조 방법.
  46. 제45항에 있어서,
    상기 (j5)단계에서 상기 소자 분리 홀은, RIE 건식 식각 방식을 통해 식각 형성되는 것을 특징으로 하는 디램 셀 제조 방법.
  47. 제44항에 있어서,
    상기 (k)단계는, (k1)상기 소자 분리용 산화막 상부에 포토레지스트층을 형성시키는 단계와;
    (k2)상기 포토레지스트를 포토리소그래피 공정 및 식각 공정을 통해 패터닝하여 워드라인 마스크를 형성시키는 단계와;
    (k3)상기 워드라인 마스크를 이용하여 게이트 전극상에 증착된 상기 소자 분리 산화막 및 캡핑 질화막을 순차적으로 식각하여 워드라인 콘텍홀을 형성시키는 단계와;
    (k4)상기 워드라인 콘텍홀내에 워드라인 전극 물질을 적층시켜 상기 게이트 전극과 워드라인을 연결시키는 워드라인을 형성시킨 후, CMP 공정을 통해 평탄화시키는 단계;를 포함하는 것을 특징으로 하는 디램 셀 제조 방법.
  48. 제44항에 있어서,
    상기 (l)단계는, (l1)상기 워드라인 상부에 평탄화 산화막을 증착시키는 단계와;
    (l2)상기 평탄화 산화막 상부에 포토레지스트층을 형성시키는 단계와;
    (l3)상기 포토레지스트를 포토리소그래피 공정 및 식각 공정을 통해 패터닝하여 비트라인 콘텍 형성용 마스크를 형성시키는 단계와;
    (l4)상기 비트라인 콘텍용 마스크를 이용하여 드레인 영역까지 상기 평탄화 산화막 및 소자 분리용 평탄화 산화막을 순차적으로 식각시켜 비트라인 콘텍홀을 형성시키는 단계와;
    (l5)상기 비트라인 콘텍홀내에 비트라인 전극 물질을 필링하고, CMP 공정으로 평탄화를 수행하여 비트라인 콘텍 플러그를 형성시키는 단계와;
    (l6)비트라인 마스킹을 수행하여 상기 비트라인 콘텍 플러그 위에 상기 워드라인 방향에 수직으로 지나가는 비트라인을 형성시키는 단계;를 포함하는 것을 특징으로 하는 디램 셀 제조 방법.
  49. 제48항에 있어서,
    상기 비트라인은, 인접 트랜치 내 형성된 두 개의 트랜지스터 소자의 드레인에 동시 연결되도록 형성하는 것을 특징으로 하는 디램 셀 제조 방법.
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