KR20010091733A

KR20010091733A - 수직 트랜지스터 디램 구조 및 그 제조 방법

Info

Publication number: KR20010091733A
Application number: KR1020000013721A
Authority: KR
Inventors: 시아오치아순; 리치유; 위조세프
Original assignee: 후 훙-치우; 프로모스 테크놀로지스 인코퍼레이티드; 모셀 바이텔릭 인코퍼레이티드; 칼 하인쯔 호르닝어; 지멘스 악티엔게젤샤프트
Priority date: 2000-03-17
Filing date: 2000-03-17
Publication date: 2001-10-23
Also published as: KR100441569B1

Abstract

본 발명은 수직형 트랜지스터를 갖는 디램을 제조하는 방법을 개시한다. 스토리지 전극, 유전체막 및 상부 전극을 포함하는 깊은 트렌치 커패시터를 형성하기 위해 기판 내에 트렌치를 형성한다. 상기 트렌치 내에 제 1 폴리실리콘막이 형성되어 상기 상부 전극과 상기 기판 내에 소오스 영역으로 제공되는 제 1 도핑 영역과 전기적으로 접속된다. 제 2 폴리실리콘막이 상기 트렌치 내에 형성되는데, 상기 제 1 폴리실리콘막과 전기적으로 절연되고 게이트 산화막으로 기판으로부터 격리된다. 채널 영역이 상기 게이트 산화막 근처의 상기 기판 내부에 형성된다. 그 이후에, 제 2 도핑 영역이 공통 드레인 영역으로 제공되도록 상기 채널 영역 상부의 상기 기판 표면 상에 형성된다. 워드 라인이 상기 공통 드레인 영역에 평행하게 상기 기판 상에 형성되는데, 여기서 상기 워드 라인은 상기 트렌치 커패시터 상부에 있으며, 게이트 콘택을 통하여 상기 제 2 폴리실리콘막과 연결된다. 비트 라인이 상기 트렌치 커패시터 상부에 형성되고 상기 워드 라인과 직각으로 배열되는데, 상기 비트 라인은 비트 라인 콘택을 통하여 상기 공통 드레인 영역과 전기적으로 연결된다.

Description

수직 트랜지스터 디램 구조 및 그 제조 방법{STRUCTURE OF DRAM WITH VERTICAL TRANSISTOR AND METHOD OF FABRICATING THE SAME}

본 발명은 디램(DRAM)과 그 제조 방법에 관한 것으로써, 좀 더 구체적으로 수직 트랜지스터와 트렌치 커패시터를 갖는 디램의 구조와 그 제조 방법에 관한 것이다.

도 1은 트랜스퍼 트랜지스터(transfer transistor, T)와 스토리지 커패시터(storage capacitor, C)를 포함하는 디램(DRAM:Dynamic Random Access Memory) 소자의 메모리 셀을 보여준다. 상기 트랜스퍼 트랜지스터(T)의 소오스(source, CS)는 대응하는 비트 라인(bit line)과 연결되고, 드레인(drain)은 상기 스토리지 커패시터(C)의 스토리지 전극(100)에 연결되며, 게이트 전극은 대응하는 워드라인(WL)에 연결된다. 상기 스토리지 커패시터(C)의 반대편 전극(102)은 고정 전압에 연결된다.

디램의 커패시터 구조는 주로 적층 커패시터와 트렌치 커패시터의 두 가지 형태를 포함한다. 적층 커패시터든 트렌치 커패시터든 소자의 크기가 잘아질수록 반도체 제조 과정은 더욱 더 어려워진다. 도 2는 트렌치 커패시터를 갖는 디램의 레이아웃(layout)을 보여주고 도 3은 III-III를 따라 도 1을 절단한 단면도이다. 수직 커패시터를 갖는 디램은 워드 라인(WL)을 갖는 수평 트랜지스터와 기판(302) 상에 형성된 소오스/드레인 영역(300) 및 트렌치 커패시터(DT)를 포함한다. 상기 소오스/드레인 영역(300) 중 하나는 비트 라인 콘택(CB)을 통해 상기 비트라인(BL)에 전기적으로 연결된다. 상기 수평 트랜지스터는 메모리 셀(AA)의 대부분의 면적을 차지하고 있고, 상기 디램 셀의 축소화를 제한한다. 따라서, 상기 메모리 셀의 밀도를 증가시키기 어렵고 소자의 집적도를 증가시킬 수 없다.

트렌치 커패시터를 갖는 상기 디램 셀의 레이아웃은 워드라인(WL) 쌍이다. 상기 트렌치 커패시터(DT) 상의 상기 워드 라인은 수동형 워드라인(WL)이고, 상기 트렌치 커패시터(DT) 옆에 있는 상기 워드 라인은 능동형 워드라인(WL)이다. 그러므로, 한 개의 메모리 셀의 면적은 2 개의 워드라인 피치×1 개의 비트 라인 피치와 동일하다. 사각형 모양의 상기 메모리 셀은 상기 디램 셀의 레이아웃을 제한하고, 반도체 공정에서 선폭 감소에 대한 요구에 도달하지 못하게 한다.

본 발명은 수평 트랜지스터를 수직 트랜지스터로 대체하는 수직 트랜지스터 디램 구조 및 그 제조 방법을 제공하는 것이다.

도 1은 디램의 셀 메모리를 보여주는 회로도;

도 2는 트렌치 커패시터를 갖는 디램의 레이아웃;

도 3은 도 2의 III-III 절단면을 보여주는 단면도;

도 4는 본 발명의 바람직한 실시예에 따른 수직 트랜지스터 디램의 레이아웃; 및

도 5a 내지 도 5j는 도 4의 IV-IV 절단면을 따라 본 발명의 수직 트랜지스터 제조 단계를 보여주는 단면도이다.

* 도면의 주요 부분에 대한 부호의 설명

500 : 기판 502 : 패드 산화막

504 : 하드 마스크막 506 : 트렌치

510 : 유전체막 512 : 칼라 절연막

514a : 상부전극 516 : 제 1 리세스

520 : 제 2 리세스 530 : 제 3 리세스

524 : 캡막 526 : 게이트 산화막

532 : 격리 구조물 534 : 드레인

상술한 목적을 달성하기 위한 본 발명에 의하면, 수직 트랜지스터를 갖는 디램 제조 방법은 스토리지 전극, 커패시터 유전체막 및 상부 전극을 포함하는 깊은 트렌치 커패시터를 형성하기 위해 기판 내에 트렌치를 형성한다. 상기 트렌치 내에 제 1 폴리실리콘막을 형성하여 상기 상부 전극과 소오스 영역으로 제공하도록 상기 기판 내에 형성된 제 1 도핑 영역을 전기적으로 연결한다. 상기 트렌치 내에 제 2 폴리실리콘막을 형성하여 상기 제 1 폴리실리콘막과 전기적으로 절연시키고 게이트 산화막으로 상기 기판으로부터 격리시킨다. 상기 게이트 산화막에서 인접한 상기 기판 내에 채널 영역을 형성한다. 그 이후, 공통 드레인 영역으로서 제공하도록 상기 채널 영역 상부에 상기 기판 표면 상에 제 2 도핑 영역을 형성한다. 상기 기판 상에 상기 공통 드레인 영역에 평행한 워드라인을 형성하되, 상기 워드라인은 상기 트렌치 커패시터 상부에 위치하고 게이트 콘택을 통해 상기 제 2 폴리실리콘막과 전기적으로 연결되도록 형성한다. 상기 트렌치 커패시터 상부에 상기 워드라인과 직각으로 배열되게 비트라인을 형성하되, 상기 비트라인은 비트라인 콘택을 통해 상기 공통 드레인 영역과 전기적으로 연결되도록 형성한다.

상술한 목적을 달성하기 위한 본 발명에 의하면, 수직 트랜지스터를 갖는 디램 제조 방법은 기판 내에 트렌치를 형성하고 트렌치 커패시터의 스토리지 전극으로서 제공하도록 상기 트렌치 바닥 내에 도핑 영역을 형성한다. 상기 스토리지 전극의 트렌치 측벽 상에 커패시터 유전체막을 형성하고 상부 전극으로서 제공하도록 상기 커패시터 유전체막 상에 도전막을 형성하되 상기 도전막의 높이가 상기 스토리지 전극보다 높도록 형성한다. 상기 기판으로부터 상기 상부전극을 격리시키도록 상기 커패시터 유전체막 상부에 칼라 산화막을 형성한다. 상기 도전막 상에 제 1 폴리실리콘막을 형성하되 상기 트렌치 상부 측벽을 노출시키도록 상기 기판 표면보다 낮도록 형성한다. 소오스 영역으로서 제공하도록 상기 트렌치 측벽 내에 제 1 도핑 영역을 형성하여 상기 제 1 폴리실리콘막과 콘택시킨다. 상기 제 1 폴리실리콘막 상에 절연막을 형성하고 노출된 상기 트렌치 상부 측벽 상에 게이트 산화막을 형성한다. 상기 절연막 상에 제 2 폴리실리콘막을 형성하되 상기 제 2 폴리실리콘막의 높이는 상기 게이트 산화막을 노출시키도록 상기 기판 표면보다 낮도록형성한다. 트렌치 커패시터 및 상응하는 트랜지스터를 포함하는 활성 영역을 정의하기 위해 상기 기판 내에 격리 구조물을 형성한다. 상기 2 개의 수직 트랜지스터의 공통 드레인 영역으로서 제공하도록 상기 기판 표면 상에 제 2 도핑 영역을 형성한다. 상기 제 2 폴리실리콘막 상부에 워드라인을 형성하되 상기 워드라인과 상기 제 2 폴리실리콘막은 상기 격리구조물로 전기적으로 절연되도록 한다. 상기 기판 상부에 제 1 유전체막을 형성한다. 상기 격리 구조물을 관통하여 상기 제 2 폴리실리콘막과 콘택하도록 상기 워드라인 내에 게이트 콘택을 형성한다. 상기 제 1 유전체막 상에 제 2 유전체막을 형성한다. 상기 제 1 및 제 2 유전체막 내에 비트라인 콘택을 형성하여 상기 비트라인이 상기 비트라인 콘택을 통해 상기 공통 드레인 영역과 전기적으로 접속되도록 한다.

상술한 목적을 달성하기 위한 본 발명에 의하면, 수직 트랜지스터를 갖는 디램 구조는 기판 상에 형성된 워드라인을 포함한다. 비트라인은 워드라인에 수직하고 상기 워드라인과 전기적으로 절연된다. 수직 트랜지스터는 게이트, 공통 드레인 영역 및 소오스 영역을 포함하는데 상기 기판 내에 형성된 상기 게이트는 게이트 콘택을 통해 상기 워드라인과 전기적으로 연결된다. 상기 공통 드레인 영역은 상기 기판 표면 내에, 상기 워드라인 측면에 그리고, 상기 게이트에 인접하여 위치한다. 상기 소오스 영역은 상기 기판 표면으로부터 멀리 떨어진 상기 게이트 옆에 배치된다. 상기 트렌치 커패시터는 상부 전극, 스토리지 전극 및 커패시터 유전체막을 포함한다. 상기 기판 내에 형성된 상기 상부 전극은 게이트로부터 기판 방향을 따라 확장되고 상기 게이트와 전기적으로 연결된다. 상기 스토리지 전극은 상기 상부 전극의 바닥을 둘러싸고 칼라 산화막에 의해 상기 소오스 영역과 전기적으로 절연된다. 상기 커패시터 유전체막은 상기 상부 전극과 상기 스토리지 전극 사이에 위치한다.

(실시예)

도 4 및 도 5를 참조하여 본 발명의 실시예에 따른 수직 트랜지스터 디램 구조 및 그 제조 방법을 자세히 설명한다.

본 발명의 신규한 수직 트랜지스터 디램 구조 및 그 제조 방법은 기판 내에 트렌치를 형성하고 그 내부에 트랜지스터와 커패시터를 형성하여 셀 면적을 감소시킨다.

도 4는 본 발명의 바람직한 실시예에 따른 수직 트랜지스터를 갖는 디램의 레이아웃을 보여준다.

도 5a 내지 도 5j는 도 4에서 IV-IV 절단면을 따라 수직 트랜지스터를 갖는 디램의 제조 방법을 보여주는 단면도이다.

도 5a를 참조하면, 기판(500) 상에 패드 산화막(pad oxide, 502)과 하드 마스크막(hard mask layer, 504)을 연속적으로 형성하고, 개구부(opening, 도면에 미도시)를 형성하도록 사진 공정에 의해 상기 하드 마스크막(504)을 패터닝한다. 상기 하드 마스크막(504)을 마스크로서 사용하여, 상기 개구부를 통해 상기 기판(500)을 이방성 식각하여 트렌치(trench, 506)를 형성한다. 상기 패드 산화막(502)은 열산화에 의해 형성된, 예를 들면, 상기 기판(500)과 상기 하드 마스크막(504)의 접착을 증대시키기 위한 얇은 산화막이 될 수 있다. 상기 하드 마스크막(504)은 화학기상증착(CVD:Chemical Vapor Deposition) 방식에 의한 실리콘 질화막으로 형성한다. 더욱이, 상기 트렌치(506)의 모양은 도시된 도면에 제약받지 않고, 예를 들면, 다른 공정으로 제조된 병모양 트렌치가 될 수도 있다.

도 5a를 다시 참조하면, 상기 트렌치(506) 바닥 측벽 상에 트렌치 커패시터의 스토리지 전극으로서 제공하는 도핑 영역(508)을 형성한다. 상기 도핑 영역(508)은, 예를 들면, 우선 상기 트렌치(506) 바닥에 도핑 산화막을 형성하고 열산화 공정을 상기 기판 상에 수행함으로써 상기 도핑 산화막 내에 있는 이온들이 상기 트렌치(506) 측벽으로 확산되어 형성되도록 한다. 상기 도핑 영역(508)을 형성한 후, 상기 도핑 산화막을 제거한다. 실리콘 질화막/실리콘 산화막(NO) 같은 커패시터 유전체막(510)을 상기 도핑 영역(508)을 덮도록 상기 트렌치(506)의 바닥 측벽 상에 형성한다. 도전막(514)을 상기 트렌치(506) 내에 형성하고, 도 5a에 보여지듯이 상기 하드 마스크막(504) 표면으로 확장시킨다. 상기 도전막(514)은, 예를 들면, 화학기상증착(CVD) 방식에 의한 도핑된 폴리실리콘막이 될 수 있다.

다음, 도 5b를 참조하면, 상기 도전막(514) 내에 제 1 리세스(recess, 516)를 형성함으로써 상기 트렌치(506)가 상기 커패시터 유전체막(510)과 최소한 같은 높이를 갖는 도전막(514a)으로 채워진다. 상기 도전막(514a)은 상기 트렌치 커패시터의 상부 전극으로서 사용된다. 상기 상부 전극(514a)은 먼저, 예를 들면, 상기 하드 마스크막(504)이 노출될 때까지 상기 도전막(514)을 연마하는 화학적 기계적 연마(CMP:Chemical Mechanical Polishing) 공정을 수행한 다음, 상기 도전막(514)이 상기 기판(500)의 상부 표면(500a)보다 낮은 높이로 식각될 때까지습식 식각 또는 건식 식각함으로써 형성된다.

그 후에, 상기 도전막(514) 상부에 있는 상기 트렌치(506) 측벽 상에 칼라(collar) 절연막(512)을 형성하는데, 상기 커패시터 유전체막(510)에 의해 덮혀지지는 않는다. 상기 칼라 절연막(512)은 실리콘 산화막이 될 수 있는데, 예를 들면, 화학기상증착과 같은 증착 방법에 의해 형성된다. 상기 상부 전극(514a)의 상부를 덮는 상기 칼라 절연막(512)을 식각으로 제거하되, 예를 들면, 도 5b에 보여지는 바와 같이 상기 트렌치(506)의 상부 측벽을 덮는 동일한 자리에는 남겨 놓는다.

상기 상부 전극(514a) 상부 공간을 도전막(515)을 채워 상기 하드 마스크막(504)의 표면 쪽으로 확장시킨다. 상기 도전막(515)은 화학기상증착(CVD)으로 형성되고, 예를 들면, 도핑 폴리실리콘막이 될 수 있다. 상기 하드 마스크막(504) 상에 있는 상기 도전막(515)을 화학적 기계적 연마에 의해 제거하고, 습식 또는 건식 식각을 수행하여 상기 기판(500)의 표면(500a)보다 낮은 높이가 되도록 상기 제 1 리세스(516) 내에 있는 상기 도전막(515)을 식각함으로써 도 5b에 보는 바와 같이 도전막(515)이 형성된다.

도 5c를 참조하면, 충분한 높이를 갖고 상기 제 1 리세스(516)를 채우고 상기 도전막(515)과 전기적으로 연결하도록 상기 도전막(515)과 상기 칼라 절연막(512) 상에 제 1 폴리실리콘막(518)을 형성한다. 상기 제 1 폴리실리콘막(518)은 상기 제 1 리세스(516) 내에 폴리실리콘막을 증착한 다음 화학적 기계적 연마 및 식각을 함으로써 형성되어, 상기 제 1 리세스(516, 도 5b)보다 낮은 제 2 리세스(520)가 상기 폴리실리콘 내에 형성된다. 다음, 상기 제 1 폴리실리콘막(518) 상에 도핑 이온으로 이온 주입을 실시함으로써 상기 제 1 폴리실리콘막(518) 내에 있는 이온들이 후속 공정인 열공정에 의해 상기 제 1 폴리실리콘막(518)에 인접한 상기 기판(500) 내로 확산 가능하다. 따라서, 도핑 영역(522)이 형성되어 수직 트랜지스터의 소오스 영역으로서 사용된다.

도 5c에서 보듯이, 상기 제 2 리세스(520) 내 상기 노출된 측벽 상에 캡막(cap layer, 524)을 형성하는데 상기 캡막(524)은, 예를 들어, 화학기상증착에 의한 콘포말(conformal) 실리콘 질화막이 될 수 있다. 상기 하드 마스크막(504) 상의 모든 실리콘 질화막과 상기 제 1 폴리실리콘막(518)을 제거하기 위해 에치백(etching back)을 수행한다. 따라서, 상기 제 1 폴리실리콘막(518)이 노출되고 상기 캡막(524)이 형성된다. 상기 캡막(524)을 형성하기 전에, 상기 기판(500)과 상기 캡막(524) 사이의 접착을 증대시키기 위해 상기 측벽에 얇은 실리콘 산화막을 형성할 수 있다.

도 5d를 참조하면, 산소 기체로 가득 찬 가열로(furnace) 내에 상기 기판(500)을 넣고 열공정을 가하여 상기 노출된 제 1 폴리실리콘막(518) 상에 소오스/드레인 영역으로부터 상기 게이트를 격리시키는 실리콘 산화막(518b)을 형성한다. 상기 제 1 폴리실리콘막(518) 상부 상기 제 2 리세스(520)의 측벽(520a)에 캡막(524)이 형성되어 있기 때문에, 도 5c에서 보듯이, 상기 캡막(524)의 범위에 해당되는 만큼 상기 측벽(520a) 상의 상기 기판(500)의 산화를 방지할 수 있다. 그리고 나서, 상기 제 2 리세스(520) 내에 있는 상기 기판(500)의 측벽(520a)이 다시 노출되도록 상기 캡막(524)을 제거한다.

후속으로, 상기 제 2 리세스(520)의 상기 노출된 측벽(520a) 상에 얇은 희생산화막(도면에 미도시)을 열적으로 형성한다. 상기 기판(500)의 상기 측벽(520a) 내에 수직 트랜지스터의 채널 영역으로서 제공하도록 채널 주입을 형성하기 위해 상기 제 2 리세스(520)의 상기 측벽(520a) 상에 이온 주입을 수행한다. 상기 이온 주입은 상기 측벽(520a) 상에 경사각(tilt-angle) 주입을 함으로써 수행된다. 상기 희생산화막을 제거한다. 도 5e에서 보는 바와 같이, 상기 기판(500)의 표면(520a)을 열공정으로 산화시켜 상기 노출된 측벽(520a) 상에 게이트 산화막(526)을 형성한다.

도 5e를 참조하면, 상기 제 2 리세스(520) 내에 제 2 폴리실리콘(528)을 형성하되 그 표면은 상기 기판(500)의 상부 표면(500a)보다 낮도록 한다. 상기 제 2 리세스(520) 내에 폴리실리콘을 증착한 후 화학적 기계적 연마 또는 식각 같은 공정으로 제 2 폴리실리콘막(528)을 형성하여 상기 폴리실리콘막 내에 제 3 리세스(530). 상기 상부 표면(500a)에 인접한 상기 게이트 산화막(526)의 일부분이 노출되는 상기 수직 트랜지스터의 게이트로서 제공하기에 충분한 높이로 상기 제 2 리세스(520)를 제 2 폴리실리콘막(528)으로 채운다. 상기 제 2 폴리실리콘막(528)은 상기 게이트 산화막(526)에 의해 상기 기판(500)과 절연되고 실리콘 산화막으로 형성된 상기 절연막(518b)에 의해 상기 제 1 폴리실리콘막(518a)으로부터 격리된다.

도 4 및 도 5f를 동시에 참조하면, 2 개의 트렌치 커패시터(400a)와 2 개의수직 트랜지스터를 포함하는 활성 영역(402)을 정의하기 위해 격리 구조물(532)을 형성한다. 상기 격리 구조물(532)은, 예를 들면, 얕은 트렌치 격리(STI:Shallow Trench Isolation)이다. 상기 얕은 트렌치 격리는 상기 하드 마스크막(504), 제 2 폴리실리콘막(528), 절연막(518b), 제 1 폴리실리콘막(518a), 등을 패터닝하여 개구부(opening)를 형성하고 실리콘 산화막 같은 절연물질로 상기 개구부를 채움으로써 형성된다. 상기 하드 마스크막(504)을 종말점(end point)으로 사용하여 상기 절연물질을 연마함으로써 도 5f에 도시된 바와 같이 격리 구조물이 형성된다. 그리고 나서, 상기 하드 마스크막(504)와 상기 패드 산화막(502)을 제거한다.

도 4 및 도 5g를 참조하면, 상기 기판의 상부 표면(500a) 상에 희생 산화막(도면에 미도시)을 형성하고 이온 주입하여 상기 기판(500) 내에 웰(well) 영역을 형성한다. 이온 주입을 통해 상기 게이트 산화막(526)에 인접한 상기 기판(500)의 상부 표면(500a) 내에 드레인 영역(534)을 형성한다. 상기 드레인 영역(534)은 또한 공통 드레인 영역으로 불리기도 하는데, 상기 2 개의 커패시터와 상기 2 개의 수직 트랜지스터에 공통으로 사용된다. 상기 희생 산화막을 제거하고 열공정으로 상기 기판(500)의 상기 상부 표면(500a) 상에 게이트 산화막(536)을 형성한다. 상기 트렌치 커패시터(400a, 400b) 상부에 상기 공통 드레인 영역(534)에 평행한 워드라인(404)을 형성한다. 우선 상기 트렌치 커패시터(400a, 400b) 상부의 상기 격리 구조물 상에 폴리실리콘막/텅스텐 실리사이드(538)와 실리콘 질화막(540)을 형성하고 사진 공정으로 패터닝한다. 상기 워드라인(404)은 상기 폴리실리콘막/텅스텐 실리사이드/실리콘 질화막 측벽 상에 스페이서(542)를 형성함으로써 제조된다.상기 격리 구조물(532)은 상기 워드라인(404)과 게이트로서 사용되는 상기 제 2 폴리실리콘막(528)과의 연결을 분리한다.

도 4와 도 5h를 보는 바와 같이, 상기 워드 라인(404), 격리 구조물(532) 및 상기 기판(500)의 상부 표면(500a)을 덮도록 상기 기판(500) 상부에 BPSG와 같은 유전체막(544)을 형성하고, 상기 실리콘 질화막(540)을 종말점으로 사용하여 상기 워드라인(440)이 노출되도록 화학적 기계적 연마 공정으로 상기 유전체막(544)을 평탄화 한다. 상기 워드 라인이 상기 게이트(528)와 전기적으로 연결되지 않기 때문에, 후속으로 상기 워드라인과 상기 게이트(528)를 직접적으로 접촉시키도록 게이트 콘택(546)을 형성한다. 상기 워드라인(404)은 상기 트렌치 커패시터(400a, 400b)와 상기 게이트(528) 상부에 배치되는데, 상기 게이트 콘택(546)은 충분한 깊이를 갖는 콘택 개구부(contact opening)를 형성하기 위해 상기 게이트(528) 상부에 워드라인과 격리 구조물(532)을 패터닝하고 도전물질로 상기 콘택 개구부를 채움으로써 형성된다. 상기 게이트 콘택(546)은 상기 제 1 폴리실리콘막(518a)과 접촉될 수 없어서 상기 워드라인(404)과 상기 소오스 영역(522) 사이의 단락(short)이 방지된다. 상기 게이트 콘택(546)은 상기 워드라인(404)과 상기 격리 구조물(532)을 관통하여 상기 워드라인(404)과 게이트와 접촉한다. 따라서, 상기 수직 트랜지스터는 상기 게이트에 인가되는 전압에 따라 상기 채널 영역의 "ON", 또는 "OFF"를 결정하도록 전환될 수 있다. 덧붙여, 상기 콘택 개구부(546)를 패터닝하기 위해 포토마스크(photomask)가 도 4에 도시된 평면도처럼 설계된다. 2 개의 활성 영역(402)에 인접한 상기 게이트 콘택들(546)은 게이트 콘택(546)의 단락을 방지할 뿐만 아니라 평면적을 감소시키기 위해 엇갈리게 된다.

도 5i를 참조하면, 상기 유전체막(544), 상기 게이트 콘택(546) 및 상기 워드 라인을 덮도록 상기 유전체막(544) 상에 TEOS 산화막 같은 유전체막(548)을 형성한다. 도 5j에서 보듯이, 사진 공정을 통해 상기 기판(500)의 상부 표면(500a)이 노출되도록 상기 공통 드레인 영역(534) 상부의 상기 유전체막(544, 548) 내에 개구부를 형성한다. 그 이후, 비트라인 콘택(550)을 형성하기 위해 상기 오프닝을 폴리실리콘 같은 도전물질로 채운다. 도 5j 및 도 4에서 보듯이, 상기 도전물질을 상기 유전체막(548)의 표면으로 연장시켜 비트라인(406)을 형성하되 상기 워드라인(404)에 수직으로 배치되도록 패터닝한다. 상기 비트라인 콘택(550)을 통해 상기 비트라인(406)이 상기 공통 드레인 영역(534)에 전기적으로 결합된다.

본 발명은 도 4에서 보듯이 디램의 수평 트랜지스터 대신에 수직 트랜지스터를 사용하며 상기 워드라인(404)의 폭은 디램의 채널 길이를 결정하는데 있어서 더 이상 중요한 인자가 되지 않는다. 도 4의 평면도에 의하면, 상기 워드라인(404)은 상기 게이트 콘택(546)을 경유하여 각각의 수직 트랜지스터의 게이트에 연결된다. 그러므로, 상기 수직 트랜지스터에 연결되는 각각의 워드라인(404)은 읽거나 쓰도록 메모리 셀(활성 영역, 402) 각각을 구동시킬 수 있어 상기 워드라인(404)은 활성 워드라인이고, 따라서, 바람직한 실시예에 있어서 각각의 워드라인(404)은 종래의 기술에 비해 두 배나 많은 메모리 셀을 구동시킬 수 있다. 더욱이, 상기 메모리 셀의 면적은 1 워드라인 폭×1 비트라인 폭과 동일하여 평면적 공간이 감소된다.

본 발명의 바람직한 실시예에서 수직 트랜지스터를 갖는 디램은 트렌치 커패시터(400)와 수직 트랜지스터를 포함한다. 상기 기판(500) 쪽으로 연장되는 트렌치 내에 상기 트렌치 커패시터(404)의 상부 전극(514a)을 형성한다. 상기 커패시터 유전체막(510)은 상기 커패시터 유전체막(510) 주변의 상기 상부 전극(514a)과 상기 스토리지 전극(508)의 바닥을 둘러싸고 있다. 상기 게이트(528)는 상기 기판(500)의 트렌치 내에 형성되고 절연막(518b)에 의해 상기 상부 전극(514a)으로부터 전기적으로 절연된다. 상기 수직 트랜지스터의 소오스 영역(522)은 상기 게이트(528)와 상기 상부 전극(514a) 사이의 트렌치의 측벽 내에, 즉, 상기 기판(500)의 상부 표면(500a)으로부터 멀리 떨어진 상기 게이트의 한 면에 형성되고 칼라 산화막(512)으로 상기 스토리지 전극(508)으로부터 절연된다. 상기 공통 드레인 영역(534)은 상기 트렌치 커패시터들(400a, 400b) 사이의 상기 게이트(528)의 다른 측면에 인접한 상기 기판의 상부 전극(500a) 내에 형성된다. 상기 디램은 워드라인(404)과 비트라인(406)을 포함한다. 본 발명의 바람직한 실시예에서 상기 워드라인(404)은 상기 기판(500) 상에 형성되고 상기 공통 드레인 영역(534)에 평행한 상기 격리 구조물 상부에 배치되며 게이트 콘택(546)에 의해 상기 게이트에 전기적으로 연결한다. 상기 비트라인(406)은 상기 기판(500) 상부에 형성되고 상기 워드라인(404)에 수직으로 배치된다. 상기 비트라인(406)은 상기 워드라인(404)으로부터 전기적으로 절연되고 비트라인 콘택에 의해 상기 공통 드레인 영역(534)에 연결한다.

본 발명의 바람직한 실시예는 트렌치 커패시터와 수직 트랜지스터를 포함하는 디램 셀을 구비한다. 상기 수직 트랜지스터는 상기 트렌치 커패시터 상부의 상기 트렌치 내에 세워져서 종래 기술에서 수평 트랜지스터에 의해 점유되는 공간이 절약된다. 2 개의 트렌치 커패시터가 1 개의 드레인 영역을 점유하는 레이아웃의 효력으로, 메모리 셀의 활성 면적이 감소하여 소자의 집적도가 증가한다.

본 발명의 범위와 사상으로부터 벗어나는 일없이 본 발명의 구조에 다양한 변경과 변화가 가능함은 당업자에게는 자명하다. 전술한 관점에서, 다음의 청구범위 및 그에 대응하는 표현의 범위 내에 있다면, 본 발명의 변화와 변경을 수용할 수 있다.

본 발명은 수평 트랜지스터를 수직 트랜지스터로 대체하여 레이아웃 면적을 감소시키고 집적도를 증가시키는 효과를 얻을 수 있다.

Claims

기판 내에 트렌치를 형성하는 단계;

상기 트렌치 내에 스토리지 전극, 유전체막 및 상부 전극을 포함하는 깊은 트렌치 커패시터를 형성하는 단계;

상기 트렌치 내에 제 1 폴리실리콘막을 형성하되, 상기 제 1 폴리실리콘막을 상기 상부 전극 및 상기 기판 내에 형성되어 소오스 영역으로 사용되는 제 1 도핑 영역에 전기적으로 결합하는 단계;

상기 제 1 폴리실리콘막과 전기적으로 절연되고 게이트 산화막에 의해 상기 기판과 격리되는 제 2 폴리실리콘막을 형성하되, 상기 게이트 산화막 근처의 상기 기판 내에 채널 영역을 형성하는 단계;

상기 수직 트랜지스터의 공통 드레인 영역으로서 제공하도록 상기 기판의 상부 표면 내에 제 2 도핑 영역을 형성하는 단계;

상기 트렌치 커패시터 전면 상기 기판 상에 워드 라인을 형성하되, 상기 공통 드레인 영역에 평행하고 게이트 콘택으로 상기 제 2 폴리실리콘과 전기적으로 결합되도록 형성하는 단계; 및

상기 트렌치 커패시터 전면 상기 기판 상에 비트 라인을 형성하되, 상기 워드라인에 수직으로 배열되고 비트라인 콘택으로 상기 공통 드레인 영역과 전기적으로 결합되도록 형성하는 것을 특징으로 하는 수직 트랜지스터 디램 제조 방법.
제 1 항에 있어서,

상기 상부 전극은 상기 트렌치 내에 폴리실리콘막을 증착한 다음 상기 폴리실리콘막 내에 제 1 리세스를 형성함으로써 형성되며, 상기 제 1 폴리실리콘막은 상기 제 1 리세스 내에 폴리실리콘막을 증착한 다음 상기 폴리실리콘막 내에 제 2 리세스 영역을 형성함으로써 형성되고, 상기 제 2 폴리실리콘막은 상기 제 1 폴리실리콘막 상에 절연막을 형성한 다음 상기 절연막 상에 폴리실리콘막을 형성함으로써 형성되는 것을 특징으로 하는 수직 트랜지스터 디램 제조 방법.
제 1 항에 있어서,

상기 워드라인은 격리 구조물에 의해 상기 제 2 폴리실리콘막과 절연되고, 깊은 콘택 개구부는 상기 격리 구조물 내에 형성되어 상기 게이트 콘택이 상기 콘택 개구부 내에 폴리실리콘막을 증착함으로써 형성되는 것을 특징으로 하는 수직 트랜지스터 디램 제조 방법.
트렌치가 형성된 기판을 제공하는 단계;

트렌치 커패시터의 스토리지 전극으로서 제공하도록 상기 기판의 상기 트렌치의 바닥 내에 도핑 영역을 형성하는 단계;

상기 스토리지 전극의 트렌치의 측벽 상에 커패시터 유전체막을 형성하는 단계;

상부 전극으로서 제공하도록 상기 트렌치 내에 도전막을 형성하여 상기 커패시터 유전체막을 덮도록 하되 상기 도전막의 높이는 상기 스토리지 전극보다 높게 그리고, 상기 기판으로부터 상기 도전막을 격리시키도록 상기 커패시터 유전체막 상에 칼라 절연막을 제공하도록 하는 단계;

상기 도전막 상에 제 1 폴리실리콘막을 형성하되 상기 트렌치의 상부 측벽을 노출시키도록 상기 폴리실리콘막의 높이가 상기 기판보다 낮도록 형성하는 단계;

상기 제 1 폴리실리콘막과 접촉하게 상기 트렌치의 측벽 내에 제 1 도핑 영역을 형성하는 단계;

상기 제 1 폴리실리콘막 상에 절연막을 형성하는 단계;

상기 트렌치의 상부 측벽 상에 게이트 산화막을 형성하는 단계;

상기 절연막 상에 제 2 폴리실리콘막을 형성하되 상기 게이트 산화막의 일부분을 노출시키도록 상기 제 2 폴리실리콘막의 높이가 상기 기판보다 낮도록 형성하는 단계;

2 개의 트렌치 커패시터와 2 개의 수직 트랜지스터를 포함하는 활성 영역을 정의하도록 상기 제 2 폴리실리콘막을 덮는 격리 구조물을 형성하는 단계;

상기 수직 트랜지스터의 공통 드레인 영역으로서 제공하도록 상기 활성 영역의 표면 내에 제 2 도핑 영역을 형성하는 단계;

상기 제 2 폴리실리콘막 상에 상기 격리 구조물에 의해 상기 제 2 폴리실리콘막으로부터 격리되는 워드라인을 형성하는 단계;

상기 기판 상에 제 1 유전체막을 형성하는 단계;

상기 워드라인 내에 상기 제 2 폴리실리콘막과 콘택시키도록 상기 격리 구조물을 관통하는 게이트 콘택을 정의하는 단계;

상기 제 1 유전체막 상에 제 2 유전체막을 형성하는 단계; 및

상기 공통 드레인 영역과 콘택시키도록 상기 제 1 유전체막과 상기 제 2 유전체막 내에 비트라인 콘택을 형성하는 단계를 포함하는 수직 트랜지스터 디램 제조 방법.
제 4 항에 있어서,

상기 트렌치는 상기 기판 상에 패드 산화막과 하드 마스크막을 형성한 다음 상기 패드 산화막과 상기 하드 마스크막을 패터닝하고 상기 기판을 등방성 식각함으로써 형성하는 것을 특징으로 하는 수직 트랜지스터 디램 제조 방법.
제 5 항에 있어서,

상기 격리 구조물을 형성한 후 상기 하드 마스크막과 패드 산화막을 제거하는 단계를 더 포함하는 수직 트랜지스터 디램 제조 방법.
제 4 항에 있어서,

상기 도전막은 상기 커패시터 유전체막과 동일한 높이를 갖는 제 1 폴리실리콘 물질을 형성한 다음 상기 커패시터 유전체막 상에 트렌치의 측벽 상에 칼라 산화막을 형성하고, 상기 제 1 폴리실리콘 물질 상에 제 2 폴리실리콘 물질을 형성한 다음 상기 제 2 폴리실리콘 물질 내에 제 1 리세스를 형성함으로써 형성되는 것을특징으로 하는 수직 트랜지스터 디램 제조 방법.
제 7 항에 있어서,

상기 제 1 폴리실리콘막은 상기 도전막 상에 폴리실리콘막을 형성한 다음 상기 폴리실리콘막 내에 상기 제 1 리세스보다 더 얕은 제 2 리세스를 형성함으로써 형성되는 것을 특징으로 하는 수직 트랜지스터 디램 제조 방법.
제 7 항에 있어서,

상기 제 2 폴리실리콘막은 상기 절연막 상에 폴리실리콘막을 형성한 다음 상기 폴리실리콘막 내에 제 2 리세스보다 더 얕은 제 3 리세스를 형성함으로써 형성되는 것을 특징으로 하는 수직 트랜지스터 디램 제조 방법.
제 4 항에 있어서,

상기 제 1 도핑 영역은 상기 제 1 폴리실리콘막 내부로 이온을 주입한 다음 상기 기판 안으로 이온을 확산시키기 위해 열공정을 함으로써 형성되는 것을 특징으로 하는 수직 트랜지스터 디램 제조 방법.
제 4 항에 있어서,

상기 절연막은 상기 트렌치의 노출된 측벽 상에 캡막을 형성한 다음 상기 제 1 폴리실리콘막의 표면 상에 있는 상기 캡막을 제거하고 상기 제 1 폴리실리콘막을산화시킴으로써 형성되는 것을 특징으로 하는 수직 트랜지스터 디램 제조 방법.
제 11 항에 있어서,

상기 절연막 형성 후 상기 캡막을 제거하는 단계를 더 포함하는 수직 트랜지스터 디램 제조 방법.
제 4 항에 있어서,

상기 게이트 산화막 형성 후 상기 수직 트랜지스터의 채널 영역을 형성하기 위해 상기 게이트 산화막에 인접한 상기 트렌치의 측벽에 이온 주입을 수행하는 단계를 더 포함하는 수직 트랜지스터 디램 제조 방법.
제 4 항에 있어서,

상기 격리 구조물은 개구부 패터닝한 다음 상기 개구부 내에 절연 물질을 증착함으로써 형성되는 것을 특징으로 하는 수직 트랜지스터 디램 제조 방법.
제 4 항에 있어서,

상기 게이트 콘택은 상기 제 2 폴리실리콘막을 노출시키도록 상기 워드라인과 상기 제 1 유전체막 내에 개구부를 패터닝한 다음 상기 개구부 내에 폴리실리콘을 증착함으로써 형성되는 것을 특징으로 하는 수직 트랜지스터 디램 제조 방법.
제 4 항에 있어서,

상기 비트라인 콘택은 상기 공통 드레인 영역을 노출시키도록 상기 제 1 유전체막과 상기 제 2 유전체막 내에 개구부를 형성한 다음 상기 개구부 내에 폴리실리콘을 증착함으로써 형성되는 것을 특징으로 하는 수직 트랜지스터 디램 제조 방법.
제 16 항에 있어서,

비트라인을 형성하는 단계를 더 포함하는 수직 트랜지스터 디램 제조 방법.
기판을 제공하는 단계;

하드 마스크로 상기 기판을 패터닝함으로써 트렌치를 형성하는 단계;

트렌치 커패시터의 스토리지 전극으로서 제공하도록 상기 기판의 트렌치의 바닥 내에 도핑 영역을 형성하는 단계;

상기 스토리지 전극의 트렌치의 측벽 상에 커패시터 유전체막을 형성하는 단계;

상부 전극으로서 제공하도록 상기 커패시터 유전체막 상에 제 1 높이를 갖는 도전막을 형성하되 상기 기판에 인접한 상기 도전막 상부는 칼라(collar) 산화막에 의해 기판으로부터 절연되도록 형성하는 단계;

상기 트렌치의 상부 측벽을 노출시키도록 상기 도전막 상에 소정의 두께를 갖는 제 1 폴리실리콘막을 형성하는 단계;

상기 수직 트랜지스터의 소오스 영역으로서 제공하도록 상기 제 1 폴리실리콘막에 접촉하게 상기 트렌치의 측벽 내에 제 1 도핑 영역을 형성하는 단계;

상기 폴리실리콘막의 표면을 노출시키도록 상기 제 1 폴리실리콘막 상부 상기 트렌치 측벽 상에 캡막을 형성하는 단계;

산화막을 형성하기 위해 상기 제 1 폴리실리콘막을 산화하여 상기 제 1 폴리실리콘막을 덮는 단계;

상기 산화막 상부 상기 트렌치 상부 측벽을 노출시키도록 상기 캡막을 제거하는 단계;

상기 산화막 상부 상기 트렌치 상부 측벽 상에 게이트 산화막을 형성하는 단계;

상기 게이트 산화막의 일부분을 노출시키도록 상기 산화막 상에 소정의 두께를 갖는 제 2 폴리실리콘막을 형성하는 단계;

상기 기판 내에 개구부를 형성하기 위해 상기 하드 마스크막을 마스크로 사용하여 2 개의 트렌치 커패시터와 2 개의 대응하는 트랜지스터가 포함된 활성 영역을 정의하도록 상기 트렌치와 개구부에 절연 물질을 증착함으로써 격리 구조물을 형성하는 단계;

상기 하드 마스크막을 제거하는 단계;

상기 수직 트랜지스터의 공통 드레인 영역으로 제공하도록 상기 활성 영역 표면 안에 제 2 도핑 영역을 형성하는 단계;

상기 제 2 폴리실리콘막 상에 상기 공통 드레인 영역에 평행한 워드라인을형성하되 상기 워드라인이 상기 격리 구조물에 의해 상기 제 2 폴리실리콘막으로부터 격리되도록 형성하는 단계;

상기 기판 전면에 제 1 유전체막을 형성하는 단계;

상기 워드라인 안에 게이트 콘택을 정의하되 상기 제 2 폴리실리콘과 콘택되도록 상기 게이트 콘택은 상기 격리 구조물을 관통하게 정의하는 단계;

상기 제 1 유전체막 상에 제 2 유전체막을 형성하는 단계; 및

비트라인 콘택을 형성하도록 상기 제 1 유전체막과 제 2 유전체막을 패터닝하되 상기 비트라인 콘택이 상기 워드라인에 수직으로 배치되고 상기 공통 드레인 영역에 전기적으로 콘택하도록 상기 제 1 및 제 2 유전체막을 관통하게 패터닝하는 단계를 포함하는 수직 트랜지스터 디램 제조 방법.
제 18 항에 있어서,

상기 제 1 도핑 영역은 상기 제 1 폴리실리콘막 안으로 이온을 주입한 다음 상기 기판 안으로 이온이 확산되도록 열공정을 함으로써 형성되는 것을 특징으로 하는 수직 트랜지스터 디램 제조 방법.
트렌치를 갖는 기판에 형성된 상부 전극, 상기 상부 전극의 바닥에 둘러싸인 커패시터 유전체막과 상기 커패시터 유전체막에 둘러싸인 스토리지 전극으로 구성된 트렌치 커패시터;

트렌치 내에 형성되고 절연막으로 상기 상부 전극으로부터 절연되는 게이트,상기 게이트와 상기 상부 전극 사이의 상기 기판 내에 형성되고 칼라 산화막으로 상기 스토리지 전극으로부터 전기적으로 절연되는 소오스 영역 및 상기 게이트에 인접한 기판의 상부 표면 내에 형성된 공통 드레인 영역을 포함하는 수직 트랜지스터;

상기 공통 드레인 영역에 평행하며, 격리 구조물 상에 배치되고 상기 게이트와 절연되고 게이트 콘택을 통하여 상기 게이트에 전기적으로 결합된 워드라인; 및

상기 워드라인에 직교하며, 비트라인 콘택을 통하여 상기 공통 드레인 영역에 전기적으로 결합된 비트라인을 포함하는 수직 트랜지스터를 갖는 디램 구조.
기판 전면에 형성된 워드라인;

상기 기판 전면에 형성되며 상기 워드라인과 절연되고 평행한 비트라인;

상기 기판 내에 형성되고 게이트 콘택을 통하여 상기 워드라인에 전기적으로 결합되는 게이트, 상기 게이트의 한쪽 측면에 인접하고 상기 워드라인 옆의 상기 기판 상부 표면 내에 형성된 공통 드레인 영역 및 상기 게이트의 다른 측면으로부터 멀리 떨어져 상기 기판 내에 형성된 소오스 영역으로 구성하는 수직 트랜지스터; 및

상기 기판 내에 형성되며 상기 기판 쪽으로 확장되고 상기 게이트와 전기적으로 절연되는 상부 전극, 상기 상부 전극의 바닥에 둘러싸여 칼라 산화막으로 상기 소오스 영역으로부터 격리되는 스토리지 전극 및 상기 상부 전극과 상기 스토리지 전극 사이에 형성되는 커패시터 유전체막으로 구성하는 트렌치 커패시터를 포함하는 수직 트랜지스터를 갖는 디램의 구조.