JP4728378B2 - 半導体装置の製造方法 - Google Patents
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Description
10b 周辺回路領域
11 pシリコン基板
12 素子分離領域(フィールド酸化膜)
12a フィールド酸化膜の側面部分
13 活性領域
13a 活性領域内の凹部
14 ゲート酸化膜
15 ゲート電極(ワード線)
16 ゲートキャップ絶縁膜
17 LDD領域
18 サイドウォール絶縁膜
18a ダム絶縁膜
19 シリコンエピタキシャル層
20 不純物拡散領域(ソース/ドレイン領域)
20a 不純物拡散領域(ソース/ドレイン領域)
21a-21e 層間絶縁膜
22 セルコンタクト
23 ビット線コンタクト
24 ビット線
25 ストレージノードコンタクト
26 ストレージキャパシタ
27 メタルコンタクト
29 レジストマスク
30 フォトレジスト
31 フォトレジスト
Claims (6)
- メモリアレイ領域と周辺回路領域とを有する半導体装置の製造方法であって、
前記メモリアレイ領域及び前記周辺回路領域に、素子分離領域によって区画された前記メモリアレイ領域の活性領域及び前記周辺回路領域の活性領域をそれぞれ形成する素子分離工程と、
前記メモリアレイ領域の活性領域上及び前記周辺回路領域の活性領域上にゲート絶縁膜を介して前記メモリアレイ領域のゲート電極及び前記周辺回路領域のゲート電極をそれぞれ形成するゲート電極形成工程と、
前記周辺回路領域をレジストマスクで覆った状態で、少なくとも前記メモリアレイ領域のゲート電極をマスクとして前記メモリアレイ領域の活性領域をエッチングすることにより凹部を形成する掘り下げ工程と、
前記レジストマスクを除去した後、選択エピタキシャル法によって前記メモリアレイ領域の活性領域の露出部分及び前記周辺回路領域の活性領域の露出部分に前記メモリアレイ領域のエピタキシャル層及び前記周辺回路領域のエピタキシャル層をそれぞれ形成するエピタキシャル層形成工程と、を備えることを特徴とする半導体装置の製造方法。 - 前記エピタキシャル層形成工程においては、前記凹部の形成により露出した前記素子分離領域の側面によって、前記メモリアレイ領域のエピタキシャル層の横方向への成長を物理的に抑止することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記素子分離工程は、前記素子分離領域を掘り下げることにより、前記メモリアレイ領域の活性領域の表面及び前記周辺回路領域の活性領域の表面を前記素子分離領域よりも突出させる工程を含んでいることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記メモリアレイ領域のゲート電極の側面及び前記周辺回路領域のゲート電極の側面にサイドウォール絶縁膜を形成するサイドウォール形成工程をさらに備え、
前記掘り下げ工程は、前記メモリアレイ領域のゲート電極及び前記メモリアレイ領域のサイドウォール絶縁膜をマスクとして前記メモリアレイ領域の活性領域をエッチングすることにより前記凹部を形成することを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置の製造方法。 - 前記エピタキシャル層形成工程においては、前記メモリアレイ領域の活性領域の周縁及び前記周辺回路領域の活性領域の周縁に前記サイドウォール絶縁膜と同時に形成される絶縁膜によって、前記メモリアレイ領域のエピタキシャル層の横方向への成長を物理的に抑止することを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記素子分離工程は、前記メモリアレイ領域の活性領域のコーナー部分及び前記周辺回路領域の活性領域のコーナー部分をラウンドさせる工程を含むことを特徴とする請求項3又は4に記載の半導体装置の製造方法。
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