JP2007103653A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】平面的な構成面積を極力少なくすることができるようにする。
【解決手段】トレンチ4内にゲート電極として第4の導電膜13が形成されると共に、この第4の導電膜13から上方に対してワード線WLと電気的に導通接続するようにゲート配線24が形成されるため、1メモリセルに要求される最小セル面積を少なくすることができる。特に、ソース/ドレイン領域16の両領域がシリコン基板1の表面部1aの下方に対して上下方向に離間して形成されると共に、トレンチ4の外側に形成されているため、平面面積を縮小化してメモリセル3を形成することができる。
【選択図】図1
【解決手段】トレンチ4内にゲート電極として第4の導電膜13が形成されると共に、この第4の導電膜13から上方に対してワード線WLと電気的に導通接続するようにゲート配線24が形成されるため、1メモリセルに要求される最小セル面積を少なくすることができる。特に、ソース/ドレイン領域16の両領域がシリコン基板1の表面部1aの下方に対して上下方向に離間して形成されると共に、トレンチ4の外側に形成されているため、平面面積を縮小化してメモリセル3を形成することができる。
【選択図】図1
Description
本発明は、トレンチキャパシタと縦型MOS(Metal Oxide Semiconductor)トランジスタからなるDRAM(Dynamic Random Access Memory)セルを備えた半導体装置およびその製造方法に関する。
近年、設計ルールの縮小化に伴い、メモリセルの微細化、縮小化が進んでおり、1単位メモリセルを形成するための面積が少なくなってきている。特に、1個のトランジスタと1個のトレンチキャパシタとからなるDRAMセルにおいては、トランジスタのゲート長を短くするなどの工夫を行うことによりセルサイズを小さくしている。しかし、トランジスタのゲート長を短くするとショートチャネル効果などの悪影響が大きく所望の特性を得ることができなくなるため好ましくない。そこで縦型FET(Field Effect Transistor)をトレンチの内部に構成することによりセルサイズを小さくする技術が考えられている(例えば、特許文献1参照)。
USP6703274
特許文献1に開示されている技術では拡散層を基板表面に形成するため、1メモリセルを構成するのに必要な大きさが大きくなってしまうため望ましくない。
本発明は、上記事情に鑑みてなされたもので、その目的は、縦型のMOSトランジスタをトレンチ周辺に形成する構造において、平面的な構成面積を小さくすることができる半導体装置およびその製造方法を提供することにある。
本発明は、上記事情に鑑みてなされたもので、その目的は、縦型のMOSトランジスタをトレンチ周辺に形成する構造において、平面的な構成面積を小さくすることができる半導体装置およびその製造方法を提供することにある。
本発明の半導体装置は、トレンチが形成された半導体基板と、電極層を備えトレンチの底部側に電極層が対向して形成されたキャパシタと、キャパシタの電極層に対して一方が電気的に導通接続されるソース/ドレイン領域を備えた縦型MOSトランジスタであって電極層の上側に位置すると共に半導体基板の表層側から所定距離下方に位置するようにトレンチの外部にソース/ドレイン領域の両領域が形成された縦型MOSトランジスタとを備えたことを特徴としている。
本発明の半導体装置の製造方法は、半導体基板にトレンチを形成する第1工程と、トレンチ底部側の外方に拡散層を形成する第2工程と、拡散層の内側のトレンチ内面にキャパシタ絶縁膜を形成する第3工程と、キャパシタ絶縁膜の内側に第1の導電膜を形成する第4工程と、第1の導電膜上のトレンチ側壁に対して第1の側壁絶縁膜を形成する第5工程と、第1の側壁絶縁膜の内側に第2の導電膜を形成する第6工程と、第2の導電膜の上面より上方に形成された第1の側壁絶縁膜を除去する第7工程と、第2の導電膜の上にトレンチの内面に対して構造的に接触するように第3の導電膜を形成する第8工程と、必要に応じて熱処理することにより第3の導電膜からトレンチの外方に対して不純物を拡散し第1のソース/ドレイン領域を形成する第9工程と、第3の導電膜の上にトレンチの内面に対して構造的に接触するように第1の層間絶縁膜を形成する第10工程と、第3の絶縁膜の上のトレンチの内面に対して第2の側壁絶縁膜をゲート絶縁膜として形成する第11工程と、第2の側壁絶縁膜の内側に第4の導電膜を形成する第12工程と、第4の導電膜の上の半導体基板の表面部に対して下方位置におけるトレンチ外方に対してインプランテーション技術により不純物を導入し第2のソース/ドレイン領域を形成する第13工程と、第4の導電膜の上のトレンチ内に第2の絶縁膜を形成する第14工程と、第2の絶縁膜の上に第2のソース/ドレイン領域に対して構造的に接触するようにトレンチ内の所定の高さまで第5の導電膜を形成する第15工程と、第5の導電膜の上のトレンチ内側壁に対して第3の側壁絶縁膜を形成する第16工程と、第5の導電膜から半導体基板表面より上方まで第6の導電膜を形成する第17工程と、第4の導電膜から半導体基板表面より上方まで第6の導電膜に対して構造的に接触しないようにゲート配線を形成する第18工程とを備えたことを特徴としている。
本発明によれば、縦型のMOSトランジスタをトレンチ周辺に形成する構造において、平面的な構成面積を極力抑制できる。
(第1の実施形態)
以下、本発明の第1の実施形態について、図1ないし図30を参照しながら説明する。図1および図2は、半導体装置としてのトレンチキャパシタ型のDRAMセルを備えたDRAM半導体記憶装置の縦断側面図および平面図を模式的に示している。
以下、本発明の第1の実施形態について、図1ないし図30を参照しながら説明する。図1および図2は、半導体装置としてのトレンチキャパシタ型のDRAMセルを備えたDRAM半導体記憶装置の縦断側面図および平面図を模式的に示している。
この図2に示すように、トレンチキャパシタ型のDRAMセルを備えた半導体装置としてのDRAM半導体記憶装置2は、p型の半導体基板としてのシリコン基板1に、メモリセル3が複数(多数)横方向および縦方向に配列されたメモリセル領域を備えている。
図2に示すように、ビット線BLがシリコン基板1に対して平面的に横方向に延設されていると共に、ワード線WLが縦方向に延設されている。したがって、ビット線BLおよびワード線WLは平面的には縦列方向に互いに直交形成されている。
図1は、図2のX−X線に沿う縦断側面図を模式的に示している。図1に示すように、メモリセル3は、1個のトレンチキャパシタCと1個のトランジスタTrとを備えて構成されている。以下、メモリセル3の構成を説明する。シリコン基板1には深いトレンチ4が形成されており、このトレンチ4の底部4a側にトレンチキャパシタCが形成されている。
トレンチ4は、図2に示すように、シリコン基板1に対して平面的に縦方向および横方向に対して配列されると共に平面的には楕円形状をなしている。トレンチ4は、その楕円形状の長径方向が縦方向に一致するように形成されている。図1に示すように、トレンチ4の底部4a側からある所定の高さまでプレート拡散層5が形成されている。このプレート拡散層5は、メモリセル3を構成するトレンチキャパシタCのプレート電極として機能する。トレンチ4の底部4a側の内側壁で且つプレート拡散層5との接触面上には、キャパシタ絶縁膜6が形成されている。
このキャパシタ絶縁膜6は、例えばSiN−SiO2膜またはAl2O3−SiO2膜またはHfO2−SiO2膜等によりトレンチ4の底部4a側の内面に対して等方的に形成されている。キャパシタ絶縁膜6は、トレンチキャパシタCの両プレート電極分離用の膜として機能する。
また、トレンチ4の内側で且つキャパシタ絶縁膜6の内側には、第1の導電膜7が形成されている。この第1の導電膜7は、トレンチキャパシタCのプレート電極層(本発明の電極層に相当)として、砒素やリン等のドナー型の不純物がドープされた多結晶シリコン、アモルファスシリコン、ポリサイド(金属シリサイド)により形成されている。この第1の導電膜7およびプレート拡散層5は対向して電極層として構成されている。
トレンチ4内に形成された第1の導電膜7の上やキャパシタ絶縁膜6の上には、トレンチ4の側壁内周面に対して第1の側壁絶縁膜8が形成されている。この第1の側壁絶縁膜8は、キャパシタ絶縁膜6よりも厚く形成されておりカラー絶縁膜として機能する。
第1の側壁絶縁膜8がキャパシタ絶縁膜6よりも厚く形成されている理由は、縦型寄生トランジスタの発生に伴うリーク電流を抑制するためである。第1の導電膜7の上で且つ第1の側壁絶縁膜8の内側には第2の導電膜9が埋込み形成されている。この第2の導電膜9もまた第1の導電膜7と同様にトレンチキャパシタCのプレート電極層として機能し、例えば不純物がドープされた多結晶シリコン、アモルファスシリコン、ポリサイド(金属シリサイド)により形成されている。
トレンチ4内において、第1の側壁絶縁膜8の上で且つ第2の導電膜9の上には、第3の導電膜10が形成されている。この第3の導電膜10は、第1および第2の導電膜7および9と同様に、砒素やリン等のドナー型の不純物がドープされた多結晶シリコン、アモルファスシリコンもしくはポリサイド(金属シリサイド)によりトレンチ4の側面に対して接触するように形成されている。
トレンチ4内において、第3の導電膜10の上には、第1の層間絶縁膜11が形成されている。この第1の層間絶縁膜11は、例えばシリコン酸化膜(例えばTEOS(Tetra Ethoxy Silane)を原料とした膜)により形成されているもので、トレンチ4の側周面に対して接触するように形成されている。
トレンチ4内において、第1の層間絶縁膜11の上にはトレンチ4の内周面に第2の側壁絶縁膜12が形成されている。この第2の側壁絶縁膜12は、例えばシリコン酸化膜によりトランジスタTrのゲート絶縁膜として形成される。第1の層間絶縁膜11の上で且つ第2の側壁絶縁膜12の内側には、第4の導電膜13が形成されている。この第4の導電膜13は、第1ないし第3の導電膜7および9並びに10と同様に、砒素やリン等のドナー型の不純物がドープされた多結晶シリコン、アモルファスシリコンもしくはポリサイド(金属シリサイド)により埋込み形成されておりゲート電極として機能する膜である。
トレンチ4内において、第2の側壁絶縁膜12の内側で且つ第4の導電膜13の上には、第2の絶縁膜14が形成されている。この第2の絶縁膜14は、例えばシリコン酸化膜(TEOSを原料とした膜)により形成されており、各電気的導通構成要素間の高抵抗化を保持するように構成されている。
トレンチ4内において、第2の側壁絶縁膜12の上で且つ第2の絶縁膜14の上には、トレンチ4の内周面に接触するように第5の導電膜15が形成されている。この第5の導電膜15は、第1ないし第4の導電膜7、9、10、13と同様に、砒素やリン等のドナー型の不純物がドープされた多結晶シリコン、アモルファスシリコンもしくはポリサイド(金属シリサイド)により形成されている。
ソース/ドレイン領域16の両領域は、シリコン基板1の表面部1aよりも所定距離下方側に位置してn型の拡散層として形成されている。これらのソース/ドレイン領域16の各領域は、トレンチ4の側壁外周面に接触するように位置して深さ方向に離間して形成されている。具体的には、ソース/ドレイン領域16のうちの一方の領域は、第3の導電膜10の外周側(外側)に形成されており、当該第3の導電膜10との間で電気的に導通接続するように形成されている。
またソース/ドレイン領域16のうちの他方の領域は、第5の導電膜15の例えば外周側(外側)に形成されており、第5の導電膜15との間で電気的に導通接続するように形成されている。このようにして、トランジスタTrは、第4の導電膜13、第2の側壁絶縁膜12、ソース/ドレイン領域16により形成され縦型MOSトランジスタとして形成される。このとき、ソース/ドレイン領域16の両領域共にシリコン基板1の表面部1aより所定距離下方にトレンチ4の外周に接触するように形成されているため、シリコン基板1の表面部1aに対するメモリセル3の形成面積を少なくすることができ、メモリセル3を形成するのに必要な平面面積を抑制することができる。
第5の導電膜15の上には、トレンチ4の内周面に位置して第3の側壁絶縁膜17が形成されている。この第3の側壁絶縁膜17は、例えばシリコン酸化膜により形成されている。
第5の導電膜15の上には、第3の側壁絶縁膜17の内側に対して第6の導電膜18が形成されている。この第6の導電膜18は、第1ないし第5の導電膜7、9、10、13、15と同様に、砒素やリン等のドナー型の不純物がドープされた多結晶シリコン、アモルファスシリコンもしくはポリサイド(金属シリサイド)により形成されている。この第6の導電膜18の内側には、第3の絶縁膜26が形成されている。この第3の絶縁膜26は、例えばシリコン酸化膜(TEOSを原料とした酸化膜)により形成されている。第6の導電膜18は、第3の絶縁膜26および第3の側壁絶縁膜17に覆われるように形成されており、シリコン基板1の表面部1aの上方に配設されるビット線BLと第5の導電膜15とを電気的に導通接続するように上下方向に延設されている。
シリコン基板1の表面部1aの上には、トレンチ4の形成領域の外方に位置してシリコン酸化膜19が形成されている。このシリコン酸化膜19の上には、シリコン窒化膜20が形成されている。このシリコン窒化膜20の上には、ビット線BLが形成されている。このビット線BLは、下層側のバリアメタル膜21および上層側の金属膜22が積層されることにより構成されている。バリアメタル膜21は、例えばTi/TiNによる積層膜により形成されている。金属膜22は、例えばアルミ材により形成されている。
ビット線BLは、第6の導電膜18と構造的に接触するように構成されている。したがってビット線BLは第6の導電膜18と電気的に導通接続している。尚、シリコン酸化膜19およびシリコン窒化膜20は、ビット線BLとシリコン基板1とを電気的に高抵抗に保持するための膜である。
ビット線BLの上には、層間絶縁膜23が形成されている。この層間絶縁膜23は、例えばシリコン酸化膜またはシリコン窒化膜により形成される絶縁膜であり、ビット線BLおよびワード線WLを電気的に高抵抗に保持するための絶縁膜である。ビット線BLの上方には、層間絶縁膜23の上に位置してワード線WLが形成されている。このワード線WLは金属膜により形成されている。
図1および図2に示すように、ゲート配線24が、平面的にはトレンチ4の中央部からシリコン基板1の表面部1aの上方にかけて直線的に延設されている。このゲート配線24は、第1ないし第6の導電膜7、9、10、13、15、18と同様に、砒素やリン等のドナー型の不純物がドープされた多結晶シリコン、アモルファスシリコンもしくはポリサイド(金属シリサイド)により形成されており、第4の導電膜13およびワード線WL間の電気的な導通接続状態を形成しており所謂ワード線コンタクトCWを構成している。
このゲート配線24の側壁周囲には、第4の側壁絶縁膜25が形成されている。この第4の側壁絶縁膜25は、例えばd−TEOS膜(シリコン酸化膜)により形成され、ゲート配線24とその他周辺に形成される導電膜(第5および第6の導電膜15および16並びにビット線BL)との間の高抵抗化を保持するための絶縁膜である。
これまで一般的なDRAMセルにおいては、MOS型のトランジスタTrがトレンチ4の側部に位置してシリコン基板1の表層側に形成されているため、1メモリセルを形成するためには平面的な面積を広く必要としていた。具体的には、デザインルール(設計寸法)をFとした場合、これまでの構成の場合には最小セル面積は例えば8F2とされていた。
本実施形態においては、トレンチ4内にゲート電極として第4の導電膜13が形成されると共に、この第4の導電膜13から上方に対してワード線WLと電気的に導通接続するようにゲート配線24がトレンチ4の平面中央部に形成されるため、1メモリセルに要求される最小セル面積を少なくすることができる。特に、ソース/ドレイン領域16の両領域がシリコン基板1の表面部1aの下方に上下方向に離間して形成されると共に、トレンチ4の外側に接触するように形成されているため、1単位のメモリセル3あたりの面積を大幅に縮小化することができ、例えば4F2で形成することができる。
また、トランジスタTrのチャネル部は、トレンチ4の側壁外周部に位置しているため、トレンチ4の側壁面を利用しチャネル幅を従来より長くすることができる。しかもソース/ドレイン領域16の形成領域の大きさを制御できれば、従来より使用されている素子分離領域を形成する必要がなくなる。従来構成に比較して1ワード線分の面積を縮小化することができる。
<製造方法について>
以下、このように構成される本実施形態に係る製造方法について、図3ないし図30をも参照しながら説明する。尚、本実施形態においては、以下に特徴的な製造工程について説明するが、本発明を実現できれば必要に応じて以下に説明する工程を省いても良いし、一般的な工程であれば付加しても良い。
以下、このように構成される本実施形態に係る製造方法について、図3ないし図30をも参照しながら説明する。尚、本実施形態においては、以下に特徴的な製造工程について説明するが、本発明を実現できれば必要に応じて以下に説明する工程を省いても良いし、一般的な工程であれば付加しても良い。
図3ないし図30は、製造方法の一連の流れを模式的な切断面図により示している。図3に示すように、シリコン基板1の上にシリコン酸化膜19を堆積し、この上にシリコン窒化膜20を堆積し、このシリコン窒化膜20の上にBSG(Boron Silicate Glass)膜30を堆積し、この上にTEOS膜31を堆積する。
次に、図4に示すように、TEOS膜31の上にレジスト(図示せず)を塗布し、当該レジストをパターン形成し、異方性エッチングによりTEOS膜31、BSG膜30、シリコン窒化膜20およびシリコン酸化膜19をエッチングしトレンチ4を形成した後、レジストパターンを除去する。
次に、図5に示すように、BSG膜31およびTEOS膜30をマスクとして異方性エッチングによりシリコン基板1を所定の深さまでエッチングすることにより深いトレンチ4を形成する(第1工程)。
次に、BSG膜31およびTEOS膜30を除去する。次に、図6に示すように、深いトレンチ4の底部4aから所定の深さまでトレンチ4の内面に不純物がドープされたシリカガラス32を堆積し、このシリカガラス32をTEOS膜(図示せず)で多い、高温で熱処理することによりトレンチ4の外方に不純物を拡散させることによりトレンチキャパシタCのプレート拡散層5を形成する(第2工程)。次に、トレンチ4内のTEOS膜およびシリカガラス32を除去し洗浄する。
尚、以下、図7ないし図24を用いて説明する工程では、トレンチ4内に対して導電膜および酸化膜(絶縁膜)に対して行われるエッチング処理は、シリコン基板1の上方に形成されたシリコン窒化膜20に対して高選択性を有する条件下で行われる。
次に、図7に示すように、深いトレンチ4の内面(内側壁面)に対して当該トレンチ4の底部4a側にキャパシタ絶縁膜6を形成する(第3工程)と共に、キャパシタ絶縁膜6の内側にLP(Low Pressure)−CVD(Chemical Vapor Deposition)法によりリンや砒素等の不純物がドープされた多結晶シリコン、アモルファスシリコン、もしくは金属シリサイド等による導電膜を形成し、この上部をエッチングすることにより、トレンチ4の底部4a側に第1の導電膜を形成する(第4工程)。キャパシタ絶縁膜6は、SiN−SiO2膜、またはAl2O3−SiO2膜、またはHFO2−SiO2膜等により形成される。
次に、図8に示すように、トレンチ4内に対してLP−CVD法により等方的に第1の側壁絶縁膜8を形成する。この第1の側壁絶縁膜8は、例えばTEOS膜などのシリコン酸化膜により形成される。
次に、図9に示すように、第1の導電膜7の上に形成された第1の側壁絶縁膜8を異方性エッチングにより除去することにより、トレンチ4の側壁内周面に対して第1の側壁絶縁膜8を残留させる。このとき、第1の導電膜7に対して高選択性を有する条件下でエッチング処理することが必要である。
次に、図10に示すように、トレンチ4内の第1の側壁絶縁膜8の内側に対して第1の導電膜7の上に第2の導電膜9を形成すると共に、図11に示すように、シリコン基板1の表面部1aから所定の深さまで第2の導電膜9をエッチバックする(第6工程)。
次に、図12に示すように、第2の導電膜9の上面より上方に形成された第1の側壁絶縁膜8をウェットエッチングにより除去する(第7工程)。
次に、図13に示すように、第2の導電膜9の上にトレンチ4の内面(例えば内周面)に対して構造的に接続するように第3の導電膜10を埋込むと共に、CMP(Chemical Mechanical Polish)法によりシリコン窒化膜20をストッパとして平坦化し、さらにシリコン基板1の表面部1aの下方で且つ第2の導電膜9の上面より上方までRIE(Reactive Ion Etching)法によりエッチバックすることにより、深いトレンチ4の途中の所定の深さまで第3の導電膜10を形成する(第8工程)。
次に、図13に示すように、第2の導電膜9の上にトレンチ4の内面(例えば内周面)に対して構造的に接続するように第3の導電膜10を埋込むと共に、CMP(Chemical Mechanical Polish)法によりシリコン窒化膜20をストッパとして平坦化し、さらにシリコン基板1の表面部1aの下方で且つ第2の導電膜9の上面より上方までRIE(Reactive Ion Etching)法によりエッチバックすることにより、深いトレンチ4の途中の所定の深さまで第3の導電膜10を形成する(第8工程)。
次に、熱処理することにより第3の導電膜10から不純物をトレンチ4の外方に拡散させ、ソース/ドレイン拡散層として第1のソース/ドレイン領域16を形成する(第9工程)。尚、この拡散工程は後工程において熱処理がなされることにより自然に行われる場合もあるため、必要に応じて熱処理すれば良い。
次に、図14に示すように、第3の導電膜10の上にトレンチ4の内面(内周面)に対して構造的に接触するように第1の層間絶縁膜11をトレンチ4内に埋込むと共に、第1の層間絶縁膜11を例えばウェットエッチングすることにより第3の導電膜10の上面より上方で且つシリコン基板1の表面部1aより下方まで第1の層間絶縁膜11を形成する(第10工程)。RIE法で除去するとトレンチ4の内面に第1の層間絶縁膜11が残留してしまうため、ウェットエッチングにより除去すると良い。
次に、図15に示すように、シリコン基板1を熱処理することにより、トレンチ4の上部側壁内周面を酸化処理し第2の側壁絶縁膜12をゲート絶縁膜として形成する(第11工程)。
次に、図16に示すように、トレンチ4の側壁内周面に形成された第2の側壁絶縁膜12の内側に第4の導電膜13を埋込み、埋込まれた第4の導電膜13をエッチバックすることにより、シリコン基板1の表面部1aから下方で且つ第1の層間絶縁膜11の上方の所定の高さまで第4の導電膜13の上面の位置を調整する(第12工程)。
次に、図16に示すように、トレンチ4の側壁内周面に形成された第2の側壁絶縁膜12の内側に第4の導電膜13を埋込み、埋込まれた第4の導電膜13をエッチバックすることにより、シリコン基板1の表面部1aから下方で且つ第1の層間絶縁膜11の上方の所定の高さまで第4の導電膜13の上面の位置を調整する(第12工程)。
次に、図17に示すように、第4の導電膜13の上部近辺でシリコン基板1の表面部1aから下方位置におけるトレンチ4の外方に不純物をイオンインプランテーションにより導入することにより第2のソース/ドレイン領域16を形成する(第13工程)。
次に、図18に示すように、トレンチ4内の第4の導電膜13の上にTEOS膜による第2の絶縁膜14を埋込み、ウェットエッチング処理を施すことにより第2の絶縁膜14の上面高さを調整する(第14工程)。具体的には、第4の導電膜13の上面より上方で且つシリコン基板1の上面部1aより下方まで第2の絶縁膜14をエッチング処理する。このとき、第2の側壁絶縁膜12は、シリコン酸化膜により形成されているためトレンチ4の上部側壁に形成された第2の側壁絶縁膜12も同時に除去されるようになる。
次に、図19に示すように、第5の導電膜15をトレンチ4内に埋込むと共にシリコン窒化膜20をストッパとしてCMP処理して平坦化すると共に、RIE法によりエッチング処理して第5の導電膜15の上面高さを調整する。具体的には、第2の絶縁膜14および第2の側壁絶縁膜12の上方で且つシリコン基板1の表面部1aより下方まで第5の導電膜15をエッチング処理する。このような工程を経て、第5の導電膜15を第2のソース/ドレイン領域16に対して構造的に接触するように形成する(第15工程)。
次に、図20に示すように、トレンチ4内にTEOS膜による第3の側壁絶縁膜17を等方的に形成する。次に、図21に示すように、第3の側壁絶縁膜17を異方性エッチング処理することにより第5の導電膜15の上面を露出させ、第5の導電膜15の上のトレンチ4の内側壁に対して第3の側壁絶縁膜17を残留させる(第16工程)。
次に、図22に示すように、トレンチ4内に第6の導電膜18を等方的に形成する。次に、図23に示すように、第2の絶縁膜14の上面が露出するまで第6および第5の導電膜18および15を異方性エッチングすることにより第5の導電膜15の上面からシリコン基板1の表面部1aの上方まで第6の導電膜18を延設するように形成する(第17工程)。
次に、図24に示すように、例えばTEOS膜等のシリコン酸化膜による第3の絶縁膜26をトレンチ4内に埋込み、シリコン窒化膜に対して高選択性を有する条件下で第3の絶縁膜26をウェットエッチング処理することにより、第3の絶縁膜26の上面をシリコン基板1aの表面部1a付近までエッチバックする。
次に、図25に示すように、シリコン酸化膜に対して高選択性を有する条件下でシリコン窒化膜20をウェットエッチング処理する。このシリコン窒化膜20のエッチング処理は、この上に積層される金属膜の第6の導電膜18との接触性を良化するために行われる処理である。尚、これまでの処理工程を行うことにより、シリコン窒化膜20の上面高さが第6の導電膜18の上面と略同一の高さとなっていればシリコン窒化膜20のエッチング処理は必ずしも必要としない。
次に、図26に示すように、バリアメタル膜21および金属膜22をスパッタ処理により形成する。次に、図27に示すように、金属膜22の上にシリコン窒化膜27を形成する。次に、図28に示すように、シリコン窒化膜27の上にレジスト(図示せず)をパターニングし、これをマスクとしてシリコン窒化膜27にホール28を形成する。このホール28の形成領域は、ワード線コンタクトCWを含む形成領域であるため、図2にワード線コンタクトCWの形成領域を示すように、トレンチ4の略中央部にホール28を形成することが望ましい。次に、図29に示すように、シリコン窒化膜27をマスクとして金属膜22およびバリアメタル膜21にホール28を形成する。
次に、図30に示すように、シリコン窒化膜27をマスクとして第4の導電膜13の上面が露出するまで第3の絶縁膜26をエッチング処理してホール28を形成する。
次に、図1に示すように、例えばd−TEOS膜による第4の側壁絶縁膜25をホール28内に等方的に形成し、この第4の側壁絶縁膜25をRIE法によりエッチング処理し第4の導電膜13の上面を露出させると共に、このトレンチ4内の第4の側壁絶縁膜25の内側にゲート配線24の材料となる不純物がドープされた多結晶シリコン等を埋込む。このような工程を経て、ゲート配線24を、第6の導電膜18やビット線BL(バリアメタル膜21および金属膜22)との間で構造的に接触することなくシリコン基板1の表面部1aの上方まで形成することができる(第18工程)。そして、シリコン窒化膜27をストッパとしてCMP法によりゲート配線24を平坦化する。
次に、図1に示すように、例えばd−TEOS膜による第4の側壁絶縁膜25をホール28内に等方的に形成し、この第4の側壁絶縁膜25をRIE法によりエッチング処理し第4の導電膜13の上面を露出させると共に、このトレンチ4内の第4の側壁絶縁膜25の内側にゲート配線24の材料となる不純物がドープされた多結晶シリコン等を埋込む。このような工程を経て、ゲート配線24を、第6の導電膜18やビット線BL(バリアメタル膜21および金属膜22)との間で構造的に接触することなくシリコン基板1の表面部1aの上方まで形成することができる(第18工程)。そして、シリコン窒化膜27をストッパとしてCMP法によりゲート配線24を平坦化する。
次に、シリコン窒化膜27を除去すると共に、金属膜22の上に層間絶縁膜23をシリコン酸化膜により形成し上面を平坦化する。次に、ワード線WLとして不純物がドープされた多結晶シリコンを積層すると共にこのワード線WLをパターン形成する。このようにして図1に示す構造を形成することができる。
特許文献1に開示されている技術を適用したとしても、上側のソース/ドレイン拡散領域を形成するときには周辺回路領域等をマスクしイオンインプランテーションにより半導体基板の表面側の全体に不純物を打ち込むため、上側のソース/ドレイン領域を形成するときのリソグラフィに係る工程数が増しコスト増を伴う。
このような製造方法によれば、トレンチ4を形成するときにハードマスク材として使用したシリコン窒化膜20を上側の第2のソース/ドレイン領域16を形成するときのマスク材としても適用しているため、縦型MOS構造のトランジスタTrを形成する工程においてリソグラフィ工程数を減少させることができる。
(第2の実施形態)
図31は、本発明の第2の実施形態を示すもので、第1の実施形態と異なるところは、トレンチの平面的な楕円形状の長径方向が縦方向および横方向に対して傾斜するように形成されているところにある。第1の実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。トレンチ4の楕円形状の長径方向が縦方向および横方向に対して傾斜するように形成されている。このように構成によれば、トレンチ4が縦方向および横方向に対して傾斜して形成されているため、トレンチ4の径を大きくすることができると共にトレンチ4の深さを前述実施形態に比較して深くすることができ、容量性能を増加させることができる。
また、セルサイズを縮小化したとしても、トレンチ4の面積を従来より大きく形成することができるため、リテンション特性(データ保持特性)を良化することができる。
図31は、本発明の第2の実施形態を示すもので、第1の実施形態と異なるところは、トレンチの平面的な楕円形状の長径方向が縦方向および横方向に対して傾斜するように形成されているところにある。第1の実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。トレンチ4の楕円形状の長径方向が縦方向および横方向に対して傾斜するように形成されている。このように構成によれば、トレンチ4が縦方向および横方向に対して傾斜して形成されているため、トレンチ4の径を大きくすることができると共にトレンチ4の深さを前述実施形態に比較して深くすることができ、容量性能を増加させることができる。
また、セルサイズを縮小化したとしても、トレンチ4の面積を従来より大きく形成することができるため、リテンション特性(データ保持特性)を良化することができる。
(第3の実施形態)
図32および図33は、本発明の第3の実施形態を示すもので、第1の実施形態と異なるところは、リソグラフィ工程のマスク合わせずれに起因してワード線コンタクトCWが平面的にトレンチ4の側面に沿うように形成されたところにある。第1もしくは第2の実施形態と同一部分については同一符号を付して説明を省略し、以下異なるところについてのみ説明を行う。
図32および図33は、本発明の第3の実施形態を示すもので、第1の実施形態と異なるところは、リソグラフィ工程のマスク合わせずれに起因してワード線コンタクトCWが平面的にトレンチ4の側面に沿うように形成されたところにある。第1もしくは第2の実施形態と同一部分については同一符号を付して説明を省略し、以下異なるところについてのみ説明を行う。
図32は、DRAM半導体記憶装置のメモリセル領域における模式的な平面図を示している。この図32に示すように、ワード線コンタクトCWの形成領域はトレンチ4の片側側面に沿うように形成されている。図33は、図32のX−X線に沿う模式的な切断面図を示している。
この図33に示すように、平面的にはトレンチ4の片側側面に沿ってゲート配線24が構成されている。このように、リソグラフィ工程のマスクずれに起因してゲート配線24がトレンチ4の中央部にゲート配線24を形成できなかったとしても、トレンチ4内にゲート配線24を構成できれば、たとえ片側側面側の第6の導電膜18が除去されたとしても、当該片側側面側の逆側の第6の導電膜18が残留しビット線BLおよび第5の導電膜15間を構造的および電気的に導通接続するため、不具合を回避することができ、歩留まりを向上することができる。
(他の実施形態)
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
イオンインプランテーション技術により不純物をイオン注入し上側の第2のソース/ドレイン領域16を形成する実施形態を示したが、これに限定されるものではなく、これらの工程に代えて、第4の導電膜13の上に第2の絶縁膜14を形成し、第2の絶縁膜14の上にトレンチ4の側面に対して構造的に接続するように第5の導電膜15を形成し、エッチバックしトレンチ4内の所定の高さまで形成すると共に例えば熱処理することにより第5の導電膜15からトレンチ4の外方に対して不純物を拡散して第2のソース/ドレイン領域16を形成するようにしても良い。この場合においても前述とほぼ同様の作用効果を得る。
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
イオンインプランテーション技術により不純物をイオン注入し上側の第2のソース/ドレイン領域16を形成する実施形態を示したが、これに限定されるものではなく、これらの工程に代えて、第4の導電膜13の上に第2の絶縁膜14を形成し、第2の絶縁膜14の上にトレンチ4の側面に対して構造的に接続するように第5の導電膜15を形成し、エッチバックしトレンチ4内の所定の高さまで形成すると共に例えば熱処理することにより第5の導電膜15からトレンチ4の外方に対して不純物を拡散して第2のソース/ドレイン領域16を形成するようにしても良い。この場合においても前述とほぼ同様の作用効果を得る。
DRAM半導体記憶装置2に適用した実施形態を示したが、これに限定されるものではなく、例えば汎用,特定用途のDRAM、混載DRAMに適用することができるし、メモリセル3を備えた他の半導体装置に適用しても良い。シリコン基板1に適用したが、他材料による半導体基板に適用してもよい。
図面中、1はシリコン基板(半導体基板)、Cはトレンチキャパシタ(キャパシタ)、Trは縦型MOSトランジスタを示す。
Claims (5)
- トレンチが形成された半導体基板と、
電極層を備え前記トレンチの底部側に前記電極層が対向して形成されたキャパシタと、
前記キャパシタの電極層に対して一方が電気的に導通接続されるソース/ドレイン領域を備えた縦型MOSトランジスタであって、前記電極層の上側に位置すると共に前記半導体基板の表層側から所定距離下方に位置するように前記トレンチの外側に前記ソース/ドレイン領域の両領域が形成された縦型MOSトランジスタとを備えたことを特徴とする半導体装置。 - 前記トレンチは、前記半導体基板の平面的に縦方向および横方向に対して配列されるように構成されると共に平面的に楕円形状に形成され、その長径方向が前記縦方向および前記横方向に対して傾斜するように形成されていることを特徴とする請求項1記載の半導体装置。
- 前記縦型MOSトランジスタは、そのゲート配線の一部が前記トレンチ内に形成されると共に当該ゲート配線が前記トレンチの平面的に中央部から前記半導体基板表面より上方に延設されていることを特徴とする請求項1または2記載の半導体装置。
- 半導体基板にトレンチを形成する第1工程と、
前記トレンチ底部側の外方に拡散層を形成する第2工程と、
前記拡散層の内側の前記トレンチ内面にキャパシタ絶縁膜を形成する第3工程と、
前記キャパシタ絶縁膜の内側に第1の導電膜を形成する第4工程と、
前記第1の導電膜上の前記トレンチ側壁に対して第1の側壁絶縁膜を形成する第5工程と、
前記第1の側壁絶縁膜の内側に第2の導電膜を形成する第6工程と、
前記第2の導電膜の上面より上方に形成された第1の側壁絶縁膜を除去する第7工程と、
前記第2の導電膜の上に前記トレンチの内面に対して構造的に接触するように第3の導電膜を形成する第8工程と、
必要に応じて熱処理することにより前記第3の導電膜から前記トレンチの外方に対して不純物を拡散し第1のソース/ドレイン領域を形成する第9工程と、
前記第3の導電膜の上に前記トレンチの内面に対して構造的に接触するように第1の層間絶縁膜を形成する第10工程と、
前記第3の絶縁膜の上の前記トレンチの内面に対して第2の側壁絶縁膜をゲート絶縁膜として形成する第11工程と、
前記第2の側壁絶縁膜の内側に第4の導電膜を形成する第12工程と、
前記第4の導電膜の上の前記半導体基板の表面部に対して下方位置における前記トレンチ外方に対してインプランテーション技術により不純物を導入し第2のソース/ドレイン領域を形成する第13工程と、
前記第4の導電膜の上の前記トレンチ内に第2の絶縁膜を形成する第14工程と、
前記第2の絶縁膜の上に前記第2のソース/ドレイン領域に対して構造的に接触するように前記トレンチ内の所定の高さまで第5の導電膜を形成する第15工程と、
前記第5の導電膜の上の前記トレンチ内側壁に対して第3の側壁絶縁膜を形成する第16工程と、
前記第5の導電膜から前記半導体基板表面より上方まで第6の導電膜を形成する第17工程と、
前記第4の導電膜から前記半導体基板表面より上方まで前記第6の導電膜に対して構造的に非接触状態でゲート配線を形成する第18工程とを備えたことを特徴とする半導体装置の製造方法。 - 前記第13工程ないし第15工程に代えて、
前記第4の導電膜の上の前記トレンチ内に第2の絶縁膜を形成する第19工程と、
前記第2の絶縁膜の上に前記トレンチの側面に対して構造的に接続するように前記トレンチ内の所定の高さまで第5の導電膜を形成する第20工程と、
前記第5の導電膜から前記トレンチの外方に対して不純物を拡散して第2のソース/ドレイン領域を形成する第21工程とを備えたことを特徴とする請求項4記載の半導体装置の製造方法。
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JP2005291232A JP2007103653A (ja) | 2005-10-04 | 2005-10-04 | 半導体装置およびその製造方法 |
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- 2005-10-04 JP JP2005291232A patent/JP2007103653A/ja active Pending
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