JP2010153509A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】筒型の下部電極の高さが高くなっても倒壊現象の発生を抑止する効果が十分に得られる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１は、内周壁及び外周壁を有する筒型の下部電極２１と、容量絶縁膜２２を介して下部電極２１の外周壁を覆う上部電極２３とを有する複数のキャパシタ２０と、下部電極２１の内周壁に囲まれた内部領域に充填される被充填部３０ａと、一部が内部領域内に位置し他の部分が内部領域外に位置するサポート膜３０とを備え、支持部３０ｂは、下部電極２１の上端部２１ｅｓにおける内周壁及び外周壁を覆うことにより、下部電極２１の上端部２１ｅｓを両側から挟む。
【選択図】図１

Description

本発明は半導体装置およびその製造方法に関し、特に、メモリセル内のキャパシタの下部電極が筒型である半導体装置およびその製造方法に関する。

半導体装置の微細化の進展に伴い、ＤＲＡＭ（Dynamic Random Access Memory）素子を構成するメモリセルの面積が縮小している。そのため、メモリセルを構成するキャパシタの占有面積が制限され、電極面積に比例する静電容量の確保が難しくなっている。

これに関して、電極面積を十分に確保するために、キャパシタを立体形状に形成する技術が知られている（例えば特許文献１，２参照。）。この技術では、キャパシタの下部電極を筒（cylinder）形状とし、その外側に、絶縁体を介して上部電極を配置する。こうすることで、少ない占有面積で十分な電極面積を確保することが可能となる。

ところで、キャパシタの製造工程には、絶縁体に開口部を設けてその内壁に下部電極を形成し、その後絶縁体を除去し、下部電極の外壁を露出させる工程が含まれる。その際、下部電極を支える材料がなくなるため、下部電極が折れて隣接する他のキャパシタの下部電極と接触し、短絡してしまうという現象（倒壊現象）が起きる場合がある。特に、メモリセルの面積を小さくするために下部電極の内径をより小さくしたり、電極面積を確保するために下部電極の高さをより高くすると、この倒壊現象が起きやすくなる。そこで特許文献１，２では、この倒壊現象の発生を抑止するために、隣接する下部電極間にサポート膜が配置されている。
特開２００３−２９７９５２号公報 特開２００３−１４２６０５号公報

しかしながら、上記従来のサポート膜には、特に下部電極の高さをある程度以上の高さとした場合、被充填部と支持部の接続部の接続強度が不足し、倒壊現象の発生を抑止する効果が十分に得られないという問題がある。つまり、絶縁膜除去のためのエッチングを行う際、サポート膜も全くエッチングされないわけではなく、徐々にエッチングされるため、接続強度が低下する。加えて、下部電極の高さが高くなるに従って上記エッチング時間を長くする必要があるため、下部電極の高さが高くなるほど接続強度の低下がより顕著になる。

したがって、筒型の下部電極の高さが高くなっても倒壊現象の発生を抑止する効果が十分に得られる技術が望まれている。

本発明による半導体装置は、内周壁及び外周壁を有する筒型の下部電極と、容量絶縁膜を介して前記下部電極の前記外周壁を覆う上部電極とを有する複数のキャパシタと、前記下部電極の前記内周壁に囲まれた内部領域に充填される被充填部と、一部が前記内部領域内に位置し他の部分が前記内部領域外に位置する支持部とを有するサポート膜とを備え、前記支持部は、前記下部電極の上端部における前記内周壁及び前記外周壁を覆うことにより、前記下部電極の前記上端部を両側から挟むことを特徴とする。

本発明による半導体装置の製造方法は、絶縁膜に複数の開口部を形成する第１の工程と、前記開口部の内壁に、内周壁及び外周壁を有する筒型の下部電極を形成する第２の工程と、前記絶縁膜をエッチバックすることにより、前記下部電極の上端部を前記絶縁膜の表面から突出させ、これにより前記上端部における前記内周壁及び前記外周壁を露出させる第３の工程と、少なくとも前記上端部における前記内周壁及び前記外周壁を覆うサポート膜を形成する第４の工程と、前記絶縁膜を除去する第５の工程と、容量絶縁膜を介して前記下部電極の前記外周壁を覆う上部電極を形成する第６の工程と、を備えることを特徴とする。

また、本発明の他の一側面による半導体装置の製造方法は、絶縁膜上に第１のサポート膜を形成する第１の工程と、前記第１のサポート膜及び前記絶縁膜を貫通する複数の開口部を形成する第２の工程と、前記開口部の内壁に、内周壁及び外周壁を有する筒型の下部電極を形成する第３の工程と、少なくとも前記上端部における前記内周壁を覆い、前記第１のサポート膜と一体に構成される第２のサポート膜を形成する第４の工程と、前記絶縁膜を除去する第５の工程と、容量絶縁膜を介して前記下部電極の前記外周壁を覆う上部電極を形成する第６の工程と、を備えることを特徴とする。

このように、本発明によれば、サポート膜が下部電極の上端部を両側から挟むので、湿式エッチングを行っても、被充填部と支持部が強固に接続された状態を保つことができる。したがって、筒型の下部電極の高さが高くなっても倒壊現象の発生を抑止する効果が十分に得られる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の第１の実施の形態による半導体装置１の断面図である。なお、半導体装置１はＤＲＡＭ（Dynamic Random Access Memory）である。

図１に示すように、半導体装置１は、所定濃度のＰ型不純物を有するシリコン（Ｓｉ）製の半導体基板２を有する。この半導体基板２には、シリコン酸化膜（ＳｉＯ_２）などの絶縁膜により構成される素子分離領域３が複数埋設されている。この素子分離領域３はＳＴＩ（Shallow Trench Isolation）法による絶縁分離を実現するためのものであり、素子分離領域３に挟まれた領域（活性領域Ｋ）は、素子分離領域３によって隣接する活性領域Ｋ（後述する図２に示す。）と絶縁分離されている。なお、半導体装置１は、１つの活性領域Ｋ内に２つのメモリセルを有している。

活性領域Ｋ内の中央部と両端部では、半導体基板２の表面にそれぞれＮ型不純物の拡散層４ａ，４ｂが設けられている。中央部の拡散層４ａと両端部の拡散層４ｂの間にはそれぞれ、表面に絶縁膜５ａが形成された溝部５が設けられ、各溝部５内にはワード線ＷＬが埋め込まれている。ワード線ＷＬは多結晶シリコン膜と金属膜との多層膜により形成され、上部は半導体基板２の上面から突出している。なお、各素子分離領域３の上側にはダミーワード線ＷＬ_ｄが形成されている。

各ワード線ＷＬ及び各ダミーワード線ＷＬ_ｄの上面には、窒化シリコン（Ｓｉ_３Ｎ_４）などの絶縁体により構成される絶縁膜６ａが形成されている。また、各ワード線ＷＬの半導体基板２の上面から突出した部分、各ダミーワード線ＷＬ_ｄの側面、及び各絶縁膜６ａの側面には、窒化シリコンなどの絶縁体により構成されるサイドウォール絶縁膜６ｂが形成されている。

各ワード線ＷＬの間には、リンを含有した多結晶シリコンなどの導体により構成される基板コンタクトプラグ７ａが設けられる。同様に、各ワード線ＷＬと各ダミーワード線ＷＬ_ｄの間にも、リンを含有した多結晶シリコンなどの導体により構成される基板コンタクトプラグ７ｂが設けられる。各基板コンタクトプラグ７ａ，７ｂの下面は、対応する拡散層４ａ，４ｂの上面と接触している。

絶縁膜６ａ，６ｂ及び基板コンタクトプラグ７ａ，７ｂの上面はフラットに構成され、その上には第１の層間絶縁膜８が形成されている。第１の層間絶縁膜８の上には、基板コンタクトプラグ７ａの真上に当たる位置に、窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜により構成されるビット線ＢＬが形成されている。また、第１の層間絶縁膜８の上側の全面には、ビット線ＢＬを覆うようにして第２の層間絶縁膜９が形成されている。

ここで、半導体装置１の平面構造について説明しておく。図２は、半導体装置１の平面構造の概略を示す模式図である。同図は、図１のＡ−Ａ'線断面を含む平面図に、ビット線ＢＬ及び活性領域Ｋを加えて描画したものである。なお、図１は、同図のＢ−Ｂ'線断面図に相当する。

図２に示すように、ビット線ＢＬとワード線ＷＬとは、互いに直交する方向に延設されている。ビット線ＢＬは、図示したＹ方向に所定間隔で複数配置されており、各ビット線ＢＬは折れ線形状（湾曲形状）でＸ方向に延設されている。一方、ワード線ＷＬは、図示したＸ方向に所定間隔で複数配置されている。ただし、２本おきにダミーワード線ＷＬ_ｄによって置き換えられている。各ワード線ＷＬ及び各ダミーワード線ＷＬ_ｄは直線形状でＹ方向に延設されている。

活性領域Ｋは細長い短冊状の領域であり、隣接する２本のワード線ＷＬを跨いで配置される。また、活性領域Ｋは、その中央付近で活性領域Ｋとビット線ＢＬとが交差するよう、Ｘ方向に対して傾いて設けられている。活性領域Ｋは多数設けられており、Ｘ方向及びＹ方向に所定間隔で配置されている。隣接する活性領域Ｋは、上述した素子分離領域３によって絶縁分離される。

なお、活性領域Ｋの配列は、図２に示す活性領域Ｋの配列例に限定されるものではない。例えば、一般的なトランジスタに適用される形状の活性領域を用いる場合にも本発明は適用可能である。

図１に戻る。第１の層間絶縁膜８には、基板コンタクトプラグ７ａに対応する位置に貫通孔が設けられ、その内部に、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）などを積層した積層膜により構成されるビット線コンタクトプラグ１０が埋め込まれている。ビット線コンタクトプラグ１０は、上面でビット線ＢＬと接触・導通し、下面で基板コンタクトプラグ７ａと接触・導通している。これにより、ビット線ＢＬと拡散層４ａとが導通しており、基板コンタクトプラグ７ａ及びビット線コンタクトプラグ１０は、ビット線ＢＬと半導体基板２とを接続するための基板コンタクト部Ｌａとして機能する。

層間絶縁膜８及び９には、各基板コンタクトプラグ７ｂに対応する位置にそれぞれ貫通孔が設けられ、それらの内部にはそれぞれ、容量コンタクトプラグ１１が埋め込まれている。容量コンタクトプラグ１１も、チタン及び窒化チタンの積層膜からなるバリア膜上にタングステンなどを積層した積層膜によって構成されている。第２の層間絶縁膜９の上面には、各容量コンタクトプラグ１１に対応する位置に、窒化タングステン（ＷＮ）及びタングステンからなる積層膜により構成される容量コンタクトパッド１２が形成されている。容量コンタクトプラグ１１は、その上面で対応する容量コンタクトパッド１２と接触・導通し、その下面で対応する基板コンタクトプラグ７ｂと接触・導通している。これにより、容量コンタクトパッド１２と対応する拡散層４ｂとが導通しており、基板コンタクトプラグ７ｂ及び容量コンタクトプラグ１１は、容量コンタクトパッド１２と半導体基板２とを接続するための基板コンタクト部Ｌｂとして機能する。

再度図２を参照し、基板コンタクト部Ｌａ，Ｌｂの平面的な位置について説明する。同図に示すように、基板コンタクト部Ｌａは活性領域Ｋのほぼ中央、２本のワード線ＷＬの間に設けられている。一方、基板コンタクト部Ｌｂは活性領域Ｋの両端部、すなわちワード線ＷＬとダミーワード線ＷＬ_ｄの間に設けられている。

図１に戻る。第２の層間絶縁膜９の上側の全面には、各容量コンタクトパッド１２を覆うようにして第３の層間絶縁膜１３が形成されている。各容量コンタクトパッド１２上には、筒型の下部電極２１を有するキャパシタ２０が形成されており、下部電極２１は第３の層間絶縁膜１３を貫通し、対応する容量コンタクトパッド１２と接触・導通している。なお、下部電極２１の高さ方向は半導体装置１の積層方向と一致しており、下部電極２１は下端（容量コンタクトパッド１２との接触端）が閉じられた筒型の形状を有している。また、下部電極２１は、窒化チタンなどの金属膜により構成される。また、下部電極２１は筒型であるが、その高さ方向に垂直な面での断面は、円形や矩形など種々の形状を取り得る。

下部電極２１の外側には、酸化ハフニウム（ＨｆＯ_２）、酸化ジルコニウム（ＺｒＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）、又はこれらの積層体などの高誘電体膜により構成される薄い容量絶縁膜２２が形成され、さらにその外側には上部電極２３が形成されている。上部電極２３は、第３の層間絶縁膜１３の上側の全面に、各キャパシタ２０及び後述するサポート膜３０を覆うようにして設けられている。なお、上部電極２３も、窒化チタンなどの金属膜により構成される。

下部電極２１の内周壁２１ｉｗに囲まれた内部領域２１ｉｓには、窒化シリコンなどの絶縁体により構成されるサポート膜３０が充填される（被充填部３０ａ）。サポート膜３０はさらに、一部が内部領域２１ｉｓ内に位置し、他の部分が内部領域２１ｉｓ外に位置する支持部３０ｂを有している。支持部３０ｂは、被充填部３０ａと一体に構成されるとしもに所定方向に延在し、隣接するキャパシタ２０の被充填部３０ａを互いに接続（連結）している。また、図示していないが、支持部３０ｂはメモリセル領域の端部まで延在して配置されている。以上の構成により、支持部３０ｂは、下部電極２１を支持する機能を有する。

半導体装置１は、この支持部３０ｂの構造に特徴を有する。すなわち、図１に示すように、支持部３０ｂは、下部電極２１の上端部２１ｅｓにおける内周壁２１ｉｗ及び外周壁２１ｏｗを覆うことにより、上端部２１ｅｓを両側から挟んでいる。これにより、後述する湿式エッチングの工程で下部電極２１の外壁を露出させる際、被充填部３０ａと支持部３０ｂとが強固に接続された状態を保つことができる。この点に関しては、後に半導体装置１の製造工程を説明する際に、より詳しく説明する。

図３は、図２と同様、半導体装置１の平面構造の概略を示す模式図である。ただし、図３は、下部電極２１及びサポート膜３０の上面図に、ビット線ＢＬ、ワード線ＷＬ（ダミーワード線ＷＬ_ｄを含む。）、及び活性領域Ｋを描き入れたものである。また、一部の下部電極２１については上端部２１ｅｓも図示している。

図３に示すように、支持部３０ｂは、ビット線ＢＬと同様にＹ方向に所定間隔で複数配置されており、各支持部３０ｂは直線形状（矩形形状）となっている。各被充填部３０ａは円形であり、その半分がいずれかの支持部３０ｂの真下に位置し、支持部３０ｂと接続するよう配置されている。

なお、支持部３０ｂの形状および延在する方向は、図３に示した矩形形状に限定されるものではない。また、各被充填部３０ａのちょうど半分が支持部３０ｂと接続していなければならないわけではなく、少なくとも一部分が支持部３０ｂと接続していればよい。各被充填部３０ａの上面全面が支持部３０ｂと接続していてもよいし、被充填部３０ａごとに支持部３０ｂとの接続面の形状が異なっていてもよい。キャパシタの下部電極２１を確実に支持部３０ｂで保持するためには、下部電極２１の外周壁２１ｏｗの円周（側面全周）に対して連続して１／４以上の円周長にて支持部３０ｂと外周壁２１ｏｗが接触する構造とすることが望ましい。

また、図３には示していないが、キャパシタ２０が形成されるのはメモリセルを形成する領域のみである。他の領域ではキャパシタ２０は形成されず、第３の層間絶縁膜１３上には酸化シリコンなどで構成される層間絶縁膜（図示せず）が形成される。

図１に戻る。上部電極２３の上側の全面には、第４の層間絶縁膜１４が形成されている。第４の層間絶縁膜１４の上面には、アルミニウム（Ａｌ）又は銅（Ｃｕ）により構成される配線層１５が形成され、さらに第４の層間絶縁膜１４の上側の全面には、配線層１５を覆うようにして表面保護膜１６が形成されている。

次に、以上の構成を有する半導体装置１の動作について説明する。

半導体装置１では、拡散層４ａ，４ｂ、ワード線ＷＬ、絶縁膜５ａはＭＯＳトランジスタとして機能する。具体的には、ワード線ＷＬがゲート電極、絶縁膜５ａがゲート絶縁膜、拡散層４ａ，４ｂがソース・ドレイン領域として機能する。一方のワード線ＷＬが活性化されていると、活性化されているワード線ＷＬの付近の半導体基板２内に反転層が生じ、対応する拡散層４ａ，４ｂの間が導通する。これにより、ビット線ＢＬとキャパシタ２０が接続されるため、ビット線ＢＬを介した電荷の授受を行うことができる。

次に、半導体装置１の製造方法について、図４〜１４を参照しながら説明する。

まず、図４に示すように、Ｐ型不純物がドープされたシリコンからなる半導体基板２を用意し、異方性エッチングによって溝部５０を形成する。そして、溝部５０の中にシリコン酸化膜などの絶縁膜を埋設することで、素子分離領域３を形成する。これにより、活性領域Ｋを区画する（ＳＴＩ法）。

次に、図５に示すように、活性領域Ｋ内に、マスクパターンを用いる異方性エッチングによって溝部５を形成する。そして、熱酸化法により半導体基板２のシリコン表面を酸化することにより、溝部５の内表面に酸化シリコンの絶縁膜５ａを形成する。絶縁膜５ａの膜厚は４ｎｍ程度とすることが好適である。なお、絶縁膜５ａとして、酸化シリコンと窒化シリコンの積層膜や、Ｈｉｇｈ−Ｋ膜（高誘電体膜）を使用してもよい。

次に、溝部５の内部（絶縁膜５ａ上）に、モノシラン（ＳｉＨ_４）及びフォスヒン（ＰＨ_３）を原料ガスとするＣＶＤ（Chemical Vapor Deposition）法により、Ｎ型不純物（リンなど）を含有する多結晶シリコン膜５１を堆積する。この際に、多結晶シリコン膜５１の膜厚は、溝部５の内部が完全に充填されるような膜厚に設定する。なお、ここで堆積する多結晶シリコン膜５１は、Ｎ型不純物を含有しない膜としてもよい。この場合、後の工程で、イオン注入法を用いて多結晶シリコン膜５１にＮ型不純物を導入する。

次に、半導体基板２上に、スパッタリング法によって、タングステン、窒化タングステン、又はタングステンシリサイドなどの高融点金属からなる金属膜５２を堆積する。金属膜５２の膜厚は５０ｎｍ程度とすることが好適である。なお、以上のようにして形成した多結晶シリコン膜５１及び金属膜５２は、後の工程でワード線ＷＬ及びダミーワード線ＷＬ_ｄに形成される。

次に、金属膜５２上に、モノシランとアンモニア（ＮＨ_３）を原料ガスとするプラズマＣＶＤ法により、窒化シリコンからなる絶縁膜６ａを堆積する。絶縁膜６ａの膜厚は７０ｎｍ程度とすることが好適である。

ここまでの工程が完了したら、絶縁膜６ａ上にフォトレジスト（図示せず）を塗布し、所定のマスクパターンを用いるフォトリソグラフィ法により、ワード線ＷＬ及びダミーワード線ＷＬ_ｄ形成用のフォトレジストパターン（図示せず）を形成する。そして、このフォトレジストパターンをマスクとする異方性エッチングにより、まず絶縁膜６ａをエッチングする。絶縁膜６ａのエッチングが完了したら、フォトレジストパターンを除去し、今度は絶縁膜６ａをハードマスクとして金属膜５２及び多結晶シリコン膜５１をエッチングし、ワード線ＷＬ及びダミーワード線ＷＬ_ｄを形成する。

次に、図６に示すように、Ｎ型不純物としてのリンのイオン注入を行い、半導体基板２の露出面（ワード線ＷＬ及びダミーワード線ＷＬ_ｄが形成されていない面）に、不純物拡散層４ａ，４ｂを形成する。この後、ＣＶＤ法により、全面に窒化シリコン膜を２０〜５０ｎｍ程度の厚さに堆積する。そして、エッチバックを行うことにより、ワード線ＷＬ及びダミーワード線ＷＬ_ｄの側壁にサイドウォール絶縁膜６ｂを形成する。

ここまでの工程が完了したら、ＣＶＤ法を用いて、絶縁膜６ａ，６ｂを覆うように、酸化シリコンなどからなる層間絶縁膜（図示せず）を堆積する。そして、絶縁膜６ａをストッパーとしてＣＭＰ（Chemical Mechanical Polishing）法により図示しない層間絶縁膜の研磨を行う。これにより、ワード線ＷＬ及びダミーワード線ＷＬ_ｄの形成工程に由来して生じている凹凸が平坦化される。

次に、図７に示すように、基板コンタクトプラグ７ａ，７ｂを形成する。具体的には、まず、上記工程で堆積した層間絶縁膜（図示せず）に対し、フォトレジストで形成したパターンをマスクとするエッチングを行う。これにより、基板コンタクトプラグ７ａ，７ｂを形成すべき位置（図２に示した基板コンタクト部Ｌａ，Ｌｂの位置）に開口部を形成する。なお、この開口部は、窒化シリコンで形成されている絶縁膜６ａ、６ｂを利用することで、セルフアラインにてワード線ＷＬ及びダミーワード線ＷＬ_ｄの間に設けることができる。この後に、ＣＶＤ法にてリンを含有した多結晶シリコン膜を堆積し、さらにＣＭＰ法にて研磨を行い、絶縁膜６ａなどの上に堆積した多結晶シリコン膜を除去する。以上の工程により、開口部内に充填された多結晶シリコン膜からなる基板コンタクトプラグ７ａ，７ｂが形成される。

次に、ＣＶＤ法により、絶縁膜６ａ及び基板コンタクトプラグ７ａ，７ｂを覆うように、酸化シリコンからなる第１の層間絶縁膜８を形成する。このとき、第１の層間絶縁膜８の膜厚は６００ｎｍ程度とすることが好適である。その後、ＣＭＰ法により、第１の層間絶縁膜８の表面を、例えば３００ｎｍ程度の厚みになるまで研磨して平坦化する。

次に、図８に示すように、基板コンタクトプラグ７ａの位置（図２に示した基板コンタクト部Ｌａの位置）に、第１の層間絶縁膜８を貫通する開口部（コンタクトホール）５３を形成し、基板コンタクトプラグ７ａの表面を露出させる。そして、チタン及び窒化チタンの積層膜からなるバリア膜上にタングステンなどを積層した積層膜で開口部５３の内部を充填し、さらに表面をＣＭＰ法を用いて研磨することにより、ビット線コンタクトプラグ１０を形成する。この後に、ビット線コンタクトプラグ１０と接続するように、ビット線ＢＬを形成する。そしてさらに、ビット線ＢＬを覆うように、酸化シリコン等で第２の層間絶縁膜９を形成する。

次に、図９に示すように、基板コンタクトプラグ７ｂの位置（図２に示した基板コンタクト部Ｌｂの位置）に、層間絶縁膜８及び９を貫通する開口部（コンタクトホール）５４を形成し、基板コンタクトプラグ７ｂの表面を露出させる。そして、チタン及び窒化チタンの積層膜からなるバリア膜上にタングステンなどを積層した積層膜で開口部５４の内部を充填し、さらに表面をＣＭＰ法を用いて研磨することにより、容量コンタクトプラグ１１を形成する。

次に、第２の層間絶縁膜９上に、タングステンを含む積層膜を用いて容量コンタクトパッド１２を形成する。この容量コンタクトパッド１２は、容量コンタクトプラグ１１と導通するよう配置するとともに、後に形成するキャパシタ２０の下部電極２１（図１）の底部のサイズよりも大きいサイズとする。そして、容量コンタクトパッド１２を覆うように、窒化シリコンを用いて第３の層間絶縁膜１３を堆積する。第３の層間絶縁膜１３の膜厚は６０ｎｍ程度とすることが好適である。

次に、図１０に示す層間絶縁膜４０を堆積する。この層間絶縁膜４０は、フッ酸（ＨＦ）に対するエッチングレートが比較的高い絶縁体、例えば酸化シリコンにより構成する。また、層間絶縁膜４０の膜厚は２μｍ程度とすることが好適である。そして、異方性ドライエッチングにより、キャパシタ２０の下部電極２１（図１，図３）を形成する位置に複数の開口部５５を形成し、容量コンタクトパッド１２の表面の一部を露出させる。

開口部５５を形成したら、その内壁に、内周壁２１ｉｗ及び外周壁２１ｏｗを有する筒型の下部電極２１を形成する。具体的には、開口部５５の内部を完全には充填しない膜厚で窒化チタンを堆積する。このとき層間絶縁膜４０上に堆積した分は、ドライエッチングまたはＣＭＰ法によって除去する。その際に、開口部５５内部の窒化チタン（下部電極２１となるもの）を保護するために、フォトレジスト膜などを開口部５５内に充填しておいてもよい。その場合、層間絶縁膜４０上の窒化チタンを除去した後に、内部保護のために充填していた膜も除去する。なお、下部電極２１の材料としては窒化チタン以外の金属膜も使用可能である。

次に、図１１に示すように、フッ酸（ＨＦ）を用いた湿式エッチングにより、層間絶縁膜４０をエッチバックし、表面の一部（膜厚４０〜１００ｎｍ程度）を除去する。これにより、下部電極２１の上端部２１ｅｓを層間絶縁膜４０の表面から突出させる。

次に、図１２に示すように、下部電極２１の内部領域２１ｉｓ及び層間絶縁膜４０の上面にサポート膜３０を堆積させる。このサポート膜３０は、フッ酸（ＨＦ）に対するエッチングレートが比較的低い絶縁体、例えば窒化シリコンにより構成する。下部電極２１の内部領域２１ｉｓに堆積したサポート膜３０の大部分は、被充填部３０ａを構成する。

以上のようにしてサポート膜３０を堆積させたら、次に、図１３に示すようにサポート膜３０の上部をパターニングし、所定方向（図３に示したＸ方向）に延在する支持部３０ｂを形成する。このパターンニングには、異方性ドライエッチングを用いることが好適である。具体的には、図３に示した形状の支持部３０ｂが残るようにフォトレジストでマスクパターンを形成し、サポート膜３０をエッチングする。

ここで、上述したように、支持部３０ｂは、下部電極２１の上端２１ｅｓを両側から挟んでいる。本実施の形態では、これは、図１１を参照しながら説明したように、湿式エッチングにより層間絶縁膜４０をエッチバックし、表面の一部を除去することによって実現されている。

次に、図１４に示すように、フッ酸（ＨＦ）を用いた湿式エッチングにより層間絶縁膜４０を除去して、下部電極２１の外壁を露出させる。この際、サポート膜３０と同じ材料、具体的には窒化シリコンで形成されている第３の層間絶縁膜１３はストッパー膜として機能し、下層に位置する素子などがエッチングされるのを防止する。なお、サポート膜３０の上部をパターニングして支持部３０ｂを形成する際、メモリセル領域以外の領域ではサポート膜３０を残すようにすることが好適である。こうすることで、層間絶縁膜４０除去のための湿式エッチングの際、メモリセル領域以外の領域がフッ酸（ＨＦ）により浸食されることを防止することができる。

この湿式エッチングでは、サポート膜３０も徐々にエッチングされる。すなわち、上述したように、サポート膜３０の材料はフッ酸（ＨＦ）に対するエッチングレートが比較的低い絶縁体であり、フッ酸（ＨＦ）に対するエッチングレートが比較的高い絶縁体で構成される層間絶縁膜４０に比べるとエッチングされる割合は少ないものの、サポート膜３０も全くエッチングされないわけではなく徐々にエッチングされる。

しかしながら、サポート膜３０の支持部３０ｂは、下部電極２１の上端２１ｅｓを両側から挟む構造を備えているので、比較的長時間の湿式エッチングにおいても、支持部３０ｂと被充填部３０ａとが強固に固着された状態が保たれる。したがって、半導体装置１では、製造工程の途中で図１４の状態（層間絶縁膜４０が除去されて筒型の下部電極２１の外壁が露出した状態）になったときに、下部電極２１が倒壊してしまうことを防止することが可能になっている。

次に、図１に示すように、下部電極２１の露出面を覆う容量絶縁膜２２を形成し、さらに窒化チタンなどにより構成される上部電極２３を形成する。具体的には、容量絶縁膜２２の表面を覆うように窒化チタンを薄膜状に形成した後に、隣接する下部電極２１の間の空隙を充填するように、不純物を導入した多結晶シリコン膜を堆積することで上部電極２３を形成する。電気抵抗低減のために、上部電極２３を構成する多結晶シリコン膜上に、さらにタングステン等の金属膜を積層した構造としてもよい。これにより、下部電極２１と上部電極２３によって容量絶縁膜２２を挟む構造が完成し、キャパシタ２０が形成される。

この後、酸化シリコンなどからなる第５の第４の層間絶縁膜１４を形成する。そして、図示していないが、第４の層間絶縁膜１４に開口を設けて、その内部に上部電極２３に接続する引き出し用コンタクトプラグを形成する。この引き出し用コンタクトプラグは、上部電極２３に電位（プレート電位）を与えるために用いるものである。そして、第４の層間絶縁膜１４の上面に、アルミニウム（Ａｌ）や銅（Ｃｕ）などで配線層１５を形成し、さらに、表面の保護膜１６を酸窒化シリコン（ＳｉＯＮ）等で形成すれば、半導体装置１のメモリセル領域が完成する。

以上説明したように、本実施の形態による半導体装置１によれば、層間絶縁膜４０除去のための湿式エッチングの後も、支持部３０ｂと被充填部３０ａとが強固に固着された状態が保たれる。したがって、下部電極２１の倒壊現象の発生を抑止できる。したがって、メモリセルの微細化が進んでも、セルキャパシタの静電容量を確保することが可能になり、大容量でデータ保持特性（リフレッシュ特性）に優れたＤＲＡＭを製造することが可能になる。

なお、半導体装置１では、下部電極２１の内部領域２１ｉｓはサポート膜３０で充填されるため、下部電極２１の内周壁２１ｉｗの表面（内表面）の全体を電極として用いることはできない。そのため、内表面をも電極として用いる場合に比べるとキャパシタ２０の静電容量は減少するが、支持部３０ｂと被充填部３０ａとが強固に固着されていることにより下部電極２１の高さをより高くすることができるので、内表面を電極として用いないことによる静電容量の減少分を、外表面の表面積の増加により補うことが可能になる。

以上、本発明の第１の実施の形態による半導体装置１について説明したが、半導体装置１には種々の変形例が考えられる。以下、そのうちのひとつについて、詳しく説明する。

図１１を参照して説明したように、上記実施の形態では、下部電極２１の上端部分を層間絶縁膜４０の表面から突出させるために湿式エッチングを用いたが、下部電極２１を形成する際に堆積させる窒化チタンを除去するためにドライエッチングを用い、そのオーバーエッチングにより、下部電極２１の上端部分を層間絶縁膜４０の表面から突出させることとしてもよい。なお、その際には、窒化チタンを概ね除去できた段階でガス条件などを変更することで、層間絶縁膜４０の除去を効率よく行うことが可能になる。このようにすることで、湿式エッチングの工程を１つ省略できるので、製造工程数を減らして、効率よく半導体装置１を製造することが可能になる。

次に、本発明の第２の実施の形態による半導体装置１について説明する。本実施の形態による半導体装置１は、その製造工程の一部が、第１の実施の形態による半導体装置１と異なっている。具体的には、サポート膜の形成方法が異なっている。以下、図１５〜１９を参照しながら、相違点を中心に説明する。

まず、図１５に示すように、層間絶縁膜４０までを第１の実施形態（図１０の途中）と同様に形成した後、層間絶縁膜４０の上面に窒化シリコンからなる第１のサポート膜３１（膜厚４０〜１００ｎｍ程度）を形成する。

次に、図１６に示すように、異方性ドライエッチングにより、第１のサポート膜３１及び層間絶縁膜４０を貫通する複数の開口部５５を形成し、容量コンタクトパッド１２の表面の一部を露出させる。そして、第１の実施の形態と同様にして、開口部５５の内壁に、内周壁２１ｉｗ及び外周壁２１ｏｗを有する筒型の下部電極２１を形成する。こうして形成された下部電極２１の上端部２１ｅｓにおける外周壁２１ｏｗは、第１のサポート膜３１によって覆われている。

次に、図１７に示すように、下部電極２１の内部領域２１ｉｓ及び層間絶縁膜４０の上面に、窒化シリコンからなる第２のサポート膜３２を堆積させる。これにより、下部電極２１の上端面ｅｆは、第１のサポート膜３１と第２のサポート膜３２との境界面３１ｂｓと同一平面を構成する。また、下部電極２１の内部領域２１ｉｓに堆積した第２のサポート膜３２の大部分は、被充填部３２ａとなる。また、下部電極２１の上端部２１ｅｓにおける内周壁２１ｉｗは、第２のサポート膜３２によって覆われることになる。したがって、下部電極２１の上端部２１ｅｓは、第１及び第２のサポート膜３１、３２によって両側から挟まれることになる。

その後、図１８に示すように、異方性ドライエッチングにてサポート膜３１、３２のパターニングを行い、支持部３２ｂを形成する。こうして形成された支持部３２ｂは、下部電極２１の上端２１ｅｓを両側から挟んでいる。なお、支持部３２ｂは第１及び第２のサポート膜３１、３２の２層構造となっている。支持部３２ｂの配置パターンは、第１の実施の形態による支持部３０ｂと同様である。なお、サポート膜３１、３２は共に窒化シリコンから形成されているために一体化している。図１８などでは境界を明示しているが、実際には、境界面が図示したように明確になっているわけではない。

そして、図１９に示すように、フッ酸を用いた湿式エッチングにより層間絶縁膜４０を除去して、下部電極２１の外壁を露出させる。以降の工程は、第１の実施の形態と同様である。

以上説明したように、本実施の形態による半導体装置１によっても、第１の実施の形態による半導体装置１と同様に、層間絶縁膜４０除去のための湿式エッチングの後も、支持部３０ｂと被充填部３０ａとが強固に固着された状態が保たれる。したがって、下部電極２１の倒壊現象の発生を抑止できる。また、第１の工程では必要であった層間絶縁膜４０のエッチバック工程が不要となる。

次に、本発明の第３の実施の形態による半導体装置１について説明する。本実施の形態による半導体装置１は、キャパシタの下部電極が２段構造になっている点で、第１の実施の形態による半導体装置１と異なっている。以下、図２０〜２３を参照しながら、相違点を中心に説明する。なお、図２０〜２３では、容量コンタクトパッド１２より下層に位置する部分については図示を省略している。

まず、図２０に示すように、サポート膜３０の支持部３０ｂの形成までを第１の実施形態（図１３）と同様に行った後、層間絶縁膜４０及び支持部３０ｂの上に、酸化シリコンなどからなる層間絶縁膜４１（膜厚２μｍ程度）を形成する。

次に、図２１に示すように、異方性ドライエッチングにより、１層目の下部電極である下部電極２１と対応する位置に層間絶縁膜４１を貫通する開口部５６を形成し、下部電極２１及びサポート膜３０の一部を露出させる。なお、この異方性ドライエッチングによっても開口部５６下部に位置するサポート膜３０が適切に残存するよう、層間絶縁膜４１を構成する酸化シリコンとサポート膜３０を構成する窒化シリコンの、ドライエッチングでの選択比を調節する必要がある。

その後、第１の実施の形態で下部電極２１を形成したときと同様の工程により、開口部５６の内壁に、２層目の下部電極である下部電極２４を形成する。下部電極２１と２４とは一部が接触しており、１つの下部電極として機能する。

次に、図２２に示すように、第１の実施の形態でサポート膜３０を堆積・形成したときと同様の工程により、下部電極２４の内部及び層間絶縁膜４１上に窒化シリコンからなるサポート膜３３を堆積させ、下部電極２４の内部に充填される被充填部３３ａと、所定方向に延在する支持部３３ｂとを形成する。

そして、図２３に示すように、フッ酸を用いた湿式エッチングにより層間絶縁膜４０，４１を除去して下部電極２１、２４の外壁を露出させ、さらに第１の実施の形態と同様にして、容量絶縁膜２２および上部電極２３を形成する。

以上説明したように、本実施の形態による半導体装置１では、下部電極が２段積層した構造となっている。したがって、キャパシタの静電容量をより大きく確保することが可能になっている。また、下部電極２１、２４がともにサポート膜によって支持されているので、１段構造のままで下部電極の高さを高くした場合に比べ、下部電極の倒壊現象の発生の抑止力が向上する。

なお、本実施の形態では下部電極を２段構造としたが、３段以上の下部電極を積層した構造としてもよいのは勿論である。

以上、本発明の好ましい実施の形態について説明したが、本発明はこうした実施の形態に何等限定されるものではなく、本発明が、その要旨を逸脱しない範囲において、種々なる態様で実施され得ることは勿論である。

例えば、上記各実施の形態では、溝型のゲート電極（ワード線ＷＬ）を有するＭＯＳトランジスタを用いたが、プレーナ型のＭＯＳトランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したＭＯＳトランジスタを用いる半導体装置にも、本発明は適用可能である。

本発明の第１の実施の形態による半導体装置の断面図である。 本発明の第１の実施の形態による半導体装置の平面構造の概略を示す模式図である。 本発明の第１の実施の形態による半導体装置の平面構造の概略を示す模式図である。 本発明の第１の実施の形態による半導体装置の製造方法の一工程（素子分離領域３の形成）の説明図である。 本発明の第１の実施の形態による半導体装置の製造方法の一工程（溝部５の形成〜ワード線ＷＬ及びダミーワード線ＷＬ_ｄの形成）を示す断面図である。 本発明の第１の実施の形態による半導体装置の製造方法の一工程（不純物拡散層４ａ，４ｂの形成〜絶縁膜６ａの上面の露出）を示す断面図である。 本発明の第１の実施の形態による半導体装置の製造方法の一工程（基板コンタクトプラグ７ａ，７ｂの形成〜第１の層間絶縁膜８の形成）を示す断面図である。 本発明の第１の実施の形態による半導体装置の製造方法の一工程（開口部５３の形成〜第２の層間絶縁膜９の形成）を示す断面図である。 本発明の第１の実施の形態による半導体装置の製造方法の一工程（開口部５４の形成〜第３の層間絶縁膜１３の形成）を示す断面図である。 本発明の第１の実施の形態による半導体装置の製造方法の一工程（層間絶縁膜４０の形成〜下部電極２１の形成）を示す断面図である。 本発明の第１の実施の形態による半導体装置の製造方法の一工程（層間絶縁膜４０のエッチバック）を示す断面図である。 本発明の第１の実施の形態による半導体装置の製造方法の一工程（サポート膜３０の堆積）を示す断面図である。 本発明の第１の実施の形態による半導体装置の製造方法の一工程（サポート膜３０のパターニング）を示す断面図である。 本発明の第１の実施の形態による半導体装置の製造方法の一工程（層間絶縁膜４０の除去）を示す断面図である。 本発明の第２の実施の形態による半導体装置の製造方法の一工程（第１のサポート膜３１の堆積）を示す断面図である。 本発明の第２の実施の形態による半導体装置の製造方法の一工程（開口部５５の形成〜下部電極２１の形成）を示す断面図である。 本発明の第２の実施の形態による半導体装置の製造方法の一工程（第２のサポート膜３２の堆積）を示す断面図である。 本発明の第２の実施の形態による半導体装置の製造方法の一工程（サポート膜３１、３２のパターニング）を示す断面図である。 本発明の第２の実施の形態による半導体装置の製造方法の一工程（層間絶縁膜４０の除去）を示す断面図である。 本発明の第３の実施の形態による半導体装置の製造方法の一工程（層間絶縁膜４１の形成）を示す断面図である。 本発明の第３の実施の形態による半導体装置の製造方法の一工程（開口部５６の形成〜下部電極２４の形成）を示す断面図である。 本発明の第３の実施の形態による半導体装置の製造方法の一工程（サポート膜３３の堆積〜サポート膜３３のパターニング）を示す断面図である。 本発明の第３の実施の形態による半導体装置の製造方法の一工程（層間絶縁膜４０，４１の除去〜上部電極２３の形成）を示す断面図である。

符号の説明

１ 半導体装置
２ 半導体基板
３ 素子分離領域
４ａ，４ｂ 不純物拡散層
４ｂ 拡散層
５，５０ 溝部
５ａ 絶縁膜
６ａ，６ｂ 絶縁膜
７ａ，７ｂ 基板コンタクトプラグ
８，９，１３，１４，４０，４１ 層間絶縁膜
１０ ビット線コンタクトプラグ
１１ 容量コンタクトプラグ
１２ 容量コンタクトパッド
１５ 配線層
１６ 表面保護膜
１６ 保護膜
２０ キャパシタ
２１，２４ 下部電極
２２ 容量絶縁膜
２３ 上部電極
３０，３１，３２，３３ サポート膜
３０ａ，３２ａ，３３ａ 被充填部
３０ｂ．３２ｂ，３３ｂ 支持部
５１ 多結晶シリコン膜
５２ 金属膜
５３〜５６ 開口部
ＢＬ ビット線
Ｋ 活性領域
Ｌａ，Ｌｂ 基板コンタクト部
ＷＬ ワード線
ＷＬ_ｄ ダミーワード線

Claims (15)

1. 内周壁及び外周壁を有する筒型の下部電極と、容量絶縁膜を介して前記下部電極の前記外周壁を覆う上部電極とを有する複数のキャパシタと、
   前記下部電極の前記内周壁に囲まれた内部領域に充填される被充填部と、一部が前記内部領域内に位置し他の部分が前記内部領域外に位置する支持部とを有するサポート膜とを備え、
   前記支持部は、前記下部電極の上端部における前記内周壁及び前記外周壁を覆うことにより、前記下部電極の前記上端部を両側から挟むことを特徴とする半導体装置。
2. 前記支持部は、隣接する前記キャパシタの前記被充填部を互いに連結することを特徴とする請求項１に記載の半導体装置。
3. 前記下部電極の外周壁において、側面全周の１／４以上が連続して前記支持部と接触していることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記下部電極の下端における前記外周壁を覆う層間絶縁膜をさらに備え、前記層間絶縁膜と前記サポート膜とは同じ材料からなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記被充填部と前記支持部が一体に構成されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記支持部は、前記下部電極の前記上端部における前記外周壁を覆う第１のサポート膜からなる部分と、前記下部電極の前記上端部における前記内周壁を覆う第２のサポート膜からなる部分とを含んでおり、
   前記下部電極の前記上端部は、前記第１のサポート膜と前記第２のサポート膜によって両側から挟まれていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
7. 前記被充填部は、前記第２のサポート膜からなることを特徴とする請求項６に記載の半導体装置。
8. 前記下部電極の上端面は、前記第１のサポート膜と前記第２のサポート膜との境界面と同一平面を構成していることを特徴とする請求項６又は７に記載の半導体装置。
9. 前記キャパシタが複数個積層されており、各キャパシタの下部電極が相互に接続され、各キャパシタの上部電極が相互に接続されていることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
10. 絶縁膜に複数の開口部を形成する第１の工程と、
    前記開口部の内壁に、内周壁及び外周壁を有する筒型の下部電極を形成する第２の工程と、
    前記絶縁膜をエッチングすることにより、前記下部電極の上端部を前記絶縁膜の表面から突出させ、これにより前記上端部における前記内周壁及び前記外周壁を露出させる第３の工程と、
    少なくとも前記上端部において、前記内周壁及び前記外周壁の少なくとも一部を覆うサポート膜を形成する第４の工程と、
    前記絶縁膜を除去する第５の工程と、
    容量絶縁膜を介して前記下部電極の前記外周壁を覆う上部電極を形成する第６の工程と、を備えることを特徴とする半導体装置の製造方法。
11. 前記第４の工程においては、前記下部電極の前記内周壁に囲まれた内部領域及び前記絶縁膜の上面に前記サポート膜を形成し、
    前記第４の工程を行った後、前記第５の工程を行う前に、前記サポート膜をパターニングすることによって、前記内部領域に充填される被充填部と、一部が前記内部領域内に位置し他の部分が前記内部領域外に位置する支持部とを形成する工程をさらに備えることを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記第４の工程において、前記下部電極の外周壁の側面全周の連続した１／４以上と前記支持部とが接触するように前記サポート膜のパターニングを行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記支持部は、隣接する前記下部電極の内部領域に形成された前記被充填部を互いに連結することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
14. 前記第５の工程においては、湿式エッチングにより前記絶縁膜を除去し、
    前記サポート膜を構成する絶縁体は、前記絶縁膜に比べて前記第５の工程で用いる湿式エッチングに対するエッチングレートが低いことを特徴とする請求項１０乃至１３のいずれか一項に記載の半導体装置の製造方法。
15. 絶縁膜の上面に第１のサポート膜を形成する第１の工程と、
    前記第１のサポート膜及び前記絶縁膜を貫通する複数の開口部を形成する第２の工程と、
    前記開口部の内壁に、内周壁及び外周壁を有する筒型の下部電極を形成する第３の工程と、
    少なくとも前記上端部における前記内周壁を覆い、前記第１のサポート膜と一体に構成される第２のサポート膜を形成する第４の工程と、
    前記絶縁膜を除去する第５の工程と、
    容量絶縁膜を介して前記下部電極の前記外周壁を覆う上部電極を形成する第６の工程と、を備えることを特徴とする半導体装置の製造方法。

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